Hintergrund der Erfindung
Bereich der Erfindung
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Die vorliegende Erfindung betrifft eine Datenbus-Klemmschaltung in einer
Halbleiterspeichervorrichtung wie einem dynamischen RAM (Direktzugriffsspeicher), der
unabhängig von Schwankungen in der Versorgungsspannung von einem
Datenbus mittels einer differenzverstärkenden Ausleseschaltung Daten mit einer hohen
Geschwindigkeit auslesen kann.
Beschreibung des Standes der Technik
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Fig. 5A und 5B zeigen herkömmliche Datenbus-Klemmschaltungen, die
beispielsweise in einer Halbleiterspeichervorrichtung nach Fig. 2, die später
ausführlich erklärt wird, verwendet werden.
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Die Datenbus-Klemmschaltung von Fig. 5A und 5B umfaßt
N-Kanal-MOS-Transistoren (nachstehend mit NMOS bezeichnet) 61, 62, 63 und 64, die eine extrem
kleine Steilheit aufweisen. Die NMOS 61 und 62 sind in Reihe zwischen einem
Datenbus DB und einem Massepotential oder Erde VSS geschaltet. Die NMOS 63
und 64 sind in Reihe zwischen einem Datenbus und dem Massepotential VSS
geschaltet. Die NMOS 61 und 63 arbeiten zum Ein- und Ausschalten als Reaktion
eines Zeilenadressen-Latchsignals RAS. Wenn die NMOS 61 und 63 einschalten,
schalten auch die NMOS 62 und 64 ein.
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Fig. 6 ist ein Diagramm, das Wellenformen der Funktionsweise zu dem Zeitpunkt
zeigt, zu dem Daten von den Datenbus-Klemmschaltungen von Fig. 5A und 5B
ausgelesen werden. Unter Bezug auf Fig. 6 wird nachstehend nun eine Auslese-
Operation für ein in Fig. 2 gezeigtes Speicherzellen-Array 10 erklärt.
(1) Standby-Periode Ta
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Während einer Standby- bzw. Bereitschafts-Periode Ta in Fig. 6, bei der ein
Zeilenadressen-Ausblendesignal mit einem High-Pegel (nachstehend mit "H"
bezeichnet) gegeben ist, ist das Zeilenadressen-Latchsignal RAS im Pegel von
VSS, sind beide Leseverstärkerfreigabesignale SAP und SAN im Pegel 1/2 VCCH
(Versorgungsspannung), ist ein Spaltenadressendecoder-Freigabesignal YDE
und ein Spaltendecodiersignal YD im Pegel VSS und sind Bitleitungen BL und
im Pegel 1/2 VCCH.
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Wenn das Zeilenadressen-Latchsignal RAS VSS ist, sind die NMOS 61 und 63 in
den Datenbus-Klemmschaltungen von Fig. 5A und 5B in einem Ausschaltzustand.
In einer Datenbus-Pull-Up-Schaltung 50 mit einer in Fig. 4A und 4B gezeigten
Schaltungsstruktur sind andererseits NMOS 51 und 52V beide mit einer
Schwellenspannung Vt, in einem Einschaltzustand, und die Datenbusse DB und sind
somit im Potential von (VCCH - Vt).
(2) Aktive Periode Tb
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Wenn der Übergang des Zeilenadressen-Ausblendesignals auf einen Low-
Pegel (nachstehend mit "L" bezeichnet) zu einem Zeitpunkt t1 in Fig. 6 eintritt,
wird das Zeilenadressen-Latchsignal RAS VCCH. Wenn das Zeilenadressen-
Latchsignal RAS VCCH wird, wird eine Richtung einer Zeile des Speicherzellen-
Arrays 10 von einem Zeilenadressendecoder 20 so ausgewählt, daß Daten der
ausgewählten Speicherzellen auf den Bitleitungen BL und ausgelesen
werden.
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Wenn andererseits das Zeilenadressen-Latchsignal RAS nach Übergehen des
Zeilenadressen-Ausblendsignals auf "L" den Pegel von VSS auf VCCH
ändert, gehen die NMOS 61 bis 64 in den Datenbus-Klemmschaltungen von Fig. 5A
und 5B in einen Einschaltzustand. Folglich wird elektrische Ladung auf den
Datenbussen DB und entladen, und somit werden Potentiale der Datenbusse DB
und zwischen VCCH und VSS basierend auf dem Teilerverhältnis der
Einschaltwiderstände der NMOS 51 und 52 in der Datenbus-Pull-Up-Schaltung 50
und der Einschaltwiderstände der NMOS 61 und 64 in den
Datenbus-Klemmschaltungen von Fig. 5A und 5B festgelegt.
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Wenn die Versorgungsspannung zu einem Zeitpunkt t2 von VCCH nach VCCL
geändert wird (beispielsweise von 4 auf 5 Volt), wird die elektrische Ladung auf
den Datenbussen DB und von den Datenbus-Klemmschaltungen von Fig. 5A
und 5B entladen.
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Nachdem die Daten in den Speicherzellen auf den Bitleitungen BL und zum
Zeitpunkt t3 ausgelesen sind, ändert das Leseverstärkerfreigabesignal SAP den
Pegel von 1/2 VCCH auf VCCL, und das Leseverstärkerfreigabesignal SAN ändert
den Pegel von 1/2 VCCH auf VSS. Diese Potentialübergänge veranlassen eine
Leseverstärkerschaltung 30, eine sehr kleine Potentialdifferenz ΔV zwischen den
Bitleitungen BL und zu verstärken.
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Wenn das Spaltenadressendecoder-Freigabesignal YDE zum Zeitpunkt t4 seinen
Pegel von VSS auf VCCL ändert, wird ein Spaltenadressensignal YADn im
Zustand VCCL durch einen bestimmten Spaltenadressendecoder 40 ausgewählt,
und das Spaltendecodiersignal YD ändert seinen Pegel von VSS auf VCCL.
Wenn das Spaltendecodiersignal YD seinen Pegel von VSS auf VCCL ändert,
gehen die NMOS 43 und 44 in dem Spaltenadressendecoder 40 in einen
Einschaltzustand, um Daten auf den Bitleitungen BL und zu den Datenbussen DB
und zu übertragen. Als Folge davon wird eine den Bitleitungsdaten
entsprechende Potentialdifferenz zwischen den komplementären Datenbussen DB und
erzeugt. Eine derartige Potentialdifferenz wird von einer
differenzverstärkenden Ausleseschaltung 70 verstärkt und dann als Auslesedaten DOUT
ausgegeben.
(3) Standby-Periode Tc
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Wenn das Zeilenadressen-Ausblendesignal seinen Pegel zum Zeitpunkt t5
von "L" auf "H" ändert, um eine Standby-Periode Tc zu schaffen, ist das
Zeilenadressen-Latchsignal RAS im Pegel VSS, so daß die Datenbus-Klemmschaltung
von Fig. 5A oder 5B ausschaltet. Darüber hinaus werden zu diesem Zeitpunkt das
Spaltenadressendecoder-Freigabesignal YDE und das Spaltendecodiersignal YD
gleich VSS. Die Datenbusse DB und sind somit elektrisch von der Datenbus-
Klemmschaltung und den Bitleitungen BL und getrennt, und die
Datenbusse DB und erhalten das Potential (VCC - Vt) durch die Datenbus-Pull-Up-
Schaltung 50. Des weiteren bewirkt der Übergang des Zeilenadressen-
Ausblendesignals von "L" auf "H", daß beide
Leseverstärkerfreigabesignale SAP und SAN auf 1/2 VCCL sind und bewirkt auch, daß beide
Bitleitungen BL und auf 1/2 VCCL sind. Eine Reihe von Ausleseoperationen ist somit
beendet.
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Diese Art einer herkömmlichen Datenbus-Klemmschaltung weist jedoch die
folgenden Nachteile auf.
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Bei der herkömmlichen Datenbus-Klemmschaltung erniedrigen sich während der
in Fig. 6 gezeigten aktiven Periode Tb Potentiale der Datenbusse DB und
auch langsam durch die Datenbus-Klemmschaltung, wenn sich das
Spannungsversorgungspotential VCC aufgrund Änderungen in einem Netzteil vom
High-Pegel VCCH zum Low-Pegel VCCL ändert. Da die Abfallrate im Potential jedoch
langsam ist, wird der Spaltenadressendecoder 40 zum Zeitpunkt t4 im Verlauf des
Potentialabfalls freigegeben, so daß Daten auf den Bitleitungen BL und zu
den Datenbussen DB bzw. übertragen werden. Demzufolge kann die
differenzverstärkende Ausleseschaltung 70 die derart übertragenen Daten nicht mit
hoher Geschwindigkeit verstärken.
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Die differenzverstärkende Auseseschaltung 70 ist mit optimalen
Potentialsetzwerten VA und VB für eine Hochgeschwindigkeitsverstärkung ausgestattet. Zum
Zeitpunkt t in Fig. 6V wenn die differenzverstärkende Ausleseschatung 70 eine
Verstärkungsoperation startet, sind die Potentiale der Datenbusse DB und jedoch
noch nicht auf die optimalen Potentialsetzwerte VA bzw. VB abgeklungen.
Demgemäß kann die differenzverstärkende Ausleseschaltung 70 Daten auf den
Datenbussen DB und nicht mit hoher Geschwindigkeit verstärken. Die
herkömmliche Datenbus-Klemmschaltung weist somit ein Problem insofern auf, als sich
eine Auslesegeschwindigkeit von Daten verringert.
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Um dieses Problem zu lösen, kann es erwogen werden, daß die Potentiale der
Datenbusse DB und mit hoher Geschwindigkeit von der
Datenbus-Klemmschaltung geklemmt werden. Wenn der Spaltenadressendecoder 40 jedoch so
aktiv geschaltet ist, daß die Bitleitungen BL bzw. und die Datenbusse DB bzw.
in den leitfähigen Zustand gelangen, fließt ein Strom des
Leseverstärkerfreigabesignals SAP durch einen P-Kanal-MOS-Transistor (nachstehend mit
PMOS bezeichnet) 34 in den Leseverstärker 30, den NMOS 44 in dem
Spaltenadressendecoder 40 und die NMOS 63 und 64 in den
Datenbus-Klemmschaltungen in Fig. 5A und 5B zu dem Erdpotential VSS.
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Eine Erhöhung eines solchen Stroms bringt Nachteile wie eine Verschlechterung
des Transistors und auch eine Erhöhung des Stromverbrauchs mit sich. Bei der
herkömmlichen Datenbus-Klemmschaltung wird somit die gegenseitige
Leitfähigkeit der NMOS 61 bis 64 klein gesetzt. In anderen Worten wird ein großer
Einschaltwiderstand für die Erniedrigung eines solchen Stromes vorgesehen.
Demzufolge ist es unmöglich, die Potentiale der Datenbusse DB und durch
die Datenbus-Klemmschaltung mit hoher Geschwindigkeit zu klemmen, und somit
unmöglich, die mit der herkömmlichen Vorrichtung verbundenen Probleme zu
lösen.
ZUSAMMENFASSUNG DER ERFINDUNG
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Es ist deshalb Aufgabe der vorliegenden Erfindung, eine
Datenbus-Klemmschaltung für die Verwendung in einer Halbleiterspeichervorrichtung zu schaffen, bei
der die vorstehenden Probleme gelöst sind.
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Eine Datenbus-Klemmschaltung gemäß der vorliegenden Erfindung ist in
Anspruch 1 offenbart. Die Ansprüche 2 bis 8 offenbaren weitere Ausführungsformen
der vorliegenden Erfindung.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die Aufgaben und Merkmale der vorliegenden Erfindung gehen aus der
Betrachtung der folgenden ausführlichen Beschreibung in Verbindung mit den
begleitenden Zeichnungen hervor, in denen:
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Fig. 1 ein Schaltplan einer Datenbus-Klemmschaltung als erläuternde
Ausführungsform gemäß der vorliegenden Erfindung ist;
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Fig. 2 ein Blockdiagramm ist, das eine beispielhafte
Halbleiterspeichervorrichtung zeigt, bei der die Datenbus-Klemmschaltung gemäß der vorliegenden
Erfindung anwendbar ist;
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Fig. 3 ein beispielhafter Schaltplan ist, der die Struktur des Leseverstärkers
und des Spaltenadressendecoders der in Fig. 2 gezeigten Vorrichtung zeigt;
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Fig. 4A und 4B beispielhafte Schaltpläne sind, die die Struktur der in Fig. 2
gezeigten Datenbus-Pull-Up-Schaltung zeigen;
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Fig. 5A und 5B Schaltpläne von herkömmlichen
Datenbus-Klemmschaltungen sind, die beispielsweise in einer in Fig. 2 gezeigten
Halbleiterspeichervorrichtung verwendet werden;
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Fig. 6 Wellenformen der Funktionsweise zu dem Zeitpunkt zeigt, zu dem
Daten von der Datenbus-Klemmschaltung von Fig. 5A und 5B ausgelesen
werden; und
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Fig. 7 Wellenformen der Funktionsweise zu dem Zeitpunkt zeigt, zu dem
Daten von der in Fig. 1 gezeigten Datenbus-Klemmschaltung ausgelesen werden.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Fig. 2 zeigt eine beispielhafte Halbleiterspeichervorrichtung wie ein dynamisches
RAM (Direktzugriffspeicher), bei der eine Datenbus-Klemmschaltung gemäß der
vorliegenden Erfindung anwendbar ist. Diese Halbleiterspeichervorrichtung weist
ein Speicherzellen-Array 10 auf, in dem eine große Anzahl von Speicherzellen in
Matrixform angeordnet ist. Das Speicherzellen-Array 10 ist über eine Vielzahl von
Wortleitungen WL mit einem Zeilenadressendecoder 20 gekoppelt und des
weiteren
über Vielzahl von komplementären Bitleitungen BL und mit einem
Leseverstärker 30 und einem Spaltenadressendecoder 40 gekoppelt. Der
Spaltenadressendecoder 40 ist mit einer Vielzahl von komplementären Datenbussen DB
und verbunden.
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Der Zeilenadressendecoder 20 decodiert eine Vielzahl von durch ein
Zeilenadressen-Ausblendsignal eingelesenen Adreßsignalen XADm, um
Speicherzellen des Speicherzellen-Arrays 10 in der Richtung einer Zeile durch die
Wortleitungen WL auszuwählen. Der Leseverstärker 30 verstärkt basierend auf den
Leseverstärkerfreigabesignalen SAP und SAN ausgelesene Daten auf den
Bitleitungen BL und . Der Spaltenadressendecoder 40 decodiert basierend auf
einem Spaltenadressendecoder-Freigabesignal YDE eine Vielzahl von
Spaltenadressensignalen YADn, um Speicherzellen aus dem Speicherzellen-Array 10 in
der Richtung einer Spalte auszuwählen.
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Verbunden mit den komplementären Datenbussen DB und sind eine
Datenbus-Pull-Up-Schaltung 50, eine Datenbus-Klemmschaltung 60 und eine
differenzverstärkende Ausleseschaltung 70. Die Datenbus-Pull-Up-Schaltung 50 setzt
gewöhnlich die Datenbusse DB und hoch. Die Datenbus-Klemmschaltung 60
klemmt basierend auf einem Zeilenadressen-Latchsignal RAS die Datenbusse DB
und an ein vorbestimmtes Potential. Die differenzverstärkende
Ausleseschaltung 70 verstärkt auf Differenzbasis eine Potentialdifferenz zwischen den
komplementären Datenbussen DB und und gibt ausgelesene Daten DOUT in
einem MOS-Pegel aus.
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Diese Halbleiterspeichervorrichtung weist eine
Steuersignalgenerator-Schaltung 80 zum Steuern der Vorrichtung auf. Die
Steuersignalgenerator-Schaltung 80 erzeugt basierend auf dem Zeilenadressen-Ausblendesignal das
Zeilenadressen-Latchsignal RAS, das
Spaltenadressendecoder-Freigabesignal YDE und Leseverstärkerfreigabesignale SAP und SAN.
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Fig. 3 ist ein beispielhafter Schaltplan, der die Struktur des Leseverstärkers 30
und des Spaltenadressendecoders 40 in Fig. 2 zeigt. Der Leseverstärker 30 ist
eine Flip-Flop-Schaltung mit NMOS 31 und 32 und PMOS 33 und 34 zum
Verstärken einer Potentialdifferenz zwischen den komplementären Bitleitungen BL
und . NMOS 31 ist zwischen die Bitleitung BL und das
Leseverstärkerfreigabesignal SAN geschaltet, und sein Gate-Anschluß ist mit der Biteitung
verbunden. NMOS 32 ist zwischen die Bitleitung und das
Leseverstärkerfreigabesignal
SAN geschaltet, und sein Gate-Anschluß ist mit der Bitleitung BL
verbunden. PMOS 33 ist zwischen die Bitleitung BL und das
Leseverstärkerfreigabesignal SAP geschaltet, und sein Gate-Anschluß ist mit der Biteitung
verbunden. PMOS 34 ist zwischen der Bitleitung und dem
Leseverstärkerfreigabesignal SAP geschaltet, und sein Gate-Anschluß ist mit der Biteitung BL
verbunden.
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Der Spaltenadressendecoder 40 enthält ein NAND-Gatter 41, in das die
Spaltenadressensignale YADn und das Spaltenadressendecoder-Freigabesignal YDE
eingespeist werden. Ein Ausgang des NAND-Gatters 41 ist über einen Inverter 42
mit den jeweiligen Gate-Anschlüssen von NMOS 43 und 44 verbunden. Die
NMOS 43 und 44 sind zum Ein- oder Ausschalten gemäß einem von dem
Inverter 42 ausgegebenen Spaltendecodiersignal YD betätigbar und sind zwischen die
Bitleitung BL und den Datenbus DB bzw. zwischen die Bitleitung und den
Datenbus geschaltet.
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Fig. 4A und 4B sind beispielhafte Schaltpläne, die die Strukturen der Datenbus-
Pull-Up-Schaltung 50 in Fig. 2 zeigen. Die Datenbus-Pull-Up-Schaltung 50 weist
NMOS 51 und 52 auf, die eine kleine Steilheit aufweisen. Ein Source-Anschluß
des NMOS 51 ist mit dem Datenbus verbunden. Drain- und Gate-Anschluß
des NMOS 51 sind jeweils mit dem Versorgungspotential VCC verbunden. In
ähnlicher Weise ist ein Source-Anschluß des NMOS 52 mit dem Datenbus DB
verbunden. Drain- und Gate-Anschluß des NMOS 52 sind mit dem
Versorgungspotential VCC verbunden.
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Fig. 1 ist ein Schaltplan einer erläuternden Ausführungsform einer Datenbus-
Klemmschaltung. Die herkömmliche Datenbus-Klemmschaltung 60, die
obenstehend mit Bezug auf Fig. 5A und Fig. 5B als Stand der Technik erklärt wurde, kann
durch diese Datenbus-Klemmschaltung ersetzt werden.
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Die Datenbus-Klemmschaltung von Fig. 1 umfaßt eine erste Entladeschaltung 100
zum normalen Entladen der komplementären Datenbusse DB und in Fig. 2 mit
einer geringen Entladefähigkeit, so daß die Datenbusse DB und geklemmt
werden, eine zweite Entladeschaltung 110 zum Entladen der Datenbusse DB und
mit einer Entladefähigkeit größer als die Entladefähigkeit der ersten
Schaltung 100, während einer Zeitperiode ab dem Zeitpunkt, zu dem eine Standby-
Periode beendet ist, bis zu dem Zeitpunkt, zu dem der
Spaltenadressendecoder 40 in Fig. 2 freigegeben wird, so daß die Datenbusse DB und
geklemmt werden, und eine Steuerschaltung 120 zum Steuern einer Operation
der zweiten Entladeschaltung 110 durch ein Klemrnsignal CLP.
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Die erste Entladeschaltung 100 ist mit NMOS 101,102,103 und 104 ausgestattet,
die so ausgelegt sind, daß sie eine kleine Steilheit gm1 aufweisen. Verbunden mit
dem in Fig. 2 gezeigten komplementären Datenbus DB ist eine Drain-Elektrode
des NMOS 101, von dem eine Gate-Elektrode wie in Fig. 2 gezeigt mit dem
Zeilenadressen-Latchsignal RAS verbunden ist. Eine Source-Elektrode des
NMOS 101 ist mit Drain- und Gate-Elektroden des NMOS 102 verbunden, von
welchem eine Source-Elektrode mit dem Erdpotential VSS verbunden ist.
Verbunden mit dem anderen Datenbus ist eine Drain-Elektrode des NMOS 103,
dessen Gate-Elektrode mit dem Zeilenadressen-Latchsignal RAS verbunden ist. Eine
Source-Elektrode des NMOS 103 ist mit Drain- und Gate-Elektroden des
NMOS 104 verbunden, von dem eine Source-Elektrode mit dem Erdpotential VSS
verbunden ist.
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Die zweite Entladeschaltung 110 ist mit NMOS 111,112,113 und 114
ausgestattet, die so ausgelegt sind, daß sie eine relativ kleine Steilheit gm2 aufweisen.
Verbunden mit dem komplementären Datenbus DB ist eine Drain-Elektrode des
NMOS 111, von dem eine Gate-Elektrode mit dem Klemmsignal CLP und einer
Gate-Elektrode des NMOS 113 verbunden ist. Eine Source-Elektrode des
NMOS 111 ist mit Drain- und Gate-Elektroden des NMOS 112 verbunden, dessen
Source-Elektrode mit dem Erdpotential VSS verbunden ist. Die Source-Elektrode
des NMOS 111 ist auch mit Drain- und Gate-Elektroden des NMOS 114
verbunden. Verbunden mit dem anderen Datenbus ist eine Drain-Elektrode des
NMOS 113, dessen Source-Elektrode mit der Drain-Elektrode des NMOS 114
verbunden ist.
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Die Steilheit gm1 der NMOS 101,102,103 und 104 in der ersten
Entladeschaltung 100 und die Steilheit gm2 der NMOS 111,112,113 und 114 in der zweiten
Entladeschaltung 110 sind ungefähr auf das Verhältnis 1:10 bis 20 gesetzt.
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Die Steuerschaltung 120 zum Steuern der zweiten Entladeschaltung 110 weist
einen Inverter 121 zum Einspeisen des von der
Steuersignalgenerator-Schaltung 80 in Fig. 2 ausgegebenen Zeilenadressen-Latchsignals RAS und ein NOR-
Gatter 122 zum Einspeisen eines Ausgangssignals des Inverters 121 und des
Spaltenadressendecoder-Freigabesignals YDE auf. Das von dem
NOR-Gatter
122 abgegebene klemmsignal CLP wird zu den jeweiligen Gate-Anschlüssen
der NMOS 111 und 113 in der zweiten Entladeschaltung 110 geliefert.
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Fig. 7 zeigt Wellenformen der Funktionsweise zu dem Zeitpunkt, zu dem Daten
von der in Fig. 1 gezeigten Datenbus-Klemmschaltung ausgelesen werden. Unter
Bezug auf Fig. 7 wird nachstehend eine Ausleseoperation für ein in Fig. 2
gezeigtes Speicherzellen-Array 10 erklärt.
(1) Standby-Periode Ta
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Während einer Standby-Periode Ta in Fig. 7, bei der ein
Zeilenadressen-Ausblendesignal mit einem High-Pegel "H" gegeben ist, ist das Zeilenadressen-
Latchsignal RAS, das in gegensätzlicher Phase zu dem
Zeilenadressen-Ausblendesignal ist, in einem Erdpotential VSS, sind beide
Leseverstärkerfreigabesignale SAP und SAN, die von der Steuersignalgenerator-Schaltung 80
ausgegeben werden, im Pegel 1/2 VCCH, ist ein
Spaltenadressendecoder-Freigabesignal YDE, das von der Steuersignalgenerator-Schaltung 80 ausgegeben wird,
im Pegel VSS, ist ein Spaltendecodersignal YD in Fig. 3 im Pegel VSS, und sind
die komplementären Bitleitungen BL und im Pegel 1/2 VCCH.
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Wenn das Zeilenadressen-Latchsignal RAS im Pegel VSS ist, sind NMOS 101 bis
104 in der in Fig. 1 gezeigten Entladeschaltung 100 in einen Ausschaltzustand,
und auch die NMOS 111 bis 114 in der zweiten Entladeschaltung 110 sind in
einem Ausschaltzustand, da das von der Steuerungsschaltung 120 ausgegebene
Klemmsignal CLP im Pegel VSS ist.
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In einer Datenbus-Pull-Up-Schaltung 50 mit einer in Fig. 4 gezeigten
Schaltungsstruktur sind andererseits NMOS 51 und 52, beide mit einer
Schwellenspannung Vt, in einem Einschatzustand, und die Datenbusse DB und sind somit
im Potential von (VCCH - Vt).
(2) Aktive Periode Tb
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Wenn der Übergang des Zeilenadressen-Ausblendesignals von einem High-
Pegel "H" auf einen Low-Pegel "L" zu einem Zeitpunkt t1 eintritt, ändert sich das
Zeilenadressen-Latchsignal RAS, das von der
Steuersignalgenerator-Schaltung 80 erzeugt wird, vom Pegel VSS auf VCCH. Wenn das Zeilenadressen-
Latchsignal RAS VCCH wird, wird eine Richtung einer Zeile des Speicherzellen-
Arrays 10 von einem Zeilenadressendecoder 20 in Fig. 2 so ausgewählt, daß
Daten der ausgewählten Speicherzellen auf den Bitleitungen BL und
ausgelesen werden.
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Wenn andererseits das von der Steuersignalgenerator-Schaltung 80
ausgegebene Zeilenadressen-Latchsignal RAS wegen dem
Zeilenadressen-Ausblendesignal seinen Pegel von VSS auf VCCH ändert, schalten die NMOS 101 bis
104 in der in Fig. 1 gezeigten ersten Entladeschaltung 100 ein. Des weiteren
schalten die NMOS 111 bis 114 in der zweiten Entladeschaltung 110 ein, wenn
das von der Steuerschaltung 120 ausgegebene Klemmsignal CLP seinen Pegel
von VSS auf VCCH ändert. Infolgedessen wird elektrische Ladung auf den
Datenbussen DB und durch die erste und zweite Entladeschaltung 100 und 110
entladen, und somit werden basierend auf dem Widerstandsteilerverhältnis der
Einschaitwiderstände der NMOS 51 und 52 in der Datenbus-Pull-Up-Schaltung 50
zu den Einschatwiderständen der NMOS 101 bis 104 und 111 bis 114 in der
ersten und zweiten Entladeschatung 100 und 110 Potentiale der Datenbusse DB
und zwischen VCCH und VSS bestimmt.
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Wenn beispielsweise zum Zeitpunkt t2 die Versorgungsspannung vom
Pegel VCCH auf VCCL geändert wird, wird die elektrische Ladung auf den
Datenbussen DB und weiter durch die Datenbus-Klemmschaltung von Fig. 1
entladen. Die Potentiale der Datenbusse DB und sind basierend auf dem
Widerstandsteilerverhältnis des Einschaltwiderstands der NMOS 51 und 52 in der
Datenbus-Pull-Up-Schaltung 50 in Fig. 4 zu dem Einschaltwiderstand der NMOS 101
bis 104 und 111 bis 114 in der ersten und zweiten Entladeschaltung 100 und 110
in Fig. 1 zwischen VCCH und VSS bestimmt.
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Zum Zeitpunkt t3 ändert das von der Steuersignalgenerator-Schaltung 80
ausgegebene Leseverstärkerfreigabesignal SAP den Pegel von 1/2 VCCH auf VCCL,
und das Leseverstärkerfreigabesignal SAN ändert den Pegel von 1/2 VCCH auf
VSS. Diese Potentialpegelübergänge veranlassen den Leseverstärker 30, eine
sehr kleine Potentialdifferenz ΔV zwischen den Bitleitungen BL und zu
verstärken.
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Wenn zum Zeitpunkt t4 das von der Steuersignalgenerator-Schaltung in Fig. 2
ausgegebene Spaltenadressendecoder-Freigabesignal YDE seinen Pegel von
VSS auf VCCL ändert, ändert das von der Steuerschatung 120 in Fig. 1
ausgegebene Klemmsignal CLP seinen Pegel von VSS auf VCCL. Somit sind
NMOS 111 bis 114 in der zweiten Entadeschaltung 110 in einem
Ausschaltzustand.
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Wenn das Spaltenadressendecoder-Freigabesignal YDE seinen Pegel von VSS
auf VCCL ändert, wird ein Spaltenadressensignal YADn im Zustand VCCL durch
einen bestimmten Spaltenadressendecoder 40 in Fig. 3 ausgewählt, und das
Spaltendecodiersignal YD ändert seinen Pegel von VSS auf VCCL. Wenn das
Spaltendecodiersignal YD seinen Pegel von VSS auf VCCL ändert, gehen die
NMOS 43 und 44 in dem Spaltenadressendecoder 40 in einen Einschatzustand,
um Daten auf den Bitleitungen BL und auf die Datenbusse DB und zu
übertragen. Infolgedessen wird eine den Bitleitungsdaten zwischen den
komplementären Datenbussen DB und entsprechende Potentialdifferenz erzeugt.
Eine derartige Potentialdifferenz wird von einer differenzverstärkenden
Ausleseschaltung 70 verstärkt und dann als Auslesedaten DOUT ausgegeben.
(3) Standby-Periode Tc
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Wenn zum Zeitpunkt t5 das Zeilenadressen-Ausblendesignal seinen Pegel
von "L" auf "H" ändert, um eine Standby-Periode Tc zu werden, ist das von der
Steuersignalgenerator-Schaltung 80 ausgegebene Zeilenadressen-Latchsignal im
Pegel VSSV so daß NMOS 101 bis 104 in der in Fig. 1 gezeigten ersten
Entladeschaltung 100 in einem Ausschaltzustand sind. Darüber hinaus nimmt zu diesem
Zeitpunkt das Spaltenadressendecoder-Freigabesignal YDE und das
Spaltendecodiersignal YD VSS ein. Somit sind die Datenbusse DB und elektrisch von
der Datenbus-Klemmschaltung von Fig. 1 und den Bitleitungen BL und
getrennt, und die Datenbusse DB und erhalten durch die in Fig. 4 gezeigte
Datenbus-Pull-Up-Schaltung 50 das Potential (VCC - Vt). Des weiteren bewirkt der
Übergang des Zeilenadressen-Ausblendesignals von "L" auf "H", daß
sowohl die Leseverstärkerfreigabesignale SAP als auch SAN im Pegel 1/2 VCCL
sind, und bewirkt auch, daß beide Bitleitungen BL und im Pegel 1/2 VCCL sind.
Somit wird eine Reihe von Ausleseoperationen beendet.
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Wie obenstehend dargelegt, weist die Datenbus-Klemmschaltung von Fig. 1
gemäß der vorliegenden Ausführungsform erste und zweite Entladeschaltungen 100
und 110 auf, wobei die NMOS 101 bis 104 in der ersten Entladeschaltung 100 so
ausgebildet sind, daß sie eine kleine Steilheit gm1 aufweisen, und die NMOS 111
bis 114 der zweiten Entladeschaltung 110 so ausgebildet sind, daß sie eine
relativ große Steilheit gm2 aufweisen. Die zweite Entladeschaltung 110 wird von dem
von der Steuerschaltung 120 ausgegebenen Klemmsignal CLP gesteuert, um die
Datenbusse DB und ab dem Zeitpunkt, zu dem die aktive Periode Tb anfängt,
bis zu dem Zeitpunkt zu klemmen, gerade bevor die Daten auf den
Bitleitungen BL und beim Auftreten des Übergangs des Spaltendecodiersignals YD
vom Pegel VSS auf VCCL zu den Datenbussen DB und übertragen werden.
Diese Anordnung macht es möglich, die Datenbusse DB und auf ein optimales
Potential zu setzen, das von der differenzverstärkenden Ausleseschaltung 70 mit
hoher Geschwindigkeit verstärkt werden kann, wodurch ein Datenauslesen mit
hoher Geschwindigkeit gewährleistet ist.
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Die zweite Entladeschaltung 110 klemmt die Datenbusse DB und ab dem
Zeitpunkt zu dem die aktive Periode Tb anfängt, bis zu dem Zeitpunkt, gerade
bevor die Daten auf den Bitleitungen BL und zu den Datenbussen DB und
übertragen werden. Demzufolge gibt es keinen Grund, daß ein großer Strom des
Leseverstärkerfreigabesignals SAP in Fig. 3 durch PMOS 34 in den
Leseverstärker 30, NMOS 44 in dem Spaltenadressendecoder 40 und NMOS 103 und 104 in
der ersten Entladeschaltung 100 in der Datenbus-Klemmschaltung zu dem
Erdpotential VSS fließt. Das heißt, da die NMOS 103 und 104 so ausgebildet sind, daß
sie eine kleine Steilheit gm1 aufweisen (in anderen Worten, der
Einschatwiderstand ist groß), ist es möglich, einen großen Stromfluß zu verhindern und somit
einen Verbraucherstrom zu reduzieren und auch Beeinträchtigungen wie die
Verschlechterung der Transistoren zu verhindern.
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Während die vorliegende Erfindung unter Bezug auf die speziellen erläuternden
Ausführungsformen beschrieben wurde, soll sie jedoch nicht auf diese
Ausführungsformen beschränkt sein, sondern durch die zugehörigen Ansprüche. Der
Fachmann kann die Ausführungsformen ändern, ohne den Schutzbereich der
vorliegenden Erfindung zu verlassen. Die folgenden Modifikationen sind
beispielsweise möglich.
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(1) Obwohl sowohl die erste als auch die zweite Entladeschaltung 100 und 110
zwei in Reihe zu dem Datenbus DB geschaltete NMOS und zwei zusätzliche in
Reihe mit dem Datenbus geschaltete NMOS aufweist, ist es möglich, die
Anzahl der NMOS durch eine andere Anzahl wie beispielsweise drei zu ersetzen.
Darüber hinaus ist es möglich, NMOS durch andere Transistoren wie PMOS zu
ersetzen, indem eine Polarität des Versorgungspotentials geändert wird.
(2) Die Steuerschaltung 120 kann mit einer anderen Schaltung als der in Fig. 1
gezeigten aufgebaut werden. Sie kann beispielsweise so aufgebaut werden, daß
das Zeilenadressen-Latchsignal RAS in einen von zwei Anschlüssen eines
NAN D-Gatters eingespeist wirdv das
Spaltenadressendecoder-Freigabesignal YDE über einen Inverter auf den anderen Eingangsanschluß des NAND-
Gatters eingegeben wird und ein Ausgang des NAND-Gatters durch einen
Inverter invertiert wird, so daß das Klemmsignal CLP erzeugt wird.
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(3) Die Halbleiterspeichervorrichtung ist nicht auf die Struktur der in Fig. 2
gezeigten Ausführungsform begrenzt, und die Schaltungen der jeweiligen Blöcke in
Fig. 2 sind auch nicht auf die Schaltungsstrukturen von Fig. 3A bis 4B beschränkt
und können mit anderen Schaltungsstrukturen unter Verwendung anderer
Transistoren modifiziert werden.