KR0167687B1 - 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치 - Google Patents

고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야:
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 익스텐디드 데이타 아웃모드에서 출력동작이 고속으로 수행되는 데이타 출력패스를 구비하는 반도체 메모리장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
종래의 경우 EDO모드에서 CASB가 프리차아지되어도 그 전 데이타를 계속 유지해야 하므로 제2데이타패스와 제3데이타패스 사이의 전송게이트와 래치회로에 CASB신호에 동기되는 제어신호를 사용하여 CASB가 프리차아지 되어도 그 전 데이타를 계속 유지하여 유효한 데이타가 유지되게 되어 있다. 이러한 회로에서 CASB신호에 동기되는 제어신호에 의해 다음 데이타를 출력하고자 할때 액세스시간이 긴 문제점이 발생하게 된다. 즉, 상기 제2및 제3데이타패스사이의 전송게이트에 의해 제4데이타패스에 유효한 데이타가 실리는데 이는 노멀모드와 비교하여 지연구간이 길어지게 된다.
3. 발명의 해결방법의 요지:
제4데이타패스의 출력단에 접속되고 컬럼어드레스 스트로브신호에 직접적으로 응답하여 도통되는 스위칭수단과, 상기 스위칭수단의 출력단과 상기 데이타 출력버퍼사이에 접속된 래치수단을 더 구비하여 익스텐디드 데이타아웃모드에서 고속으로 데이타를 액세스함을 특징으로 하는 반도체 메모리장치를 구현하므로 상술한 문제점이 해소된다.
4. 발명의 중요한 용도:
익스텐디드 데이타 아웃모드동작시 고속액세스동작을 수행하는 반도체 메모리장치.

Description

고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치
제1도는 종래기술에 따른 데이타의 출력과정을 보여주는 도면.
제2도는 본 발명의 실시예에 따른 데이타의 출력과정을 보여주는 도면.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 익스텐디드 데이타 아웃모드에서 출력동작이 고속으로 수행되는 데이타 출력패스를 구비하는 반도체 메모리장치에 관한 것이다.
반도체 메모리장치에 있어서, 데이타출력을 고속으로 수행하는 문제는 고집적화와 더불어 반도체 메모리장치의 질을 향상시키는 중대한 요건이다. 이를 위하여, 출력과정을 간소화하거나 출력패스를 되도록 짧게 설계하는 연구가 진척되어 왔다. 그러나, 반도체 메모리장치가 다기능화를 요구함에 따라 메모리장치내부의 구성은 복잡하게 설계되고 있으며, 이러한 복잡한 구성에서 데이타충돌없이 고속으로 데이타를 출력하는 문제는 상당히 어려운 사안이다. 노멀모드동작에 여러가지 다양한 모든 예를 들면, 니블모드나 페이지모드 혹은 익스텐디드 데이타 아웃모드등과 같은 모드들을 설정하여 한번의 액세스사이클동안 다수의 데이타비트를 액세스하는 것은 상기한 메모리장차의 고속동작을 위해 시도되는 노력중의 하나이다. 통상적인 노멀모드의 경우, 컬럼 어드레스 스트로브(column address strobd : 이하 CASB라고 함)신호의 프리차아지(precharge)영역에서 데이타는 트라이 스테이트(tri-state)상태로 있다가, 상기 CASB신호의 액티브(active)시 어드레스 입력을 받아 출력되는 것이 일반적인 데이타의 출력 과정이었다. 그런데, 익스탠디드 데이타 아웃(extended data out: 이하 EDO라고 함)모드에서는 상기 CASB신호의 프리차아지영역에서도 이전 데이타를 유지하면서, 다음 사이클에서 발생되는 출력데이타가 이전 데이타와 동일한 상태일 경우 그 상태를 유지하고, 출력데이타가 이전 데이타와 다른 경우 풀트랜지션(full transition)하게 되어 있다. 이러한 EDO모드의 장점은 상기 CASB신호의 프리차아지구간에서도 출력데이타가 이전 데이타를 유지하므로 페이지사이클(page cycle)을 줄일 수 있다.
제1도는 종래의 데이타 출력 과정을 보여주는 도면이다.
제1도를 참조하면, 편의상 메모리셀(12)이 선택된다고 가정하면, 도시되지 아니한 시스템으로부터 리드동작을 수행하기 위한 제어신호들, 예컨데 로우 어드레스 스트로브(row address strobe: 이하 RASB라고 함)신호 혹은 컬럼 어드레스 스트로브 CASB신호가 논리 로우레벨로 토글링(toggling)되어 활성화상태가 되면 칩내부에서는 상기 신호들에 동기되는 여러 종류의내부제어신호들이 발생하게 되고, 상기 내부제어신호들은 소정의 타이밍에 의해 순차적으로 동작을 수행하여 원하는 리드동작이 실행된다. 일반적인 메모리장치에서, 기본적으로 칩면적을 줄이기 위하여 어드레스 멀티플렉싱(address multiplexing)방식을 사용하고 있는데, 이는 동일 어드레스라인을 로우 어드레스 스트로브신호 혹은 컬럼 어드레스 스트로브신호로 제어하여 입력되는 어드레스를 가각 로우 어드레스 혹은 컬럼 어드레스로 인식되게 하는 것이다. 로우 어드레스가 지정되면 상기 로우 어드레스에 해당되는 소정의 워드라인이 선택되어 승압된 워드라인전압이 상기 워드라인으로 공급되어 셀데이타와 비트라인간의 차아지셰어링(charge sharing)이 수행된다. 임의의 워드라인이 선택되어 비트라인과 셀데이타의 차아지셰어링 동작이 수행되면 비트라인쌍 BL,간에는 소정레벨의 전압차이가 발생된다. 이러한 비트라인사이의 전압차이를 센스앰프(14, 16)는 감지증폭하여 상기 비트라인간의 전압은 디벨로프(develop)된다. 즉, 차아지셰어링동작후 수십내지 수백밀리볼트의 전압차이를 가지는 비트라인쌍 BLi과는 엔형센스앰프와 피형센스앰프에서 각각 네가티브(negative)증폭과 포지티브(positive)증폭동작을 수행한 뒤 전원전압 VCC레벨 및 접지전압 VSS레벨로 디벨로프(develop)된다. 상기 비트라인쌍 BLi과전압이 씨모오스레벨로 충분히 디벨로프된 뒤 도시되지 아니한 컬럼디코더에서 임의의 컬럼 어드레스를 디코딩하여 해당 컬럼선택선(column select line) CSL을 활성화시키면 소정의 컬럼선택게이트(18, 20)가 선택되며, 이에 따라 비트라인쌍 BLi과의 전압은 입출력라인쌍 IOi,로 전달되어 제1데이타패스에 실리게 된다. 이러한 제1데이타패스의 전압은 입출력센스앰프(34)에서 다시 한번 더 감지증폭되어 제2데이타패스로 전송된다. 이 시점에서 전송게이트(38)의 게이트로 제어신호 AiO와가 전달되면 상기 제2데이타패스에 실린 데이타는 제3데이타패스로 전송되는 동시에 래치회로(40)에 일시적으로 저장된다. 이어서 제3데이타패스의 전압은 리피터(repeater:42)를 거쳐 제4데이타패스로 전달되고, 상기 제4데이타패스의 전압은 데이타 출력버퍼(44)로 전달된다. 상기 데이타 출력버퍼(44)는 제어신호 PTRST를 입력에 응답하여 제4데이타패스에 실린 데이타에 대응되는 출력데이타를 출력하게 된다. 이러한 출력데이타는 도시하지 아니한 패드를 통하여 칩외부로 전송된다. 이렇게 하여 한 비트의 데이타를 독출하는 리드동작이 완결된다.
그러나, 제1도에 도시한 것과 같은 종래의 회로에서 데이타 출력버퍼는 제어신호 PTRST가 CASB신호에 무관하게 인에이블되고, RASB신호와 CASB신호가 동시에 프리차아지상태를 유지할 때 디스에이블된다. 종래의 경우 EDO모드에서 CASB가 프리차아지되어도 그 전 데이타를 계속 유지해야하므로 제2데이타패스와 제3데이타패스사이의 전송게이트(38)와 래치회로(40)에 CASB신호에 동기되는 제어신호를 사용하여 CASB가 프리차아지되어도 그 전 데이타를 계속 유지하여 유효한 데이타가 유지되게 되어 있다. 이러한 회로에서 CASB신호에 동기되는 제어신호에 의해 다음 데이타를 출력하고자 할때 엑세스시간이 긴 문제점이 발생하게 된다. 즉, 상기 제2및 제3데이타패스사이의 전송게이트에 의해 제4데이타패스에 유효한 데이타가 실리는데 이는 노덜모드와 비교하여 지연구간이 길어지게 된다.
따라서 본 발명의 목적은 고속의 액세스동작이 수행되는 데이타패스를 구비하는 반도체 메모리장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 비트라인쌍과 워드라인사이에 접속된 복수개의 메모리셀과, 상기 선택된 비트라인쌍 사이의 전압을 소정의 전압레벨로 1차증폭하기 위한 비트라인 센스앰프와, 컬럼선택신호에 응답하여 비트라인과 입출력라인을 선택적으로 접속하여주는 컬럼선택게이트들과, 상기 제1데이타패스의 출력단에 접속되어 상기 제1데이타패스의 전위를 소정의 전압레벨로 2차증폭하기 위한 입출력 센스앰프와, 상기 입출력 센스앰프의 출력단에 접속된 제2데이타패스와, 상기 제2데이타패스의 출력단에 접속되고 소정의 어드레스신호에 응답하여 선택적으로 도통되는 전송게이트들과, 상기 전송게이트의 출력단에 접속되고 상기 제2데이타패스의 출력을 소정시간 저장하는 래치회로와, 상기 래치수단의 출력단에 접속된 제3데이타패스와, 상기 제3데이타패스의 출력단에 접속된 리피터와, 상기 리피터의 출력단에 접속된 제4데이타패스와, 상기 제4데이타패스에 실린 데이타를 칩외부로 전송하는 데이타 출력버퍼를 가지는 본 발명에 따른 반도체 메모리장치는, 상기 제4데이타패스의 출력단에 접속되고 소정의 제어신호에 응답하여 도통되는 스위칭수단과, 상기 스위칭수단의 출력단과 상기 데이타 출력버퍼사이에 접속된 래치수단을 더 구비하여 소정의 모드동작시 고속으로 데이타를 액세스함을 특징으로 한다.
이하 첨부된 도면을 이용하여 본 발명에 따른 반도체 메모리장치의 바람직한 실시예를 설명하겠다. 도면중 동일한 구성 및 동일동작을 수행하는 소자들 및 회로들에 대해서는 가능한 한 어느 곳에서든지 동일한 참조부호 및 동일 참조번호를 사용하겠다.
제2도는 본 발명의 실시예에 따른 데이타 출력과정을 보여주는 도면이다.
제4데이타패스와 데이타 출력버퍼사이에 소정의 제어신호 예컨대 컬럼어드레스 스트로브신호에 응답하여 도통유무가 결정되는 전송게이트(46)와 래치회로(48)가 접속된 것을 제외하면 재2도의 구성은 상기 제1도와 동일하다.
제2도로 도시한 회로의 동작도 상기 제1도로 도시한 종래의 데이타 출력패스와 유사하다. 여기서도 메모리셀(12)가 선택된다고 가정하면, 컬럼어드레스 스트로브신호와 로우어드레스 스트로브신호에 응답하여 여러 종류의 내부제어신호들이 발생하게 되고, 상기 내부제어신호들은 소정의 타이밍에 의해 순차적으로 동작을 수행하여 원하는 리드동작이 실행된다. 로우 어드레스가 지정되면 상기 로우 어드레스에 해당되는 소정의 워드라인이 선택되어 승압된 워드라인전압이 상기 워드라인으로 공급되어 셀데이타와 비트라인간의 차아지셰어링(charge sharing)이 수행된다. 임의의 워드라인이 선택되어 비트라인과 셀데이타의 차아지셰어링동작이 수행되면 비트라인쌍 BL,간에는 소정레벨의 전압차이가 발생된다. 이러한 비트라인사이의 전압차이를 센스앰프(14, 16)는 감지증폭하여 상기 비트 라인간의 전압은 디벨로프(develop)된다. 즉, 차아지셰어링동작후 수십내지 수백밀리볼트의 전압차이를 가지는 비트라인쌍 BLi과는 엔형센스 앰프와 피형센스앰프에서 각각 네가티브(negative)증폭과 포지티브(positive)증폭동작을 수행한 뒤 전원전압 VCC레벨 및 접지전압 VSS레벨로 디벨로프(develop)된다. 상기 비트라인쌍 BLi 과의 전압이 씨모오스레벨로 충분히 디벨로프된 뒤 도시되지 아니한 컬럼디코더에서 임의의 컬럼 어드레스를 디코딩하여 해당 컬럼선택선(column select line) CLS을 활성화시키면 소정의 컬럼선택게이트(18, 20)가 선택되며, 이에 따라 비트라인쌍 BLi과의 전압은 입출력라인쌍 IOi,로 전달되어 제1데이타패스에 실리게 된다. 이러한 제1데이타패스의 전압은 입출력센스앰프(34)에서 다시 한번 더 감지증폭되어 제2데이타패스로 전송된다. 이 시점에서 전송게이트(38)의 게이트로 제어신호 AiO와가 전달되면 상기 제2데이타패스에 실린 데이타는 제3데이타패스로 전송되는 동시에 래치회로(40)에 일시적으로 저장된다. 이어서 제3데이타패스의 전압은 리피터(repeater;42)를 거쳐 제4데이타패스로 전달되고, 상기 제4데이타패스의 전압은 컬럼어드레스 스트로브신호의 활성화신호에 응답하여 도통되는 전송게이트(46)에 의해 도통된다. 이에 따라 상기 제4데이타패스에 실린 데이타는 래치회로(48)에 일시적으로 저장되는 동시에 데이타 출력버퍼(44)로 전달된다. 상기 데이타 출력버퍼(44)는 제어신호 PTRST를 입력에 응답하여 제4데이타패스에 실린 데이타에 대응되는 출력데이타를 출력하게 된다. 이러한 출력데이타는 도시하지 아니한 패드를 통하여 칩외부로 전송된다. 이렇게 하여 한 비트의 데이타를 독출하는 리드동작이 완결된다.
이와 같은 본 발명의 실시예에서는 제2데이타패스와 제3데이타패스 사이의 전송게이트들(36, 38)은 어드레스신호에 응답하여 제1데이타패스에 실린 데이타를 컬럼어드레스 스트로브신호의 활성화이전에 제4데이타패스까지 셋업시키고 상기 컬럼어드레스 스트로브신호에 의해 제4데이타패스와 데이타 출력버퍼사이의 전송게이트(46)를 도통시키므로써 제4데이타패스의 데이타를 데이타 출력버퍼로 전송하게 된다. 이로써 익스텐디드 데이타 아웃모드에서 액세스동작시 종래보다 3내지 4나노초의 시간이득이 발생된다. 상기 전송게이트(46)는 EDO모드가 아닌 노덜모드동작시에는 항상 도통상태를 유지하도록 설계된다.
결국 종래와 대비하여 동일한 기능을 수행하는 동시에 EDO모드에서 액세스시간을 단축하는 고속동작용 반도체 메모리장치가 구현된다.

Claims (3)

  1. 상기 본 발명의 목적을 달성하기 위하여 비트라인쌍과 워드라인사이에 접속된 복수개의 메모리셀과, 상기 선택된 비트라인쌍 사이의 전압을 소정의 전압레벨로 1차증폭하기 위한 비트라인 센스앰프와, 컬럼선택신호에 응답하여 비트라인과 입출력라인을 선택적으로 접속하여주는 컬럼선택게이트들과, 상기 제1데이타패스의 출력단에 접속되어 상기 제1데이타패스의 전위를 소정의 전압레벨로 2차증폭하기 위한 입출력 센스앰프와, 상기 입출력 센스앰프의 출력단에 접속된 제2데이타패스와, 상기 제2데이타패스의 출력단에 접속되고 소정의 어드레스신호에 응답하여 선택적으로 도통되는 전송게이트들과, 상기 전송게이트의 출력단에 접속되고 상기 제2데이타패스의 출력을 소정시간 저장하는 래치회로와, 상기 래치수단의 출력단에 접속된 제3데이타패스와, 상기 제3데이타패스의 출력단에 접속된 리피터와, 상기 리피터의 출력단에 접속된 제4데이타패스와, 상기 제4데이타패스의 출력단에 접속되고 소정의 제어신호에 응답하여 상기 제4데이타패스에 실린 데이타를 칩외부로 전송하는 데이타 출력버퍼를 가지는 반도체 메모리장치에 있어서, 상기 제4데이타패스의 출력단에 접속되고 소정의 제어신호에 응답하여 도통되는 스위칭수단과, 상기 스위칭수단의 출력단과 상기 데이타 출력버퍼사이에 접속된 래치수단을 더 구비하여 소정의 모드동작시 고속으로 데이타를 액세스함을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 소정의 제어신호가 컬럼어드레스 스트로브신호임을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 스위칭수단이 전송게이트임을 특징으로 하는 반도체 메모리장치.
    4. 제1항에 있어서, 상기 소정의 모드가 익스텐디드 데이타아웃모드임을 특징으로 하는 반도체 메모리장치.
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