DE3236729C2 - - Google Patents

Description

Die Erfindung betrifft einen dynamischen Direktzugriffsspeicher gemäß dem Oberbegriff des Anspruchs 1. Insbesondere betrifft die Erfindung einen dynamischen Direktzugriffsspeicher (RAM) mit offener Bitleitung (open bit line type) unter Verwendung eines dynamischen Eintransistor- MOS-Direktzugriffsspeichers (one-transistor MOS dynamic RAM).

Grundsätzlich wird bei einem dynamischen Eintransistor- MOS-Direktzugriffsspeicher die Anwesenheit oder Abwesenheit einer in jedem der MOS-Kondensatoren gespeicherten elektrischen Ladung der logischen Null bzw. Eins einer binären Information zugeordnet. Die in jedem MOS-Kondensator gespeicherte elektrische Ladung wird einer Bitleitung durch Einschalten eines Übertragungstors zugeleitet. Dabei wird eine an der Bitleitung infolge der Anwesenheit oder Abwesenheit der elektrischen Ladung im MOS-Kondensator stattfindende Spannungsänderung durch einen Abtastverstärker erfaßt und die Information damit abgegriffen. Ebenso ist bereits ein dynamischer MOS-Direktzugriffsspeicher mit offener Bitleitung bekannt, bei dem Bitleitungen auf der linken und rechten Seite eines Abtastverstärkers angeordnet sind. Ein Beispiel eines dynamischen Direktzugriffsspeichers mit offener Bitleitung unter Verwendung eines dynamischen Eintransistor-MOS-Direktzugriffsspeichers ist in dem am 6. Dezember 1977 für Robert J. Proebsting et al. erteilten US-Patent 40 61 954 beschrieben. Das im erwähnten US-Patent gezeigte Beispiel ist auf eine Verbesserung bei einem Speichersystem mit dynamisch ausgeglichenem bzw. balancierten Abtastverstärker gerichtet.

Trotzdem soll zum besseren Verständnis des Standes der Technik im folgenden ein Beispiel eines herkömmlichen dynamischen MOS-Direktzugriffsspeichers beschrieben werden.

Fig. 1 ist ein Blockschaltbild eines herkömmlichen dynamischen MOS-Direktzugriffsspeichers. Zur linken und rechten Seite von Abtastverstärkern 2 sind erste und zweite Speicherfelder vorgesehen. Insbesondere sind eine Mehrzahl von Bitleitungen 4 und eine Mehrzahl von Wortleitungen 5 in einer sich kreuzenden Weise und Speicherzellen 1 an den entsprechenden Kreuzungspunkten derart vorgesehen, daß sie mit den Bitleitungen 4 und den Wortleitungen 5 verbunden sind. Die Abtastverstärker 2 sind im Mittelteil der linken und rechten Bitleitungen 4 vorgesehen. An beiden benachbarten Seiten der Abtastverstärker 2 sind Hilfszellen 3 vorgesehen, die mit den Bitleitungen 4 und den Wortleitungen 6 verbunden sind. Die Versorgungsspannung (+V _DD ) wird über die Zellenplatten (cell plates) 8 den Speicherkondensatorfußpunkten der Spalten der Speicherzellen 1 und der Spalten der Hilfszellen 3 zugeführt. Ein X-Dekodierer 10 ist mit den Wortleitungen 5 und den Hilfswortleitungen 6 an deren einem Ende verbunden. Torschaltungen 11 sind mit den linken bzw. rechten Bitleitungen 4 an einem Ende jeder Leitung verbunden. Linke und rechte Y-Dekodierer 12 sind an die linken bzw. die rechten Vorschaltungen 11 angeschlossen. Der X-Dekodierer 10 dient dazu, gleichzeitig eine der Wortleitungen 5 im ersten Speicherfeld und die Hilfswortleitung 6 im zweiten Speicherfeld zu wählen. Die linken und rechten Y-Dekodierer 12 wählen jeweils gleichzeitig eine der Bitleitungen 4 im ersten Speicherfeld und eine entsprechende der Bitleitungen 4 im zweiten Speicherfeld. Jede der Torschaltungen 11 weist Feldeffekttransistoren 11 a auf, bei denen jeweils eine Leitungswegelektrode mit der entsprechenden einen Bitleitung 4 und die andere Leitungswegelektrode mit einem Datenbus 11 b verbunden ist. Die Steuerelektrode jedes Feldeffekttransistors 11 a ist mit dem entsprechenden Y- Dekodierer 12 verbunden. Einer der Feldeffekttransistoren 11 a wird auf das Ausgangssignal OD vom Y-Dekodierer 12 hin eingeschaltet. Jede Speicherzelle 1 erfährt ein Einschreiben und Auslesen von Daten. Jede der Hilfszellen 3 liefert ein Referenzpotential an die Abtastverstärker 2. Jeder der Abtastverstärker 2 dient dazu, eine kleine Spannungsdifferenz zwischen den Signalen von der Speicherzelle 1 und der Hilfszelle 3 zu erfassen und zu verstärken.

Fig. 2 stellt ein Schemabild einer Speicherzelle dar. Die Speicherzelle 1 weist ein Übertragungstor 1 a und einen MOS-Kondensator 1 b auf. Das Übertragungstor 1 a enthält einen N-Kanal-MOS-Feldeffekttransistor. Es soll darauf hingewiesen werden, daß auch andere, in der vorliegenden Anmeldung beschriebene Transistoren Feldeffekttransistoren desselben Typs sein können. Die Leitungswegelektroden des Übertragungstors 1 a sind zwischen die Bitleitung 4 und einen Speicheranschluß 1 c geschaltet. Der MOS-Kondensator 1 b ist zwischen die Zellenplatte 8 und den Speicheranschluß 1 c geschaltet. Die Wortleitung 5 ist mit der Steuerelektrode des Übertragungstors 1 a verbunden. Abspeicherung einer elektrischen Ladung im MOS-Kondensator 1 b oder Abzug einer elektrischen Ladung vom MOS-Kondensator 1 b geschieht während einer Zeitspanne, in der das Übertragungstor eingeschaltet ist.

Fig. 3 zeigt eine Schnittansicht der Speicherzelle. Die Speicherzelle 1 besitzt eine Bitleitung 4 aus Metall und eine Wortleitung 5 aus einem Elektrodenmaterial wie beispielsweise Polysilicium. Das Bezugszeichen 1 d bezeichnet ein Oxidfilmtor. Im linken Seitenteil der Speicherzelle ist ein Feldeffekttransistor und im rechten Teil ein Speicherkondensator ausgebildet. Die Speicherzellen sind gegeneinander mittels eines Feldoxidfilms 1 e isoliert.

Fig. 4 zeigt schematisch eine Hilfszelle. Eine Hilfszelle 3 enthält ein Übertragungstor 3 a, einen MOS-Kondensator 3 b und ein Tor 3 d. Ein wesentlicher Unterschied gegenüber der Speicherzelle 1 liegt in der Erdung eines Speicheranschlusses 3 c über das Tor 3 d und darin, daß eine Kapazität des MOS-Kondensators 3 b nur etwa die Hälfte der Kapazität des MOS-Kondensators 1 b beträgt. Das Tor 3 d wird in Antwort auf das von Φ _p -Leitung 7 erhaltene Signal Φ _p an- oder abgeschaltet.

Fig. 5 stellt schematisch einen Abtastverstärker dar. Der Abtastverstärker 2 weist Feldeffekttransistoren 2a, 2b, 2 c, 2 d und 2 e auf. Die Steuerelektroden der Feldeffekttransistoren 2 c und 2 d sind jeweils mit einer der Leitungswegelektroden der jeweils gegenüberliegenden in überkreuzender Weise verbunden. Die Verbindungsstellen solcher Kreuzverbindungen sind jeweils an die Spannungsquelle über die Feldeffekttransistoren 2 a bzw. 2 b angeschlossen und ebenfalls mit den linken und rechten Bitleitungen 4 verbunden. Ein Vorladesignal ( Φ _PR ) zum Vorladen wird an die Steuerelektroden der Feldeffekttransistoren 2 a und 2 b angelegt. Die jeweils andere der Leitungswegelektroden der Feldeffekttransistoren 2 c und 2 d ist über den Feldeffekttransistor 2 e geerdet. Die Steuerelektrode des Feldeffekttransistors 2 e ist mit einem Signal ( Φ _S ) beaufschlagt. Der Abtastverstärker 2 dient dazu, eine zwischen den linken und rechten Bitleitungen 4 entstandene geringe Potentialdifferenz zum Zeitpunkt des Signales ( Φ _S ) auf den genauen hohen oder niedrigen Pegel zu verstärken.

Im folgenden soll unter Bezug auf die Fig. 6 und 7 eine Übersicht über die Wirkungsweise und den Betrieb des in Fig. 1 gezeigten herkömmlichen dynamischen MOS- Direktzugriffsspeichers gegeben werden. Fig. 6 zeigt in einem Zeitschaubild den Betrieb des Speichers im Lesemodus und Fig. 7 in einem Zeitschaubild den Betrieb des Speichers in einem Schreibmodus. In Fig. 6 bezeichnet das Bezugszeichen ( Φ _PR ) ein an den Abtastverstärker 2 angelegtes Vorladesignal, das Bezugszeichen ( Φ _P ) ein an die Hilfszelle 3 angelegtes Signal, das Bezugszeichen ( Φ _S ) ein an den Abtastverstärker 2 angelegtes Signal, das Bezugszeichen S 5 ein an die Wortleitungen 5 angelegtes Wortleitungssignal, das Bezugszeichen S 6 ein an die Hilfswortleitungen angelegtes Hilfswortleitungssignal, das Bezugszeichen S 4 ein an die Bitleitungen 4 angelegtes Bitleitungssignal, das Bezugszeichen OD ein Ausgangssignal des Y-Dekodierers 12 und das Bezugszeichen D die dem Datenbus 11 b zugeleiteten Daten. Während eines Nicht-Vorlade-Zeitraumes nehmen die Signale ( Φ _PR ) und ( Φ _P ) einen niedrigen Pegel an. Während dieses Zeitraums nehmen das Wortleitungssignal S 5 und das Hilfswortleitungssignal S 6 gleichzeitig einen hohen Pegel an, so daß beispielsweise eine der Wortleitungen 5 im linken Speicherfeld und die Hilfswortleitung 6 des rechten Speicherfeldes gleichzeitig gewählt werden. Als Folge davon wird eine elektrische Signalladung von der Speicherzelle 1 und der Hilfszelle 3 der entsprechenden linken und rechten Bitleitung 4 übertragen. Während im wesentlichen derselben Zeitspanne nimmt das Signal ( Φ _S ) einen hohen Pegel an, und im Fall, daß keine elektrische Ladung beispielsweise im MOS-Kondensator 1 b in der Speicherzelle 1 gespeichert ist, nimmt das Signal S 4 der linksseitigen Bitleitung 4 einen Nullpegel und das Signal S 4 der rechtsseitigen Bitleitung 4 einen hohen Pegel an. Während dieses Zeitraums nimmt das Ausgangssignal OD des Y-Dekodierers 12 einen hohen Pegel an und der Wert D mit logischem Nullbetrag wird vom linksseitigen Datenbus 11 b erhalten, während der Wert mit dem Betrag einer logischen Eins in komplementärer Weise vom rechtsseitigen Datenbus 11 b erhalten wird. Damit wird aus der Speicherzelle 1 ein der logischen Null entsprechender Wert ausgelesen. Im Fall, daß eine elektrische Ladung im MOS-Kondensator 1 b gespeichert ist, liegt eine gegenüber der oben beschriebenen genau umgekehrte Situation vor, so daß aus der Speicherzelle 1 ein der logischen Eins entsprechender Wert ausgelesen wird.

In Fig. 7 sind die Änderungen des Vorladesignals ( Φ _PRG ), des Signals ( Φ _P ), des Wortleitungssignals S 5 des Hilfswortleitungssignals S 6 und des Signals ( Φ _S ) gleich wie oben beschrieben. Wenn das Signal ( Φ _S ) einen hohen Pegel annimmt, nimmt das Bitleitungssignal S 4 in Abhängigkeit der Anwesenheit oder Abwesenheit einer im MOS-Kondensator 1 b der Speicherzelle 1 gespeicherten elektrischen Ladung einen niedrigen oder einen hohen Pegel an. Wenn die dem linksseitigen Datenbus 11 b zugeführten Daten beispielsweise den Wert einer logischen Null haben und danach das Ausgangssignal OD des Y-Dekodierers 12 einen hohen Pegel annimmt, dann nimmt das Signal S 4 der linksseitigen Bitleitung 4 einen niedrigen Pegel an und keine elektrische Ladung wird im MOS-Kondensator 1 b in der Speicherzelle 1 gespeichert. Damit wird eine logische Null in die Speicherzelle eingeschrieben. Beim Einschreiben einer logischen Eins in die Speicherzelle 1 erfolgt ein entsprechend umgekehrter Betrieb.

Im Falle des oben beschriebenen herkömmlichen dynamischen MOS-Direktzugriffsspeichers besitzt der Betrag der zur Bitleitung 4 übertragenen elektrischen Signalladung, wenn die Spannung der Zellenplatte 8 den Pegel V _DD erreicht, den Wert C _S (V _DD - V _T ), wobei C _S die Kapazität des MOS- Kondensators 1 b und V _T eine Schwellenspannung des Übertragungstors 1 a darstellt. Aufgrund eines erhöhten Integrationsgrades, eines erhöhten Wortes der Speicherkapazität und eines verringerten Spannungswertes bei jüngsten dynamischen MOS- Direktzugriffsspeichern wurde es jedoch schwierig, genügend hohe Werte von C _S und V _DD sicherzustellen, und damit wurde der Betrag der elektrischen Signalladung gering und der Betriebsbereich entsprechend enger. Zudem erhöhten sich als Folge einer erhöhten Kapazität derartiger dynamischer MOS-Direktzugriffsspeicher die Streukapazität und der Widerstand der Wortleitungen 5, was das Wortleitungssignal und damit einen Lesevorgang am Endteil des Speichers verzögert und damit einen Hochgeschwindigkeitsbetrieb schwierig macht. Daher ist es wünschenswert, daß ein dynamischer MOS-Direktzugriffsspeicher geschaffen wird, der einen ausreichenden Betrag einer elektrischen Signalladung aufweist und zu Hochgeschwindigkeitsbetrieb trotz erhöhter Kapazität in der Lage ist.

Aus der EP 0 037 262 A2 ist ein dynamischer Direktzugriffsspeicher nach dem Oberbegriff des Anspruchs 1 bekannt, der Zellenplatten-Spannungssteuerschaltungen aufweist, die mit spaltenweise zugeordneten Zellenplatten gekoppelt sind und mit einem Steuersignal versorgt werden. Dieses Steuersignal weist eine Pegeländerung in einem Zeitraum auf, in dem eine Wortleitung ausgewählt wird und antwortet auf die Auswahl der Wortleitung damit, daß das Potential der zur jeweiligen Wortleitung gehörenden Zellenplatte auf einen ersten Pegel gebracht wird. Bei einer weiteren Pegeländerung des Steuersignals wird das Potential der Zellenplatte auf einen vom ersten Pegel verschiedenen Pegel gebracht.

Es ist Aufgabe der Erfindung, einen dynamischen Direktzugriffsspeicher der eingangs beschriebenen Art anzugeben, der trotz eines erhöhten Integrationsgrades, einer erhöhten Kapazität und einer verringerten Spannung der Spannungsquelle eines derartigen Direktzugriffsspeichers zu einem Hochgeschwindigkeitsbetrieb und einem stabilen Betrieb in der Lage ist.

Diese Aufgabe wird durch einen dynamischen Direktzugriffsspeicher der eingangs beschriebenen Art gelöst, der gemäß der Erfindung gekennzeichnet ist durch die Merkmale des kennzeichnenden Teiles des Anspruches 1.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen genannt. Wenn erfindungsgemäß die Wortleitung in der ersten Hälfte des Nicht-Vorlade-Zeitraums gewählt wird, steigt das Wortleitungssignal an vom Ende der Wortleitung an der Wortleitungswahleinrichtung und das Ansteigen des Wortleitungssignals am gegenüberliegenden Ende wird verzögert. Die Spannung einer Zellenplatte wird jedoch durch die Zellenplatten- Spannungssteuerschaltung in Antwort auf die Wahl der Wortleitung so gesteuert, daß die Spannung der Zellenplatte am gegenüberliegenden Endteil der Wortleitungswahleinrichtung mit hoher Geschwindigkeit fällt. Das genau gleiche trifft auf die Hilfswortleitung zu. Daher erfolgt die Übertragung der elektrischen Signalladung von den Speicherzellen auf die Bitleitung mit hoher Geschwindigkeit, wodurch die Verzögerung des Wortleitungssignals ausgeglichen wird. Da die Spannung der Zellenplatte in der zweiten Hälfte des Nicht-Vorlade-Zeitraums ansteigt, wird das Potential des MOS-Kondensators in der Speicherzelle verstärkt. Damit wird ein erhöhter Betrag der elektrischen Sigalladung im MOS-Kondensator gespeichert, der Betriebsbereich verbreitert und der Betrieb stabilisiert. Da ferner das Potential des MOS-Kondensators in der Hilfszelle in gleicher Weise wie das Potential des MOS-Kondensators in der Speicherzelle verstärkt wird, kann die Kapazität beider MOS-Kondensatoren einfach und genau bestimmt werden.

Es ist daher ein Vorteil der vorliegenden Erfindung, daß trotz einer erhöhten Kapazität derartiger Direktzugriffsspeicher ein Hochgeschwindigkeitsbetrieb sichergestellt wird durch Ausgleich einer Verzögerung des Wortleitungssignals.

Es ist ein weiterer Vorteil der vorliegenden Erfindung, daß ein stabilisierter Betrieb mit einem breiteren Betriebsbereich trotz einer erhöhten Großbereichsintegration (LSI) und einer verringerten Versorgungsspannung derartiger Direktzugriffsspeicher dadurch sichergestellt wird, daß der Betrag der in den Speicherzellen gespeicherten elektrischen Signalladung erhöht wird.

Es ist ferner ein Vorteil der vorliegenden Erfindung, daß einfach und genau die Kapazität der MOS-Kondensatoren in Hilfszellen in derartigen Direktzugriffsspeichern bestimmt werden kann, ohne daß sie durch unsichere bzw. ungenaue Faktoren beeinflußt wird.

Es ist schließlich ein Vorteil der vorliegenden Erfindung, daß die Fläche der MOS-Kondensatoren in Hilfszellen bei derartigen Zugriffsspeichern auf einen Wert verringert wird, der nur halb so groß ist wie die Fläche der MOS- Kondensatoren in den Speicherzellen.

Weitere Zweckmäßigkeiten ergeben sich aus der Beschreibung eines Ausführungsbeispiels der Erfindung im Zusammenhang mit den Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild eines herkömmlichen dynamischen MOS-Direktzugriffsspeichers;

Fig. 2 ein Schemabild einer Speicherzelle;

Fig. 3 eine Schnittansicht einer Speicherzelle;

Fig. 4 ein Schemabild einer Hilfszelle;

Fig. 5 ein Schemabild eines Abtastverstärkers;

Fig. 6 eine Darstellung des Zeitablaufs beim Lesen;

Fig. 7 eine Darstellung des Zeitablaufs beim Schreiben;

Fig. 8 ein Blockschaltbild einer Ausführungsform der Erfindung;

Fig. 9 bis 11 jeweils eine schematische Darstellung einer Zellenplatten- Spannungssteuerschaltung;

Fig. 12 ein Blockschaltbild einer Wortleitung des in Fig. 8 gezeigten dynamischen MOS-Direktzugriffsspeichers; und

Fig. 13 eine graphische Darstellung der Signalformen an verschiedenen Teilen der Darstellung nach Fig. 12.

Fig. 8 stellt ein Blockschaltbild einer Ausführungsform der Erfindung dar. Im folgenden sollen die wesentlichen Unterschiede der Ausführungsform nach Fig. 8 von dem herkömmlichen dynamischen MOS-Direktzugriffsspeicher nach Fig. 1 beschrieben werden. Die gezeigte Ausführungsform weist zusätzlich Zellenplatten- (cell plate-)Spannungssteuerschaltungen 13 auf. Jede der Zellenplatten-Spannungssteuerschaltungen 13 ist mit den Enden der Wortleitungen 5 bzw. der Hilfswortleitungen 6 verbunden, die dem X-Dekodierer 10 gegenüberliegen. Jede der Zellenplatten-Spannungssteuerschaltungen 13 ist ebenfalls mit einem Ende der Zellenplatte 8 verbunden und wird versorgt mit dem Signal Φ _G und der Versorgungsspannung +V _DD . Jede der mit den Wortleitungen 5 verbundenen Zellenplatten-Spannungssteuerschaltungen 13 bewirkt ein Laden oder Entladen der Zellenplatte 8, d. h. der Zellenplattenspannung S 8 als eine Funktion des Steuersignals Φ _G und des an die Wortleitungen 5 angelegten Wortleitungssignals S 5. Jede der mit den Hilfswortleitungen 6 gekoppelten Zellenplatten- Spannungssteuerschaltungen 13 bewirkt ebenfalls ein Laden oder Entladen der Zellenplatte als Funktion des Steuersignals Φ _G und des an die Hilfswortleitungen 6 angelegten Hilfswortleitungssignals S 6.

Die Fig. 9 bis 11 sind Darstellungen von Beispielen derartiger Zellenplatten-Spannungssteuerschaltungen 13. Wie in Fig. 9 dargestellt ist, weisen die Zellenplatten- Spannungssteuerschaltungen 13 Feldeffekttransistoren (FET) 13 a-13 c vom Anreicherungstyp auf. Eine der Leitungswegelektroden des Feldeffekttransistors 13 a ist mit einer der Leitungswegelektroden des Feldeffekttransistors 13 b verbunden und deren Verbindung ist an die Zellenplatte 8 angeschlossen. Der anderen der Leitungswegelektroden des Feldeffekttransistors 13 a wird die Versorgungsspannung +V _DD und deren Steuerelektrode das Vorladesignal (precharge signal) Φ _PR zugeleitet. Der anderen der Leitungswegelektroden des Feldeffekttransistors 13 b wird das Steuersignal Φ _G zugeleitet und deren Steuerelektrode ist mit einer der Leitungswegelektroden des Feldeffekttransistors 13 c verbunden. Die andere der Leitungswegelektroden des Feldeffekttransistors 13 c ist mit der Wortleitung 5 verbunden und deren Steuerelektrode wird mit der Versorgungsspannung +V _DD versorgt. Wie in Fig. 10 dargestellt ist, weist die Zellenplatten-Spannungssteuerschaltung 13 einen Feldeffekttransistor 13 d vom Verarmungstyp und einen Feldeffekttransistor 13 e vom Anreicherungstyp auf. Eine der Leitungswegelektroden und die Steuerelektrode des Feldeffekttransistors 13 d sind mit einer der Leitungswegelektroden des Feldeffekttransistors 13 e verbunden und deren Verbindung ist an die Zellenplatte 8 angeschlossen. Der anderen der Leitungswegelektroden des Feldeffekttransistors 13 d wird die Versorungsspannung +V _DD zugeführt. Der anderen der Leitungswegelektroden des Feldeffekttransistors 13 e wird das Steuersignal Φ _G zugeleitet und deren Steuerelektrode ist mit der Wortleitung 5 verbunden. Wie in Fig. 11 dargestellt ist, weist die Zellenplatten-Spannungssteuerschaltung 13 Feldeffekttransistoren 13 f vom Anreicherungstyp und einen Widerstand 13 g auf. Eine der Leitungswegelektroden des Feldeffekttransistors 13 f ist mit einer Klemme des Widerstands 13 g verbunden und deren Verbindung ist an die Zellenplatte 8 angeschlossen. Der anderen der Leitungswegelektroden des Feldeffekttransistors 13 f wird das Steuersignal Φ _G zugeleitet und dessen Steuerelektrode ist mit der Wortleitung 5 verbunden. Der anderen Klemme des Widerstands 13 g wird die Versorgungsspannung +V _DD zugeführt.

Im folgenden soll unter Bezug auf die Fig. 12 und 13 eine Übersicht über den Betrieb und die Funktion der Ausführungsform nach Fig. 8 gegeben werden. Obwohl die folgende Beschreibung hauptsächlich die Speicherzelle behandelt, soll festgestellt werden, daß die Hilfszelle 3 ebenfalls in genau der gleichen Weise gesteuert wird, wie die Speicherzelle 1. Fig. 12 stellt in einem Blockschaltbild eine Wortleitung des in Fig. 6 gezeigten dynamischen MOS-Direktzugriffsspeichers dar. In Fig. 12 wird angenommen, daß eine Zellenplatten-Spannungssteuerschaltung 13 nach Fig. 9 eingesetzt wird. Fig. 13 ist eine graphische Darstellung von Signalformen an verschiedenen Teilen bzw. Stellen der Anordnung von Fig. 12. In Fig. 12 bezeichnet das Bezugszeichen Φ _PR ein an die Zellenplatten-Spannungssteuerschaltung 13 angelegtes Vorladesignal, das Bezugszeichen S 5 a ein Signal des Steuerendes (driving end) der Wortleitung 5 a, das Bezugszeichen S 5 b ein Signal des Abschlußendes (terminal end) der Wortleitung 5 b, das Bezugszeichen Φ _G ein an die Zellenplatten-Spannungssteuerschaltung 13 angelegtes Steuersignal, das Bezugszeichen S 8 b eine Spannung des Entladeendes der Zellenplatte 8 b und das Bezugszeichen S 8 a eine Spannung des Abschlußendes der Zellenplatte 8 a. Während eines Nicht-Vorlade-Zeitraums nimmt das Vorladesignal Φ _PR einen niedrigen Pegel an. Damit ist der Feldeffekttransistor 13 a abgeschaltet.

In Fig. 13 bezeichnet T 1 den Zeitpunkt zu dem das Vorladesignal ( Φ _PR ) Null wird, T 2 den Zeitpunkt zu dem das Potential S 5 a am Steuerende der Wortleitung 5 a den Wert VDD erreicht, T 3 den Zeitpunkt, zu dem das Potential S 5 b am Abschlußende der Wortleitung 5 b den Wert VDD erreicht, und T 4 den Zeitpunkt, zu dem die Entladung der Wortleitung beginnt.

Nun soll ein Fall beschrieben werden, in dem die Spannung der Zellenplatte 8 entladen wird. Wenn vom X-Dekodierer 10 die Wortleitung 5 gewählt wird, steigt zunächst der Pegel des Wortleitungssignals S 5 a und mit einer kurzen Verzögerung der Pegel des Wortleitungssignales S 5 b an. Andererseits ist das Steuersignal Φ _G bereits auf niedrigen Pegel abgesunken und damit sind die Feldeffekttransistoren 13 c und 13 b eingeschaltet.

Zum Zeitpunkt des Ansteigens des Wortleitungssignals S 5 b fällt zuerst die Zellenplattenspannung S 8 b und mit einer kurzen Verzögerung auch die Zellenplattenspannung S 8 a. Damit wird die mit der Versorungsspannung +V _DD geladene Zellenplatte 8 über den Feldeffekttransistor 13 b in die Φ _G -Leitung 14 entladen.

Genauer gesagt wird, da der Pegel des Wortleitungssignals S 5 a mit hoher Geschwindigkeit in der Speicherzelle 1 ansteigt, die nahe am X-Dekodierer 10 liegt, die Übertragung der elektrischen Ladung des Signals von der Speicherzelle 1 zur Bitleitung 4 trotz der Verzögerung des Abfalls der Zellenplattenspannung S 8 a mit hoher Geschwindigkeit durchgeführt. Obwohl der Anstieg des Pegels des Wortleitungssignals S 5 b in der entfernt vom X-Dekodierer 10, d. h. nahe bei der Zellenplatten-Spannungssteuerschaltung 13 angeordneten Speicherzelle 1 verzögert ist, fällt die Zellenplattenspannung S 8 b mit hoher Geschwindigkeit und deshalb erfolgt die Übertragung der elektrischen Ladung des Signals von der Speicherzelle 1 auf die Bitleitung 4 gleichermaßen mit hoher Geschwindigkeit. Dadurch wird eine Verzögerung des Wortleitungssignals ausgeglichen.

Nun soll der Fall beschrieben werden, in dem die Zellenplatte 8 geladen wird. Das Laden der Zellenplatte 8 wird so durchgeführt, daß nach Erfassen und Verstärken der Daten mittels des Abtastverstärkers 2 oder nach einer Schreiboperation und vor dem Schließen der Wortleitung das Steuersignal Φ _G auf hohen Pegel gebracht wird. Zunächst soll der Fall beschrieben werden, bei dem ein einer logischen Eins entsprechender Wert in die Speicherzelle 1 eingeschrieben wird, bevor das Steuersignal Φ _G auf hohen Pegel gebracht ist. Wenn die Bitleitung 4 a auf die Versorgungsspannung +V _DD gelegt wird, wird das Übertragungstor 1 a eingeschaltet, da sich das Wortleitungssignal S 5 a auf hohem Pegel befindet, wodurch die Abspeicherung der elektrischen Ladung im MOS-Kondensator 1 b beginnt. Als Folge davon steigt das Potential am Speicheranschluß 1 c an und beim Erreichen eines Potentials von (V _DD - T _T ) wird das Übertragungstor 1 a abgeschaltet. Damit wird ein einer logischen Eins entsprechender Wert in die Speicherzelle 1 eingeschrieben. Wenn danach das Steuersignal Φ _G und die Zellenplattenspannung S 8 a auf hohen Pegel gelegt werden, steigt das Potential am Speicheranschluß 1 c entsprechend auf (V _DD - V _T + α V _DD ), wobei α einen Boost- bzw. Verstärkungswirkungsgrad bezeichnet und normalerweise etwa den Wert 0,9 besitzt.

Mittlerweile ist nach dem Verstreichen des Vorladeraums der Pegel des Wortleitungssignals S 5 a wiederum angestiegen und die Zellenplattenspanung S 8 a auf niedrigen Pegel gebracht, wenn das Potential am Speicheranschluß 1 c zu (V _DD - V _T ) wird.

Im folgenden soll ein Fall beschrieben werden, in dem ein einer logischen Null entsprechender Wert in die Speicherzelle 1 geschrieben wird, bevor das Steuersignal Φ _G auf hohen Pegel gebracht ist. Wenn die Bitleitung 4 a auf eine Spannung von null Volt gelegt wird, wird das Übertragungstor 1 a eingeschaltet, da das Wortleitungssignal S 5 a sich auf hohem Pegel befindet und das Potential am Speicheranschluß 1 c (V _DD - V _T ) beträgt, wodurch die elektrische Ladung im MOS-Kondensator 1 b entladen wird. Damit wird ein einer logischen Null entsprechender Wert in die Speicherzelle 1 eingeschrieben. Danach wird das Steuersignal Φ _G sowie die Zellenplattenspannung S 8 a auf hohen Pegel gebracht; das Potential der Bitleitung 4 a ist jedoch auf den Wert von Null Volt mittels des Abtastverstärkers 2 weiterhin festgelegt und damit wird das Potential am Speicheranschluß 1 c auf dem Wert von null Volt gehalten. Nach dem Verstreichen des Vorladezeitraums wird wiederum der Pegel des Wortleitungssignals S 5 a angehoben und die Zellenplattenspannung S 8 a wird auf niedrigen Pegel gebracht, wodurch das Potential am Speicheranschluß 1 c zu -α V _DD wird. Damit bekommt die Potentialdifferenz am Speicheranschluß 1 c zwischen dem Fall, in dem der Wert in der Speicherzelle 1 eine logische Eins ist und dem Fall, in dem der Wert in der Speicherzelle 1 eine logische Null ist, den Wert (V _DD - V _T + α V _DD ), mit der Folge, daß die elektrische Signalladung von etwa C _S (V _DD - V _T + α V _DD ) im MOS-Kondensator 1 b gespeichert ist. Es wird daran erinnert, daß, wie oben beschrieben, die elektrische Ladung des im MOS-Kondensators 1 b gespeicherten Signals den Wert C _S (V _DD ) im Falle des herkömmlichen dynamischen MOS-Direktzugriffsspeichers aufweist. Es ist daher festzustellen, daß bei dem vorliegenden Direktzugriffsspeicher der Betrag der elektrischen Ladung des Signals um den Wert C _S × α V _DD höher ist als der herkömmliche. Damit ist der Betriebsbereich erweitert und der Betrieb stabilisiert. Ferner geschieht, wie aus der vorangehenden Beschreibung ersichtlich ist, das Laden auf die Zellenplattenspannung S 8 oder entsprechendes Entladen nur zu und von der gewählten Wortleitung 5. Die Zellenplatte 8 der nichtgewählten Speicherzelle wird auf der Versorgungsspannung +V _DD gehalten als Funktion des Vorladesignals Φ _PR während des Vorladezeitraumes.

Nun wird die Zellenplattenspannung S 8 der Hilfszelle 3 ebenfalls in genau der gleichen Weise mit gleichem Zeitablauf wie bei der Zellenplattenspannung S 8 der Speicherzelle gesteuert durch das Hilfswortleitungssignal S 6, das Steuersignal Φ _G und das Signal Φ _P , wie oben beschrieben wurde. Daher ist zusätzlich zu den oben beschriebenen Merkmalen die einfache und sichere Bestimmung der Kapazität des MOS-Kondensators 3 b in der Hilfszelle 3 möglich. Genauer gesagt, muß vom Standpunkt der Stabilisierung etc. des Betriebes des Abtastverstärkers 2 der Betrag der in der Hilfszelle 3 gespeicherten elektrischen Signalladung nur die Hälfte des Betrages der in der Speicherzelle 1 gespeicherten elektrischen Signalladung betragen. Der Betrag der im Speicher 1 gespeicherten elektrischen Signalladung wird von dem Ausdruck C _S (V _DD - V _T + a V _DD ), wie oben beschrieben wurde, dargestellt. Andererseits besitzt, wenn die Hilfszelle 3 in herkömmlicher Weise, ohne die Zellenplatten-Spannungssteuerschaltung 13 vorzusehen, eingebaut ist, der Betrag der in der Hilfszelle 3 gespeicherten elektrischen Signalladung den Wert C _D (V _DD - V _T ), wie bereits in Verbindung mit Fig. 1 beschrieben wurde, wobei C _D die Kapazität des MOS-Kondensators 3 b und V _T eine Schwellenspannung des Übertragungstors 3 a ist, das gleich ist mit dem Übertragungstor 1 a.

Damit wird die Kapazität C _D durch folgende Gleichung ausgedrückt:

In diesem Falle streuen die Werte der Schwellenspannung V _T und des Boost- bzw. Verstärkerwirkungsgrades α in Abhängigkeit der Herstellungsumstände und eine sichere Bestimmung des Wertes der Kapazität C _D ist schwierig. Da ferner die Schwellenspannung V _T und der Boost- bzw. Verstärkerwirkungsgrad etwa 0,9 ist, muß der Wert der Kapazität C _D etwa gleich dem Wert der Kapazität C _S gemacht werden, wie aus Gleichung 1 ersichtlich ist. Da jedoch die Zellenplatten-Spannungssteuerschaltung 13 erfindungsgemäß ebenfalls bei der Hilfszelle 3 vorgesehen ist, besitzt der Betrag der in der Hilfszelle 3 gespeicherten elektrischen Signalladung den Wert C _D (V _DD - V _T + a V _DD ), wie bei der Speicherzelle 1. Damit ist die Kapazität C _D durch folgende Gleichung gegeben:

Wie man aus Gleichung 2 ersehen kann, wird der Wert der Kapazität C _D bestimmt, ohne von der Schwellenspannung V _T und dem Verstärkerwirkungsgrad α beeinflußt zu sein, und er muß zusätzlich nur den halben Wert der Kapazität C _S betragen. Daher muß die Fläche des MOS-Kondensators 3 b in der Hilfszelle 3 nur halb so groß sein wie die des MOS-Kondensators 1 b in der Speicherzelle 1. Damit kann die Kapazität des MOS-Kondensators 3 b in der Hilfszelle 3 einfach, sicher und genau bestimmt werden.

Claims (7)

1. Dynamischer Direktzugriffsspeicher
mit einem ersten und einem zweiten Speicherfeld, von denen jedes eine Mehrzahl von Wortleitungen (5), eine Mehrzahl von Bitleitungen (4) und eine einzelne Hilfswortleitung (6) sowie eine Mehrzahl von Speicherzellen (1), die an den Schnittstellen von Wortleitungen (5) und Bitleitungen (4) zum Einschreiben und Auslesen von Daten vorgesehen sind und von denen die an eine Wortleitung (5) gekoppelten Speicherzellen (1) eine Spalte von Speicherzellen bilden, eine Mehrzahl von Hilfszellen (3), die an den Schnittstellen zwischen der Hilfswortleitung (6) und den Bitleitungen (4) zur Bereitstellung eines Referenzpotentials angekoppelt sind und eine Spalte von Hilfszellen bilden, sowie erste Zellenplatten (8), die jeweils an Kondensatorfußpunkte einer Spalte von Speicherzellen (1) zur Bereitstellung einer Versorgungsspannung (+V _DD ) gekoppelt sind, und zweite Zellenplatten (8) aufweist, die jeweils an Kondensatorfußpunkte einer Spalte von Hilfszellen (3) zur Bereitstellung der Versorgungsspannung (+V _DD ) gekoppelt sind,
mit einer Mehrzahl von Abtastverstärkern (2), die jeweils an eine Bitleitung (4) im ersten Speicherfeld und an eine entsprechende Bitleitung (4) im zweiten Speicherfeld zum Verstärken einer Potentialdifferenz zwischen den Bitleitungen (4) gekoppelt sind, mit einer Wortleitungswahleinrichtung (10), die an die Wortleitungen (5) und die Hilfwortleitungen (6) im ersten und zweiten Speicherfeld an deren eines Ende zum gleichzeitigen Auswählen einer Wortleitung im ersten Speicherfeld und einer Hilfswortleitung (6) im zweiten Speicherfeld angeschlossen ist.
mit einer Bitleitungswahleinrichtung (11, 12), die an die Bitleitungen (4) im ersten und zweiten Speicherfeld zur gleichzeitigen Auswahl einer Bitleitung (4) im ersten Speicherfeld und einer entsprechenden Bitleitung (4) im zweiten Speicherfeld angeschlossen ist, und
mit ersten Zellenplatten-Spannungssteuerschaltungen (13), die jeweils eingangsseitig mit einem Ende einer zugehörigen Wortleitung (5) und ausgangsseitig mit einer zugehörigen ersten Zellenplatte (8) gekoppelt sind und mit einem Steuersignal ( Φ _G ) versorgt werden, das eine impulsförmige Pegeländerung in einem Zeitraum aufweist, wenn eine Wortleitung (5) gewählt wird, wobei eine erste Zellenplatten-Spannungssteuerschaltung (13) auf die Wahl einer Wortleitung (5) damit antwortet, daß die Spannung einer ersten Zellenplatte (8) auf einen ersten, aktiven Pegel gebracht wird, und auf das Ende der impulsförmigen Pegeländerung des Steuersignals ( Φ _G ) damit reagiert, daß die Spannung der ersten Zellenplatte (8) auf einen vom ersten Pegel verschiedenen Pegel gebracht wird,
dadurch gekennzeichnet, daß die ersten Zellenplatten-Spannungssteuerschaltungen (13) eingangsseitig an den Enden der Wortleitungen (5) angeschlossen sind, die den Enden gegenüberliegen, an denen die Wortleitungswahleinrichtung (10) angeschlossen ist und daß zweite Zellenplatten-Spannungssteuerschaltungen (13) vorgesehen sind, die eingangsseitig an den Enden der Hilfswortleitungen (6) angeschlossen sind, die den Enden gegenüberliegen, an denen die Wortleitungswahleinrichtung (10) angeschlossen ist, sowie jeweils ausgangsseitig mit einer zugehörigen zweiten Zellenplatte (8) gekoppelt sind und mit dem Steuersignal ( Φ _G ) derart versorgt werden, daß die Spannung an einer zweiten Zellenplatte (8) und die Spannung an einer ersten Zellenplatte (8) zeitlich gleich gesteuert werden.

2. Dynamischer Direktzugriffsspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Zellenplatten- Spannungssteuerschaltung (13) in gleicher Weise aufgebaut sind.

3. Dynamischer Direktzugriffsspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die ersten Zellenplatten-Spannungssteuerschaltungen (13) jeweils ein erstes Schaltelement (13 a) mit einem zum Empfang der Versorgungsspannung (+V _DD ) geschalteten und mit einer ersten Zellenplatte (8) gekoppelte Leitungsweg und mit einem Steuerteil, das von außen mit einem Vorladesignal ( Φ _PR ) zum Vorladen versorgt wird, wodurch das erste Schaltelement für einen Nicht-Vorlade-Zeitraum in Abhängigkeit des Vorladesignals ( Φ _PR ) abgeschaltet wird, sowie ein zweites Schaltelement (13 c) mit einem an einem Ende mit der Wortleitung (5) verbundenen Leitungsweg und einem Steuerteil, das so verbunden ist, daß es die Versorgungsspannung (+V _DD ) erhält, und ein drittes Schaltelement (13 b) aufweisen, das an einem Ende einen mit einer ersten Zellenplatte (8) verbundenen Leitungsweg enthält, am anderen Ende mit dem Steuersignal ( Φ _G ) beaufschlagt wird und ein Steuerteil aufweist, das mit dem anderen Leitungswegende des zweiten Schaltelements (13 c) verbunden ist, wodurch es auf die Auswahl durch die Wortleitungswahleinrichtung (10) hin eingeschaltet wird.

4. Dynamischer Direktzugriffsspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die ersten Zellenplatten-Spannungssteuerschaltungen jeweils ein Widerstandselement (13 d, 13 g), das zwischen die Versorgungsspannung (+V _DD ) und eine erste Zellenplatte (8) geschaltet ist, sowie ein viertes Schaltelement (13 e) mit einem Leitungsweg, der an seinem einen Ende mit einer ersten Zellenplatte (8) verbunden ist und dem an seinem anderen Ende das Steuersignal ( Φ _G ) zugeführt wird, und mit einem mit der Wortleitung (5) verbundenen Steuerteil, wobei das vierte Schaltelement auf die Wahl durch die Wortleitungswahleinrichtung (10) hin eingeschaltet wird, aufweisen.

5. Dynamischer Direktzugriffsspeicher nach Anspruch 4, dadurch gekennzeichnet, daß das Widerstandselement (13 d, 13 g) einen MOS-Feldeffekttransistor (13 d) aufweist, dessen Leitungsweg zwischen die Versorgungsspannung (+V _DD ) und eine erste Zellenplatte (8) geschaltet ist, und dessen Steuerteil mit derselben ersten Zellenplatte (8) verbunden ist.

6. Dynamischer Direktzugriffsspeicher nach Anspruch 4, dadurch gekennzeichnet, daß das Widerstandselement (13 d, 13g) einen Widerstand (13 g) aufweist.

7. Dynamischer Direktzugriffsspeicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß das erste bis vierte Schaltelement (13 a bis 13 f) als MOS-Feldeffekttransistor ausgeführt ist.