JPH0828691B2 - フレーム同期方式 - Google Patents
フレーム同期方式Info
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- JPH0828691B2 JPH0828691B2 JP6014388A JP6014388A JPH0828691B2 JP H0828691 B2 JPH0828691 B2 JP H0828691B2 JP 6014388 A JP6014388 A JP 6014388A JP 6014388 A JP6014388 A JP 6014388A JP H0828691 B2 JPH0828691 B2 JP H0828691B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野（第10図〜13図） 従来の技術（第６〜９図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用（第１図） 実施例（第２〜５図） 発明の効果 〔概要〕 高速伝送網において受信データのフレーム同期をとる
ためのフレーム同期方式に関し、 フレーム同期信号の検出を更に低速で行なえるように
し、しかも回路規模の大型化も招かないようにすること
を目的とし、 ｎ多重化されてシリアルに伝送されてくるフレーム同
期信号および識別信号を受信する側において、受信した
シリアル信号をパラレル信号に変換してラッチし、該ラ
ッチされた信号における順次１ビットずつ異なる位置の
信号から、ｎ多重化されているうちのいずれかのフレー
ム同期信号を検出し、該フレーム同期信号の検出後、該
識別信号を検出し、該検出されたフレーム同期信号およ
び識別信号に基づき受信信号を対応するチャネルに分離
していくように構成する。
ためのフレーム同期方式に関し、 フレーム同期信号の検出を更に低速で行なえるように
し、しかも回路規模の大型化も招かないようにすること
を目的とし、 ｎ多重化されてシリアルに伝送されてくるフレーム同
期信号および識別信号を受信する側において、受信した
シリアル信号をパラレル信号に変換してラッチし、該ラ
ッチされた信号における順次１ビットずつ異なる位置の
信号から、ｎ多重化されているうちのいずれかのフレー
ム同期信号を検出し、該フレーム同期信号の検出後、該
識別信号を検出し、該検出されたフレーム同期信号およ
び識別信号に基づき受信信号を対応するチャネルに分離
していくように構成する。
本発明は、高速伝送網において受信データのフレーム
同期をとるためのフレーム同期方式に関する。
同期をとるためのフレーム同期方式に関する。
例えば、PCM通信に用いる高速伝送網においては、第1
0図に示すごとく、送信側のマルチプレクサ100で複数チ
ャネル分を多重化して送出し、受信側のデマルチプレク
サ101にて各チャネルに分離することが行なわれるが、
受信側において、送信データを正しく受信して分離でき
るようにするため、送信データに第12図（ａ）〜（ｃ）
および第13図に示すごとくバイト単位のフレーム同期信
号F1,F2,識別信号IDを重畳して送出し、受信側では、こ
のフレーム同期信号F1,F2,識別信号IDをともに、第11図
に示すフレーム同期処理部102によってデータの先頭を
検出して、受信データの位相を識別するフレーム同期方
式が用いられている。
0図に示すごとく、送信側のマルチプレクサ100で複数チ
ャネル分を多重化して送出し、受信側のデマルチプレク
サ101にて各チャネルに分離することが行なわれるが、
受信側において、送信データを正しく受信して分離でき
るようにするため、送信データに第12図（ａ）〜（ｃ）
および第13図に示すごとくバイト単位のフレーム同期信
号F1,F2,識別信号IDを重畳して送出し、受信側では、こ
のフレーム同期信号F1,F2,識別信号IDをともに、第11図
に示すフレーム同期処理部102によってデータの先頭を
検出して、受信データの位相を識別するフレーム同期方
式が用いられている。
なお、第11図中の103はデマルチプレクサを構成する
ラッチである。
ラッチである。
第６図は従来のフレーム同期方式を示すブロック図で
あるが、この第６図において、40はフレーム同期処理
部、41はデマルチプレクサ機能を有するデータ分離部で
ある。
あるが、この第６図において、40はフレーム同期処理
部、41はデマルチプレクサ機能を有するデータ分離部で
ある。
フレーム同期処理部40は、シリアル／パラレル変換部
42,Fパターン検出部43,カウンタ44,同期保護回路45,AND
ゲート46をそなえており、データ分離部41は、シリアル
／パラレル変換部47,ラッチ48,デコーダ49をそなえてい
る。
42,Fパターン検出部43,カウンタ44,同期保護回路45,AND
ゲート46をそなえており、データ分離部41は、シリアル
／パラレル変換部47,ラッチ48,デコーダ49をそなえてい
る。
このような構成により、第７図（ａ）に示す受信デー
タはシリアル／パラレル変換部42でパラレルデータに展
開されて、Ｆパターン検出部43へ入力される。このＦパ
ターン検出部43はカウンタ44からフレーム同期パルスを
受けて１クロックごとにシフト動作しており、このよう
にシフト動作させることにより、どこかでＦパターンと
一致するため、Ｆパターンが検出されるようになってい
る［第７図（ｂ），（ｃ）参照］。そして、Ｆパターン
が検出されると、Ｆパターン検出部43は同期保護回路45
へ一致パルスを出す。同期保護回路45は、検出の確実性
を期すためのもので、数回一致パルスが検出されると、
その旨の信号をANDゲート46に出力する。このときANDゲ
ート46には、Ｆパターン検出部43から一致パルスも出力
されているので、このときカウンタ46へリセット信号が
出て、この位置をデータフレーム同期の先頭としてカウ
ンタ44が動作する。このときカウンタ44からはフレーム
同期の先頭情報がデータ分離部41のデコーダ49へ入力さ
れ、デコーダ49はフレーム同期の先頭情報と他の径路か
らの識別信号IDとからラッチ48のラッチタイミングを決
める。これにより受信データが所望のチャネルに分離さ
れる。
タはシリアル／パラレル変換部42でパラレルデータに展
開されて、Ｆパターン検出部43へ入力される。このＦパ
ターン検出部43はカウンタ44からフレーム同期パルスを
受けて１クロックごとにシフト動作しており、このよう
にシフト動作させることにより、どこかでＦパターンと
一致するため、Ｆパターンが検出されるようになってい
る［第７図（ｂ），（ｃ）参照］。そして、Ｆパターン
が検出されると、Ｆパターン検出部43は同期保護回路45
へ一致パルスを出す。同期保護回路45は、検出の確実性
を期すためのもので、数回一致パルスが検出されると、
その旨の信号をANDゲート46に出力する。このときANDゲ
ート46には、Ｆパターン検出部43から一致パルスも出力
されているので、このときカウンタ46へリセット信号が
出て、この位置をデータフレーム同期の先頭としてカウ
ンタ44が動作する。このときカウンタ44からはフレーム
同期の先頭情報がデータ分離部41のデコーダ49へ入力さ
れ、デコーダ49はフレーム同期の先頭情報と他の径路か
らの識別信号IDとからラッチ48のラッチタイミングを決
める。これにより受信データが所望のチャネルに分離さ
れる。
しかしながら、このような従来のフレーム同期方式で
は、１クロックずつずらしてＦパターンの検出を行なっ
ているので、Ｆパターン検出および識別間隔は、例えば
50Mbit3本のデータを多重して150Mbitにしている場合を
考えると、150メガ１ビットの時間内で行なう必要があ
る。
は、１クロックずつずらしてＦパターンの検出を行なっ
ているので、Ｆパターン検出および識別間隔は、例えば
50Mbit3本のデータを多重して150Mbitにしている場合を
考えると、150メガ１ビットの時間内で行なう必要があ
る。
これでは相当高速なＦパターン検出等を強いられると
いう問題点がある。
いう問題点がある。
そこで、第８図に示すごとく、ラッチ部20,並列同期
検出部21,データ分離部22を設けて、Ｆパターン検出を
低速（例えば第６図に示す回路の1/8の速度）で行なえ
るようにしたものが提案されている。
検出部21,データ分離部22を設けて、Ｆパターン検出を
低速（例えば第６図に示す回路の1/8の速度）で行なえ
るようにしたものが提案されている。
ここで、ラッチ部20は、シリアル／パラレル変換部2
3,ラッチ24,25,1/8分周器26,セレクタ27をそなえてお
り、並列同期検出部21は、ラッチ28,m個（ｍはＦパター
ンのビット数）のＦパターン検出部29−1,……,29−m,
同期保護回路付き制御部30を有しており、データ分離部
22は、デマルチプレクサ31,セレクタ32をそなえてい
る。
3,ラッチ24,25,1/8分周器26,セレクタ27をそなえてお
り、並列同期検出部21は、ラッチ28,m個（ｍはＦパター
ンのビット数）のＦパターン検出部29−1,……,29−m,
同期保護回路付き制御部30を有しており、データ分離部
22は、デマルチプレクサ31,セレクタ32をそなえてい
る。
このような構成により、Ｆパターンのビット数を８ビ
ットとして説明すると、受信したシリアル信号をシリア
ル／パラレル変換部23にてパラレル信号に変換してラッ
チ25にてラッチして８パラレルデータに展開（８パラレ
ル展開）し、更にラッチ28にて、15（2m−１）段のパラ
レルデータに展開する。このように15段のパラレルデー
タに展開するのは、第９図（ａ）に示すフレーム同期信
号２バイト分を見るためである。
ットとして説明すると、受信したシリアル信号をシリア
ル／パラレル変換部23にてパラレル信号に変換してラッ
チ25にてラッチして８パラレルデータに展開（８パラレ
ル展開）し、更にラッチ28にて、15（2m−１）段のパラ
レルデータに展開する。このように15段のパラレルデー
タに展開するのは、第９図（ａ）に示すフレーム同期信
号２バイト分を見るためである。
そして、ラッチ28の８個の出力端には、１ビットずつ
シフトさせたＦパターン検出部29−1,……,29−８（29
−ｍ）が並列的に接続されており、これらのＦパターン
検出部29−1,……,29−８によって、ラッチされた信号
における順次１ビットずつ異なる位置の信号からＦパタ
ーン（フレーム同期信号）が検出される。すなわち、第
９図（ｂ）に示すごとく、これらのＦパターン検出部29
−１は１ビット目から８ビット目を検出し、次のＦパタ
ーン検出部29−２は２ビット目から９ビット目を検出
し、同様にしてＦパターン検出部29−８は８ビット目か
ら15ビット目を検出するので、Ｆパターンの長さは８で
あるから、いずれかのＦパターン検出部でＦパターンの
検出が可能なのである。このようにいずれかのＦパター
ン検出部でＦパターンが検出されると、検出したＦパタ
ーン検出部から一致パルスが同期保護回路付き制御部30
へ出力される。この同期保護回路付き制御部30では、上
記一致パルスが何回か（例えば３回）出ると、セレクタ
27,32へ制御信号（フレーム同期の先頭情報）を出す。
これによりラッチ24でのラッチタイミングとデマルチプ
レクサ31の作動タイミングとが一致して、受信データが
所望のチャネルに分離される。
シフトさせたＦパターン検出部29−1,……,29−８（29
−ｍ）が並列的に接続されており、これらのＦパターン
検出部29−1,……,29−８によって、ラッチされた信号
における順次１ビットずつ異なる位置の信号からＦパタ
ーン（フレーム同期信号）が検出される。すなわち、第
９図（ｂ）に示すごとく、これらのＦパターン検出部29
−１は１ビット目から８ビット目を検出し、次のＦパタ
ーン検出部29−２は２ビット目から９ビット目を検出
し、同様にしてＦパターン検出部29−８は８ビット目か
ら15ビット目を検出するので、Ｆパターンの長さは８で
あるから、いずれかのＦパターン検出部でＦパターンの
検出が可能なのである。このようにいずれかのＦパター
ン検出部でＦパターンが検出されると、検出したＦパタ
ーン検出部から一致パルスが同期保護回路付き制御部30
へ出力される。この同期保護回路付き制御部30では、上
記一致パルスが何回か（例えば３回）出ると、セレクタ
27,32へ制御信号（フレーム同期の先頭情報）を出す。
これによりラッチ24でのラッチタイミングとデマルチプ
レクサ31の作動タイミングとが一致して、受信データが
所望のチャネルに分離される。
なお、1/8分周器26は、データを８パラレル展開して
いる関係上、それにあわせたタイミングを取るためのク
ロックを出している。
いる関係上、それにあわせたタイミングを取るためのク
ロックを出している。
このようにして、上記の第８図に示すフレーム同期方
式では、いずれかのＦパターン検出部でＦパターンを検
出できるので、識別情報IDが不要となり、また、データ
をパラレル展開して例えば８ビットずつラッチして、ラ
ッチ周期ごとにＦパターンの検出を行なっているので、
Ｆパターンの検出が第６図のものに比べ、低速（1/8）
になるが、多重化に応じたＦパターン数だけＦパターン
検出部を用意しなければならないので、回路規模が大き
くなってしまうという問題点がある。
式では、いずれかのＦパターン検出部でＦパターンを検
出できるので、識別情報IDが不要となり、また、データ
をパラレル展開して例えば８ビットずつラッチして、ラ
ッチ周期ごとにＦパターンの検出を行なっているので、
Ｆパターンの検出が第６図のものに比べ、低速（1/8）
になるが、多重化に応じたＦパターン数だけＦパターン
検出部を用意しなければならないので、回路規模が大き
くなってしまうという問題点がある。
本発明は、このような問題点に鑑みてなされたもの
で、フレーム同期信号の検出を更に低速で行なえるよう
にし、しかも回路規模の大型化も招かないようにした、
フレーム同期方式を提供することを目的とする。
で、フレーム同期信号の検出を更に低速で行なえるよう
にし、しかも回路規模の大型化も招かないようにした、
フレーム同期方式を提供することを目的とする。
第１図は本発明の原理ブロック図である。
第１図において、１はラッチ部で、このラッチ部１は
受信したシリアル信号をパラレル信号に変換してラッチ
するものである。
受信したシリアル信号をパラレル信号に変換してラッチ
するものである。
15は1/n分周器で、この1/n分周器15は、パラレル信号
に変換するためのクロックを更にｎ分周するのである。
に変換するためのクロックを更にｎ分周するのである。
２は並列同期検出部で、この並列同期検出部２は、1/
n分周器15で得られたタイミングを基に、（2m−１）ビ
ットの検出幅で、ラッチされた信号における順次１ビッ
トずつ異なる位置のｍ種の信号から、ｎ多重化されてい
るうちのいずれかのフレーム同期信号を検出するもので
あり、ｍ個のフレーム同期信号検出部を有している。３
は識別情報検出部で、この識別情報検出部３は、並列同
期検出部２でフレーム同期信号を検出した後、1/n分周
器15からのクロックに応じたタイミングで、識別信号を
検出するものである。
n分周器15で得られたタイミングを基に、（2m−１）ビ
ットの検出幅で、ラッチされた信号における順次１ビッ
トずつ異なる位置のｍ種の信号から、ｎ多重化されてい
るうちのいずれかのフレーム同期信号を検出するもので
あり、ｍ個のフレーム同期信号検出部を有している。３
は識別情報検出部で、この識別情報検出部３は、並列同
期検出部２でフレーム同期信号を検出した後、1/n分周
器15からのクロックに応じたタイミングで、識別信号を
検出するものである。
16は制御部で、この制御部16は、並列同期検出部２で
検出されたフレーム同期信号および識別情報検出部３で
検出された識別信号に基づき、所要のチャネルにおける
フレーム同期の先頭情報を有する制御信号を出力するも
のである。
検出されたフレーム同期信号および識別情報検出部３で
検出された識別信号に基づき、所要のチャネルにおける
フレーム同期の先頭情報を有する制御信号を出力するも
のである。
４はデータ分離部で、このデータ分離部４は受信信号
を対応するチャネルに分離するものである。
を対応するチャネルに分離するものである。
さらに、1/n分周器15は、制御部16からの制御信号を
受けるとリセットされ、リセット後の1/n分周器15の出
力がデータ分離部４へ出力されることにより、リセット
後の1/n分周器出力に基づいて、データ分離部４で、受
信信号が対応するチャネルに分離されるようになってい
る。
受けるとリセットされ、リセット後の1/n分周器15の出
力がデータ分離部４へ出力されることにより、リセット
後の1/n分周器出力に基づいて、データ分離部４で、受
信信号が対応するチャネルに分離されるようになってい
る。
そして、これらのラッチ部1,並列同期検出部2,識別情
報検出部3,データ分離部4,1/n分周器15,制御部16は、ｎ
多重化されてシリアルに伝送されてくるｍビットのフレ
ーム同期信号および識別信号の受信側に設けられてい
る。
報検出部3,データ分離部4,1/n分周器15,制御部16は、ｎ
多重化されてシリアルに伝送されてくるｍビットのフレ
ーム同期信号および識別信号の受信側に設けられてい
る。
このような構成により、ｎ多重化されてシリアルに伝
送されてくるｍビットのフレーム同期信号および識別信
号の受信側において、ラッチ部１にて、受信したシリア
ル信号をパラレル信号に変換してラッチし、並列同期検
出部２にて、1/n分周器15で得られたタイミングを基
に、（2m−１）ビットの検出幅で、ラッチされた信号に
おける順次１ビットずつ異なる位置のｍ種の信号から、
ｎ多重化されているうちのいずれかのフレーム同期信号
を検出し、更に識別情報検出部３にて、フレーム同期信
号の検出後、識別信号を検出する。即ち、1/n分周器15
からのラッチタイミングでｎ多重化されているフレーム
同期信号のうちの任意の１つだけを検出するとともに、
検出されたフレーム同期信号のあとのフレーム同期信号
長さに相当する所要ビットのところを検出することによ
り、識別信号を検出する。さらに、1/n分周器15は、制
御部16からの制御信号を受けるとリセットされるが、こ
の後は、このリセット後の1/n分周器15の出力がデータ
分離部４へ出力されることにより、リセット後の1/n分
周器出力に基づいて、データ分離部４で、受信信号が対
応するチャネルに分離される。
送されてくるｍビットのフレーム同期信号および識別信
号の受信側において、ラッチ部１にて、受信したシリア
ル信号をパラレル信号に変換してラッチし、並列同期検
出部２にて、1/n分周器15で得られたタイミングを基
に、（2m−１）ビットの検出幅で、ラッチされた信号に
おける順次１ビットずつ異なる位置のｍ種の信号から、
ｎ多重化されているうちのいずれかのフレーム同期信号
を検出し、更に識別情報検出部３にて、フレーム同期信
号の検出後、識別信号を検出する。即ち、1/n分周器15
からのラッチタイミングでｎ多重化されているフレーム
同期信号のうちの任意の１つだけを検出するとともに、
検出されたフレーム同期信号のあとのフレーム同期信号
長さに相当する所要ビットのところを検出することによ
り、識別信号を検出する。さらに、1/n分周器15は、制
御部16からの制御信号を受けるとリセットされるが、こ
の後は、このリセット後の1/n分周器15の出力がデータ
分離部４へ出力されることにより、リセット後の1/n分
周器出力に基づいて、データ分離部４で、受信信号が対
応するチャネルに分離される。
以下、図面を参照して本発明の実施例を説明する。
第２図は本発明の一実施例を示すブロック図で、この
第２図において、１はラッチ部で、このラッチ部１は、
シリアル／パラレル変換部5,ラッチ6,1/8分周器７をそ
なえている。
第２図において、１はラッチ部で、このラッチ部１は、
シリアル／パラレル変換部5,ラッチ6,1/8分周器７をそ
なえている。
シリアル／パラレル変換部５は、第３図（ａ）に示す
ごとく、３（ｎ）多重化されてシリアルに伝送されてく
る信号をパラレル信号に変換するもので、ラッチ６は1/
8分周器７からの1/8分周クロックごとにデータを８ビッ
トずつラッチするものである。
ごとく、３（ｎ）多重化されてシリアルに伝送されてく
る信号をパラレル信号に変換するもので、ラッチ６は1/
8分周器７からの1/8分周クロックごとにデータを８ビッ
トずつラッチするものである。
８は並列同期検出・制御部で、この並列同期検出・制
御部８は、ラッチ9,8個（８はＦパターンのビット数）
のＦパターン検出部（フレーム同期信号検出部）10−1,
−10−8,識別情報検出部11,同期保護回路付き制御部12
を有している。
御部８は、ラッチ9,8個（８はＦパターンのビット数）
のＦパターン検出部（フレーム同期信号検出部）10−1,
−10−8,識別情報検出部11,同期保護回路付き制御部12
を有している。
ラッチ９は、ラッチ６で８パラレル展開されたデータ
を更にラッチして、後述の1/3分周器13で得られたタイ
ミングを基に、15本のパラレルデータにするものであ
る。
を更にラッチして、後述の1/3分周器13で得られたタイ
ミングを基に、15本のパラレルデータにするものであ
る。
Ｆパターン検出部10−１〜10−８は、１ビットずつシ
フトした状態で相互に並列的に接続されており、これら
のＦパターン検出部10−1,……10−８によって、ラッチ
された信号における順次１ビットずつ異なる位置の８種
の信号から３多重化されているうちのいずれかのＦパタ
ーン（フレーム同期信号）が検出される。すなわち、第
３図（ｃ）に示すごとく、これらのＦパターン検出部10
−１は１ビット目から８ビット目を検出し、次のＦパタ
ーン検出部10−２は２ビット目から９ビット目を検出
し，同様にしてＦパターン検出部10−８は８ビット目か
ら15ビット目を検出するので、Ｆパターンの長さは８で
あるから、いずれかのＦパターン検出部でＦパターンの
検出が可能なのである。このようにいずれかのＦパター
ン検出部でＦパターンが検出されると、検出したＦパタ
ーン検出部からの一致パルスが同期保護回路付き制御部
12および識別情報検出部11へ出力される。
フトした状態で相互に並列的に接続されており、これら
のＦパターン検出部10−1,……10−８によって、ラッチ
された信号における順次１ビットずつ異なる位置の８種
の信号から３多重化されているうちのいずれかのＦパタ
ーン（フレーム同期信号）が検出される。すなわち、第
３図（ｃ）に示すごとく、これらのＦパターン検出部10
−１は１ビット目から８ビット目を検出し、次のＦパタ
ーン検出部10−２は２ビット目から９ビット目を検出
し，同様にしてＦパターン検出部10−８は８ビット目か
ら15ビット目を検出するので、Ｆパターンの長さは８で
あるから、いずれかのＦパターン検出部でＦパターンの
検出が可能なのである。このようにいずれかのＦパター
ン検出部でＦパターンが検出されると、検出したＦパタ
ーン検出部からの一致パルスが同期保護回路付き制御部
12および識別情報検出部11へ出力される。
このように、上記のラッチ9,8個のＦパターン検出部1
0−1,−10−８で、1/3分周器13で得られたタイミングを
基に、15ビットの検出幅で、ラッチ部１でラッチされた
信号における順次１ビットずつ異なる位置の８種の信号
から、３多重されているフレーム同期信号のいずれかを
検出すべく、８個のフレーム同期信号検出部（Ｆパター
ン検出部）を有する並列同期検出部が構成されるのであ
る。
0−1,−10−８で、1/3分周器13で得られたタイミングを
基に、15ビットの検出幅で、ラッチ部１でラッチされた
信号における順次１ビットずつ異なる位置の８種の信号
から、３多重されているフレーム同期信号のいずれかを
検出すべく、８個のフレーム同期信号検出部（Ｆパター
ン検出部）を有する並列同期検出部が構成されるのであ
る。
識別情報検出部11は、Ｆパターンを検出してフレーム
同期信号を検出した後、第３図（ｂ）に示すごとく、1/
3分周したタイミングで、識別信号を検出するものであ
る。
同期信号を検出した後、第３図（ｂ）に示すごとく、1/
3分周したタイミングで、識別信号を検出するものであ
る。
同期保護回路付き制御部12では、一致出力がどのＦパ
ターン検出部から出ているのかを検出して、1/8分周器
７へシフト信号を出すことができ、これにより1/8分周
器７での分周タイミングを調整する。
ターン検出部から出ているのかを検出して、1/8分周器
７へシフト信号を出すことができ、これにより1/8分周
器７での分周タイミングを調整する。
また、Ｆパターン検出部から一致パルスが出て、識別
情報検出部11から識別情報IDが検出されると、これが同
期保護回路の保護段数に達すると、この同期保護回路付
き制御部12は、1/3分周器13へ制御信号（所要のチャネ
ルにおけるフレーム同期の先頭情報）を出す。これによ
りデマルチプレクサ14のセレクト先頭位置が決められる
ので、受信データが所望のチャネルに振り分けられて分
離される。即ち、この同期保護回路付き制御部12は、Ｆ
パターン検出部10−１〜10−８で検出されたフレーム同
期信号および識別情報検出部11で検出された識別信号に
基づき、所要のチャネルにおけるフレーム同期の先頭情
報を有する制御信号を出力する制御部を構成する。
情報検出部11から識別情報IDが検出されると、これが同
期保護回路の保護段数に達すると、この同期保護回路付
き制御部12は、1/3分周器13へ制御信号（所要のチャネ
ルにおけるフレーム同期の先頭情報）を出す。これによ
りデマルチプレクサ14のセレクト先頭位置が決められる
ので、受信データが所望のチャネルに振り分けられて分
離される。即ち、この同期保護回路付き制御部12は、Ｆ
パターン検出部10−１〜10−８で検出されたフレーム同
期信号および識別情報検出部11で検出された識別信号に
基づき、所要のチャネルにおけるフレーム同期の先頭情
報を有する制御信号を出力する制御部を構成する。
13は1/n分周器としての1/3分周器で、この1/3分周器1
3は1/8分周器７で1/8分周されたクロックを更に1/3分周
して（多重化分の１だけ分周して）、Ｆパターン検出部
10−１〜10−８および識別情報検出部11の検出タイミン
グを制御する。また、この1/3分周器13からは同期保護
回路付き制御部12からの制御信号を受けると、その旨の
信号をデータ分離部としてのデマルチプレクサ14へ出力
する。即ち、この1/3分周器13は、同期保護回路付き制
御部12からの上記制御信号を受けるとリセットされ（第
２図のRESET参照）、このリセット後の1/3分周器13の出
力がデマルチプレクサ14へ出力されることにより、上記
リセット後の1/3分周器出力に基づいて、デマルチプレ
クサ14で、受信信号が対応するチャネルに分離されるよ
うになっているのである。
3は1/8分周器７で1/8分周されたクロックを更に1/3分周
して（多重化分の１だけ分周して）、Ｆパターン検出部
10−１〜10−８および識別情報検出部11の検出タイミン
グを制御する。また、この1/3分周器13からは同期保護
回路付き制御部12からの制御信号を受けると、その旨の
信号をデータ分離部としてのデマルチプレクサ14へ出力
する。即ち、この1/3分周器13は、同期保護回路付き制
御部12からの上記制御信号を受けるとリセットされ（第
２図のRESET参照）、このリセット後の1/3分周器13の出
力がデマルチプレクサ14へ出力されることにより、上記
リセット後の1/3分周器出力に基づいて、デマルチプレ
クサ14で、受信信号が対応するチャネルに分離されるよ
うになっているのである。
上述の構成により、受信データはラッチ６により８パ
ラレル展開され、更にこれらをラッチ９にてラッチする
ことにより、15本のパラレルデータが、１ビットずつシ
フトした８個のＦパターン検出部10−１〜10−８へ入力
される。これにより、どのような位相関係にあってもい
ずれかのＦパターン検出部で、Ｆパターンが検出され
る。そして、ここでは、Ｆパターンは1/3分周器13から
のラッチタイミングで３多重化されているうちの１つの
Ｆパターンについて検出すればよい、換言すれば３つの
うちのいずれかのＦパターンを検出すればよいので、Ｆ
パターンの検出確率が高くなる。
ラレル展開され、更にこれらをラッチ９にてラッチする
ことにより、15本のパラレルデータが、１ビットずつシ
フトした８個のＦパターン検出部10−１〜10−８へ入力
される。これにより、どのような位相関係にあってもい
ずれかのＦパターン検出部で、Ｆパターンが検出され
る。そして、ここでは、Ｆパターンは1/3分周器13から
のラッチタイミングで３多重化されているうちの１つの
Ｆパターンについて検出すればよい、換言すれば３つの
うちのいずれかのＦパターンを検出すればよいので、Ｆ
パターンの検出確率が高くなる。
いま、第５図を例にして説明すると、この場合は、Ｆ
パターンが第４ビットから存在しているので、第４番目
のＦパターン検出部から一致パルスが出力される。
パターンが第４ビットから存在しているので、第４番目
のＦパターン検出部から一致パルスが出力される。
また、第3,4図に示すごとく、ラッチタイミングは1/3
分周器13により３バイト分とばしているので、検出され
たＦパターンのあとの８ビットを検出すれば、識別情報
IDが見つかる。かかる識別情報IDを識別情報検出部11で
検出すれば、これからどのチャネルの識別情報かがわか
るから、これを同期保護回路付き制御部12へ送って、適
当な段数だけ同期保護をかけてから、1/3分周器13を介
してデマルチプレクサ14でのラッチタイミングを調整す
る。なお、このときのデマルチプレクサ14へのラッチパ
ルスはＦパターンを検出したＦパターン検出部（この例
では、第４番目のＦパターン検出部）によって位相確定
されたものが使用される。
分周器13により３バイト分とばしているので、検出され
たＦパターンのあとの８ビットを検出すれば、識別情報
IDが見つかる。かかる識別情報IDを識別情報検出部11で
検出すれば、これからどのチャネルの識別情報かがわか
るから、これを同期保護回路付き制御部12へ送って、適
当な段数だけ同期保護をかけてから、1/3分周器13を介
してデマルチプレクサ14でのラッチタイミングを調整す
る。なお、このときのデマルチプレクサ14へのラッチパ
ルスはＦパターンを検出したＦパターン検出部（この例
では、第４番目のＦパターン検出部）によって位相確定
されたものが使用される。
このように、この実施例によれば、データをパラレル
展開して例えば８ビットずつラッチして、更にこれを1/
3分周したタイミングで３多重化したＦパターンのうち
の任意の１つだけの検出を行なっているので、Ｆパター
ンの検出が第８図に示すものよりも更に低速（50メガ/8
ビット）になるほか、多重化が増加しても回路規模の大
型化は招かない。
展開して例えば８ビットずつラッチして、更にこれを1/
3分周したタイミングで３多重化したＦパターンのうち
の任意の１つだけの検出を行なっているので、Ｆパター
ンの検出が第８図に示すものよりも更に低速（50メガ/8
ビット）になるほか、多重化が増加しても回路規模の大
型化は招かない。
更に詳述すれば、本実施例にかかるフレーム同期方式
では、1/3分周器13からのラッチタイミングで３多重化
されているフレーム同期信号のうちの任意の１つだけが
検出されるとともに、検出されたフレーム同期信号のあ
とのフレーム同期信号長さに相当する所要ビット（８ビ
ット）のところを検出することにより、識別信号も容易
に検出できるので、上記のような効果ないし利点が得ら
れるのである。なお、検出されたフレーム同期信号のあ
との８ビットのところを検出することにより、識別信号
が容易に検出できるのは、ラッチタイミングが1/3分周
器13により３バイト分とばされているからである。
では、1/3分周器13からのラッチタイミングで３多重化
されているフレーム同期信号のうちの任意の１つだけが
検出されるとともに、検出されたフレーム同期信号のあ
とのフレーム同期信号長さに相当する所要ビット（８ビ
ット）のところを検出することにより、識別信号も容易
に検出できるので、上記のような効果ないし利点が得ら
れるのである。なお、検出されたフレーム同期信号のあ
との８ビットのところを検出することにより、識別信号
が容易に検出できるのは、ラッチタイミングが1/3分周
器13により３バイト分とばされているからである。
なお、上記の実施例で挙げた数値はあくまで実施例
で、かかる数値に限定されるものでないことはいうまで
もない。
で、かかる数値に限定されるものでないことはいうまで
もない。
以上詳述したように、本発明のフレーム同期方式によ
れば、データをパラレル展開してラッチし、更にこれを
1/n分周したタイミングでｎ多重化したフレーム同期信
号のうちの任意の１つだけの検出を行なっているので、
フレーム同期信号の検出が更に低速になるほか、多重化
が増加しても回路規模の大型化は招かないという利点が
ある。更に詳述すれば、本願発明のフレーム同期方式で
は、1/n分周器からのラッチタイミングでｎ多重化され
ているフレーム同期信号のうちの任意の１つだけが検出
されるとともに、検出されたフレーム同期信号のあとの
フレーム同期信号長さに相当する所要ビットのところを
検出することにより、識別信号も容易に検出できるの
で、上記のような効果ないし利点が得られるのである。
れば、データをパラレル展開してラッチし、更にこれを
1/n分周したタイミングでｎ多重化したフレーム同期信
号のうちの任意の１つだけの検出を行なっているので、
フレーム同期信号の検出が更に低速になるほか、多重化
が増加しても回路規模の大型化は招かないという利点が
ある。更に詳述すれば、本願発明のフレーム同期方式で
は、1/n分周器からのラッチタイミングでｎ多重化され
ているフレーム同期信号のうちの任意の１つだけが検出
されるとともに、検出されたフレーム同期信号のあとの
フレーム同期信号長さに相当する所要ビットのところを
検出することにより、識別信号も容易に検出できるの
で、上記のような効果ないし利点が得られるのである。
第１図は本発明の原理ブロック図、 第２図は本発明の第１実施例を示すブロック図、 第3,4図は本発明の一実施例のタイムチャート、 第５図は本発明の一実施例のＦパターン検出要領を説明
する図、 第６図は従来例を示すブロック図、 第７図は従来例の作用説明図、 第８図は他の従来例を示すブロック図、 第９図は他の従来例の作用説明図、 第10図は多重／分離構成図、 第11図はフレーム同期処理を説明する図、 第12図は多重化前の各チャネルデータの構成図、 第13図は多重化前の各チャネルデータの構成図である。 図において、 １はラッチ部、２は並列同期検出部、３は識別情報検出
部、４はデータ分離部、５はシリアル／パラレル変換
部、６はラッチ、７は1/8分周器、８は並列同期検出・
制御部、９はラッチ、10−1,10−８はＦパターン検出
部、11は識別情報検出部、12は同期保護回路付き制御
部、13は1/3分周器、14はデマルチプレクサ、15は1/n分
周器、16は制御部である。
する図、 第６図は従来例を示すブロック図、 第７図は従来例の作用説明図、 第８図は他の従来例を示すブロック図、 第９図は他の従来例の作用説明図、 第10図は多重／分離構成図、 第11図はフレーム同期処理を説明する図、 第12図は多重化前の各チャネルデータの構成図、 第13図は多重化前の各チャネルデータの構成図である。 図において、 １はラッチ部、２は並列同期検出部、３は識別情報検出
部、４はデータ分離部、５はシリアル／パラレル変換
部、６はラッチ、７は1/8分周器、８は並列同期検出・
制御部、９はラッチ、10−1,10−８はＦパターン検出
部、11は識別情報検出部、12は同期保護回路付き制御
部、13は1/3分周器、14はデマルチプレクサ、15は1/n分
周器、16は制御部である。
Claims (1)
- 【請求項１】ｎ多重化されてシリアルに伝送されてくる
ｍビットのフレーム同期信号および識別信号を受信する
側において、 受信したシリアル信号をパラレル信号に変換してラッチ
するラッチ部１と、 パラレル信号に変換するためのクロックを更にｎ分周す
る1/n分周器15と、 該1/n分周器15で得られたタイミングを基に、（2m−
１）ビットの検出幅で、該ラッチ部１でラッチされた信
号における順次１ビットずつ異なる位置のｍ種の信号か
ら、ｎ多重されているフレーム同期信号のいずれかを検
出すべく、ｍ個のフレーム同期信号検出部を有する並列
同期検出部２と、 該並列同期検出部２でフレーム同期信号を検出した後、
該1/n分周器15からのブロックに応じたタイミングで、
該識別信号を検出する識別情報検出部３と、 該並列同期検出部２で検出されたフレーム同期信号およ
び該識別情報検出部３で検出された識別信号に基づき、
所要のチャネルにおけるフレーム同期の先頭情報を有す
る制御信号を出力する制御部16と、 受信信号を対応するチャネルに分離するデータ分離部４
とをそなえ、 該1/n分周器15が、該制御部16からの上記制御信号を受
けるとリセットされ、リセット後の該1/n分周器15の出
力が該データ分離部４へ出力されることにより、上記リ
ッセト後の1/n分周器出力に基づいて、該データ分離部
４で、該受信信号が対応するチャネルに分離されるよう
に構成されたことを特徴とする、フレーム同期方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6014388A JPH0828691B2 (ja) | 1988-03-14 | 1988-03-14 | フレーム同期方式 |
| CA000592806A CA1304844C (en) | 1988-03-14 | 1989-03-06 | Method and apparatus for frame synchronization |
| US07/320,588 US4984238A (en) | 1988-03-14 | 1989-03-08 | Method and apparatus for frame synchronization |
| DE68926630T DE68926630T2 (de) | 1988-03-14 | 1989-03-14 | Verfahren und Vorrichtung zur Rahmensynchronisierung |
| EP89104474A EP0333122B1 (en) | 1988-03-14 | 1989-03-14 | Method and apparatus for frame synchronization |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6014388A JPH0828691B2 (ja) | 1988-03-14 | 1988-03-14 | フレーム同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233845A JPH01233845A (ja) | 1989-09-19 |
| JPH0828691B2 true JPH0828691B2 (ja) | 1996-03-21 |
Family
ID=13133628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6014388A Expired - Fee Related JPH0828691B2 (ja) | 1988-03-14 | 1988-03-14 | フレーム同期方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4984238A (ja) |
| EP (1) | EP0333122B1 (ja) |
| JP (1) | JPH0828691B2 (ja) |
| CA (1) | CA1304844C (ja) |
| DE (1) | DE68926630T2 (ja) |
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