JP2970717B2 - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】この発明はデジタル通信装置、特
に、高速デジタル通信装置の受信部においてフレ−ム同
期をとるフレ−ム同期回路に関するものである。
に、高速デジタル通信装置の受信部においてフレ−ム同
期をとるフレ−ム同期回路に関するものである。
【０００２】
【従来の技術】図９は例えば特開平１−１５７１３８号
公報に示された従来のフレ−ム同期回路を示す構成図で
ある。図において、１ａは直列デ−タＳ１をクロックパ
ルスＳ２に基づいて１／ｎの速度でｎビットの並列デ−
タＳ３に変換する直列並列変換手段であり、２はその並
列デ−タＳ３を取り込んでフレ−ム同期パタ−ンを検出
するパタ−ン検出手段である。３はこのパタ−ン検出手
段２で検出されたフレ−ム同期パタ−ンの位相ずれを制
御するためのフレ−ム同期判定手段であり、例えば、フ
レ−ムカウンタ、フレ−ム同期保護回路等を含んでい
る。４はこのフレ−ム同期判定手段３の出力するセレク
ト信号Ｓ４に従って前記並列デ−タＳ３の順序を制御
し、所定の順序の並列デ−タＳ５を出力する信号並べ替
え手段である。
公報に示された従来のフレ−ム同期回路を示す構成図で
ある。図において、１ａは直列デ−タＳ１をクロックパ
ルスＳ２に基づいて１／ｎの速度でｎビットの並列デ−
タＳ３に変換する直列並列変換手段であり、２はその並
列デ−タＳ３を取り込んでフレ−ム同期パタ−ンを検出
するパタ−ン検出手段である。３はこのパタ−ン検出手
段２で検出されたフレ−ム同期パタ−ンの位相ずれを制
御するためのフレ−ム同期判定手段であり、例えば、フ
レ−ムカウンタ、フレ−ム同期保護回路等を含んでい
る。４はこのフレ−ム同期判定手段３の出力するセレク
ト信号Ｓ４に従って前記並列デ−タＳ３の順序を制御
し、所定の順序の並列デ−タＳ５を出力する信号並べ替
え手段である。
【０００３】次に動作について説明する。直列並列変換
手段１ａは直列デ−タＳ１が入力されると、クロックパ
ルスＳ２に基ずいてこの直列デ−タＳ１を１／ｎの速度
のｎビットの並列デ−タＳ３に変換し、信号並べ替え手
段４に出力する。このｎビットの並列デ−タＳ３は、一
方でパタ−ン検出手段２にも取り込まれる。パタ−ン検
出手段２では周知のように１／ｎの速度で動作する複数
のフレーム同期パターン検出回路により構成されてお
り、取り込んだ並列デ−タＳ３よりフレ−ム同期パタ−
ンを検出して結果をフレ−ム同期判定手段３へ出力す
る。フレ−ム同期判定手段３はこのパタ−ン検出手段２
で検出されたフレ−ム同期パタ−ン検出位置とフレ−ム
カウンタのタイミングをとって、周知の前方および後方
保護を行う。
手段１ａは直列デ−タＳ１が入力されると、クロックパ
ルスＳ２に基ずいてこの直列デ−タＳ１を１／ｎの速度
のｎビットの並列デ−タＳ３に変換し、信号並べ替え手
段４に出力する。このｎビットの並列デ−タＳ３は、一
方でパタ−ン検出手段２にも取り込まれる。パタ−ン検
出手段２では周知のように１／ｎの速度で動作する複数
のフレーム同期パターン検出回路により構成されてお
り、取り込んだ並列デ−タＳ３よりフレ−ム同期パタ−
ンを検出して結果をフレ−ム同期判定手段３へ出力す
る。フレ−ム同期判定手段３はこのパタ−ン検出手段２
で検出されたフレ−ム同期パタ−ン検出位置とフレ−ム
カウンタのタイミングをとって、周知の前方および後方
保護を行う。
【０００４】ここで、同期復帰時に直列並列変換手段１
ａにて直列並列変換された並列デ−タＳ３は，所定の順
序で並列展開されていない場合がある。そのような場
合、フレ−ム同期判定手段３はその並列デ−タＳ３の順
序を制御するセレクト信号Ｓ４を生成して信号並べ替え
手段４に送出する。信号並べ替え手段４はこのセレクト
信号Ｓ４に基ずいて、直列並列変換手段１ａで展開され
た並列デ−タＳ３の順番を並べかえる。これによってフ
レ−ム同期がとられ、所定の展開順序の並列デ−タＳ５
が信号並べ替え手段４から出力される。
ａにて直列並列変換された並列デ−タＳ３は，所定の順
序で並列展開されていない場合がある。そのような場
合、フレ−ム同期判定手段３はその並列デ−タＳ３の順
序を制御するセレクト信号Ｓ４を生成して信号並べ替え
手段４に送出する。信号並べ替え手段４はこのセレクト
信号Ｓ４に基ずいて、直列並列変換手段１ａで展開され
た並列デ−タＳ３の順番を並べかえる。これによってフ
レ−ム同期がとられ、所定の展開順序の並列デ−タＳ５
が信号並べ替え手段４から出力される。
【０００５】また、図１０は例えば、特願平２−９３３
７１号公報に示された従来の他のフレ−ム同期回路を示
す構成図である。図において、１ｂは後述するシフトレ
ジスタ１０１、可変分周カウンタ１０２、ラッチ回路１
０３より構成される直列並列変換手段である。２はパタ
−ン検出手段、３はフレ−ム同期判定手段であり、図９
の同一符号を付したものと同等の部分である。また、１
０１は受信した直列デ−タＳ１をクロックパルスＳ２に
従って順次シフトしながら蓄積してゆくｎビットのシフ
トレジスタである。１０２はその分周比が前記フレ−ム
同期判定手段３からのシフト信号Ｓ６によって制御さ
れ、クロックパルスＳ２をその分周比によって分周して
分周クロックＳ７を生成する可変分周カウンタである。
１０３はこの可変分周カウンタ１０２の出力する分周ク
ロックＳ７に基づいて、前記シフトレジスタ１０１から
のｎビットの出力信号をラッチしてｎビットの並列デ−
タＳ５に展開するラッチ回路である。
７１号公報に示された従来の他のフレ−ム同期回路を示
す構成図である。図において、１ｂは後述するシフトレ
ジスタ１０１、可変分周カウンタ１０２、ラッチ回路１
０３より構成される直列並列変換手段である。２はパタ
−ン検出手段、３はフレ−ム同期判定手段であり、図９
の同一符号を付したものと同等の部分である。また、１
０１は受信した直列デ−タＳ１をクロックパルスＳ２に
従って順次シフトしながら蓄積してゆくｎビットのシフ
トレジスタである。１０２はその分周比が前記フレ−ム
同期判定手段３からのシフト信号Ｓ６によって制御さ
れ、クロックパルスＳ２をその分周比によって分周して
分周クロックＳ７を生成する可変分周カウンタである。
１０３はこの可変分周カウンタ１０２の出力する分周ク
ロックＳ７に基づいて、前記シフトレジスタ１０１から
のｎビットの出力信号をラッチしてｎビットの並列デ−
タＳ５に展開するラッチ回路である。
【０００６】また、図１１は上記可変分周カウンタ１０
２の構成を示す構成図である。図において、１０２１は
一般的なプリセット付きバイナリカウンタであり、１０
２２，１０２３はインバ−タである。バイナリカウンタ
１０２１の端子Ｄｎにはシフト信号Ｓ６が、端子ＣＬＫ
にはクロックパルスＳ２が入力され、端子Ｌには端子Ｃ
Ｏからの出力が、インバ−タ１０２３を介してロ−ド信
号Ｓ８として入力されている。また、端子Ｑｎには分周
クロックＳ７を出力するためのインバ−タ１０２２が接
続されている。
２の構成を示す構成図である。図において、１０２１は
一般的なプリセット付きバイナリカウンタであり、１０
２２，１０２３はインバ−タである。バイナリカウンタ
１０２１の端子Ｄｎにはシフト信号Ｓ６が、端子ＣＬＫ
にはクロックパルスＳ２が入力され、端子Ｌには端子Ｃ
Ｏからの出力が、インバ−タ１０２３を介してロ−ド信
号Ｓ８として入力されている。また、端子Ｑｎには分周
クロックＳ７を出力するためのインバ−タ１０２２が接
続されている。
【０００７】次に動作について説明する。今、可変分周
カウンタ１０２の分周比はｎに設定されているものとす
る。
カウンタ１０２の分周比はｎに設定されているものとす
る。
【０００８】受信された直列デ−タＳ１はクロックパル
スＳ２によってシフトされながらシフトレジスタ１０１
内に順次蓄積されてゆく。可変分周カウンタ１０２は前
述のように分周比が“ｎ”に設定されているため、クロ
ックパルスＳ２のｎ周期毎に分周クロックＳ７を発生し
ている。ラッチ回路１０３はこの可変分周カウンタ１０
２からの分周クロックＳ７に従って、その時のシフトレ
ジスタ１０１内のデ−タを一斉にラッチする。このラッ
チ回路１０３にラッチされたデ−タは並列に展開されて
並列デ−タＳ５として出力される。
スＳ２によってシフトされながらシフトレジスタ１０１
内に順次蓄積されてゆく。可変分周カウンタ１０２は前
述のように分周比が“ｎ”に設定されているため、クロ
ックパルスＳ２のｎ周期毎に分周クロックＳ７を発生し
ている。ラッチ回路１０３はこの可変分周カウンタ１０
２からの分周クロックＳ７に従って、その時のシフトレ
ジスタ１０１内のデ−タを一斉にラッチする。このラッ
チ回路１０３にラッチされたデ−タは並列に展開されて
並列デ−タＳ５として出力される。
【０００９】この並列デ−タＳ５はパタ−ン検出手段２
にも取り込まれ、フレ−ム同期パタ−ンの検出が行われ
る。このパタ−ン検出手段２による検出結果はフレ−ム
同期判定手段３に送られ、フレ−ム同期判定手段３で
は、このパタ−ン検出手段２のフレ−ム同期パタ−ン検
出位置と内蔵するフレ−ムカウンタのタイミングをとっ
て、周知の前方保護および後方保護を行う。
にも取り込まれ、フレ−ム同期パタ−ンの検出が行われ
る。このパタ−ン検出手段２による検出結果はフレ−ム
同期判定手段３に送られ、フレ−ム同期判定手段３で
は、このパタ−ン検出手段２のフレ−ム同期パタ−ン検
出位置と内蔵するフレ−ムカウンタのタイミングをとっ
て、周知の前方保護および後方保護を行う。
【００１０】ここで、フレ−ム同期復帰時に前記並列デ
−タＳ５が所定の順序で並列展開されていない場合、そ
れを検知したフレ−ム同期判定手段３は、可変分周カウ
ンタ１０２へのシフト信号Ｓ６によってその分周比を変
化させる。図１２はそのときの可変分周カウンタ１０２
による並列デ−タＳ５の並べかえを説明するタイミング
図である。ここでは、所定の並列展開順序とは２ビット
ずれている場合について示している。
−タＳ５が所定の順序で並列展開されていない場合、そ
れを検知したフレ−ム同期判定手段３は、可変分周カウ
ンタ１０２へのシフト信号Ｓ６によってその分周比を変
化させる。図１２はそのときの可変分周カウンタ１０２
による並列デ−タＳ５の並べかえを説明するタイミング
図である。ここでは、所定の並列展開順序とは２ビット
ずれている場合について示している。
【００１１】可変分周カウンタ１０２では、フレ−ム同
期判定手段３からのシフト信号Ｓ６が“０“から“１”
に変化すると、このシフト信号Ｓ６の値“１“が、ロ−
ド信号Ｓ８の発生時にバイナリカウンタ１０２１にプリ
セットされる。従って、可変分周カウンタ１０２の分周
比は“ｎ”から“ｎ−１”に変化し、１回のラッチにつ
き、シフトレジスタへの直列データの取込みのタイミン
グが１タイミング早くなる。これが２回行われ、つまり
並列デ−タＳ５の並列展開順序の並べかえが逐次行わ
れ、２サイクル後には並列デ−タＳ５は所定の並列展開
順序となる。並列デ−タＳ５が所定の並列展開順序にな
るとフレ−ム同期判定手段３はそのシフト信号Ｓ６を
“０“に戻し、可変分周カウンタ１０２の分周比を
“ｎ”とする。これによって並列デ−タＳ５は所定の並
列展開順序を維持し、フレ−ム同期が確保される。
期判定手段３からのシフト信号Ｓ６が“０“から“１”
に変化すると、このシフト信号Ｓ６の値“１“が、ロ−
ド信号Ｓ８の発生時にバイナリカウンタ１０２１にプリ
セットされる。従って、可変分周カウンタ１０２の分周
比は“ｎ”から“ｎ−１”に変化し、１回のラッチにつ
き、シフトレジスタへの直列データの取込みのタイミン
グが１タイミング早くなる。これが２回行われ、つまり
並列デ−タＳ５の並列展開順序の並べかえが逐次行わ
れ、２サイクル後には並列デ−タＳ５は所定の並列展開
順序となる。並列デ−タＳ５が所定の並列展開順序にな
るとフレ−ム同期判定手段３はそのシフト信号Ｓ６を
“０“に戻し、可変分周カウンタ１０２の分周比を
“ｎ”とする。これによって並列デ−タＳ５は所定の並
列展開順序を維持し、フレ−ム同期が確保される。
【００１２】ここで、シフト信号Ｓ６の制御に許容され
る遅延時間“ｔ”は、分周クロックＳ７の周期とほぼ等
しいものであるため、この制御を行う回路は分周クロッ
クＳ７で動作させることができ，低速の回路素子で構成
することが可能となる。
る遅延時間“ｔ”は、分周クロックＳ７の周期とほぼ等
しいものであるため、この制御を行う回路は分周クロッ
クＳ７で動作させることができ，低速の回路素子で構成
することが可能となる。
【００１３】また、図１３は例えば、特開昭６３−２４
４９４８号公報に示された従来の他のフレ−ム同期回路
を示す構成図である。図において、１１１、１１６ａ〜
１１６ｃは直列並列変換回路、１１２、１１７ａ〜１１
７ｃはチャネル入れ替え回路，１１３は１／３分周回
路、１１４は割り算器、１１５は同期制御回路、１１８
ａ，１１８ｂは距離検出器である。
４９４８号公報に示された従来の他のフレ−ム同期回路
を示す構成図である。図において、１１１、１１６ａ〜
１１６ｃは直列並列変換回路、１１２、１１７ａ〜１１
７ｃはチャネル入れ替え回路，１１３は１／３分周回
路、１１４は割り算器、１１５は同期制御回路、１１８
ａ，１１８ｂは距離検出器である。
【００１４】図１３に示したフレ−ム同期回路では、図
９に示した直列並列変換手段１ａと信号並べ替え手段４
とそれぞれ同様な動作を行う直列並列変換回路１１１、
１１６ａ〜１１６ｃ、チャネル入れ替え回路１１２、１
１７ａ〜１１７ｃを２段接続し、２段目の後にパタ−ン
検出手段２とフレ−ム同期判定手段３と同様な動作を行
う割り算器１１４、同期制御回路１１５、距離検出器１
１８ａ，１１８ｂを配置し、２段階に分けて並列信号Ｓ
１１〜Ｓ３３の順番を入れ替えることでフレ−ム同期を
確立している。
９に示した直列並列変換手段１ａと信号並べ替え手段４
とそれぞれ同様な動作を行う直列並列変換回路１１１、
１１６ａ〜１１６ｃ、チャネル入れ替え回路１１２、１
１７ａ〜１１７ｃを２段接続し、２段目の後にパタ−ン
検出手段２とフレ−ム同期判定手段３と同様な動作を行
う割り算器１１４、同期制御回路１１５、距離検出器１
１８ａ，１１８ｂを配置し、２段階に分けて並列信号Ｓ
１１〜Ｓ３３の順番を入れ替えることでフレ−ム同期を
確立している。
【００１５】
【発明が解決しようとする課題】従来のフレ−ム同期回
路は以上のように構成されているので、図９に示すもの
では、クロックパルスＳ２による高速動作が要求される
のは直列並列変換手段１ａのみであり、従って、それ以
外の回路では低速回路素子でよく、タイミング設計が容
易である。しかし、直列並列変換手段１ａによる並列展
開数が増加した場合、信号並べ替え手段４の制御が複雑
となって回路規模が増大するという課題があった。
路は以上のように構成されているので、図９に示すもの
では、クロックパルスＳ２による高速動作が要求される
のは直列並列変換手段１ａのみであり、従って、それ以
外の回路では低速回路素子でよく、タイミング設計が容
易である。しかし、直列並列変換手段１ａによる並列展
開数が増加した場合、信号並べ替え手段４の制御が複雑
となって回路規模が増大するという課題があった。
【００１６】また、図１０に示すものでは、クロックパ
ルスＳ２による高速動作が要求されるのは直列並列変換
手段１ｂを構成するシフトレジスタ１０１、可変分周カ
ウンタ１０２、ラッチ回路１０３のみであり、従って、
それ以外の回路では低速回路素子でよく、タイミング設
計が容易である。また、直列並列変換手段１ｂによる並
列展開数が増加した場合にも、取込みのタイミングを変
えるだけの簡単な制御でよいので、小規模な回路でよ
い。しかし、可変分周カウンタ１０２は固定分周カウン
タに比べて動作速度が遅いので、クロックパルスＳ２が
超高速となった場合、可変分周カウンタ１０２を使った
回路構成が困難になるという課題があった。
ルスＳ２による高速動作が要求されるのは直列並列変換
手段１ｂを構成するシフトレジスタ１０１、可変分周カ
ウンタ１０２、ラッチ回路１０３のみであり、従って、
それ以外の回路では低速回路素子でよく、タイミング設
計が容易である。また、直列並列変換手段１ｂによる並
列展開数が増加した場合にも、取込みのタイミングを変
えるだけの簡単な制御でよいので、小規模な回路でよ
い。しかし、可変分周カウンタ１０２は固定分周カウン
タに比べて動作速度が遅いので、クロックパルスＳ２が
超高速となった場合、可変分周カウンタ１０２を使った
回路構成が困難になるという課題があった。
【００１７】さらに、図１３に示すものでは、チャネル
入れ替え回路１１２、１１７ａ〜１１７ｃが複数個必要
となり、回路規模が増大するという課題があった。
入れ替え回路１１２、１１７ａ〜１１７ｃが複数個必要
となり、回路規模が増大するという課題があった。
【００１８】
【課題を解決するための手段】この発明に係るフレーム
同期回路は、直列データを蓄積する第１のシフトレジス
タと、この蓄積されたデータを第１の並列データに変え
る第１のラッチ回路と、基準クロックを分周して上記第
１のシフトレジスタ内の蓄積データを上記第１のラッチ
回路にラッチ指示する第１のカウンタとから構成される
第１の直並列変換手段と、この第１の直並列変換手段出
力の並列データを蓄積する第２のシフトレジスタと、こ
の蓄積された並列データをラッチして第２の並列データ
として出力する第２のラッチ回路と、クロックを分周し
て第２のシフトレジスタ内の蓄積データを第２のラッチ
回路にラッチ指示する第２のカウンタとから構成される
第２の直並列変換手段と、第２の並列データ相当のフレ
ーム同期パターンから同期のずれを検出するフレーム同
期判定手段と、フレーム同期判定手段出力の同期ずれ量
により第２の直並列変換手段の第２のカウンタに指示し
てラッチタイミングを変え、所定の同期パターンを得る
よう制御するシフト制御手段とを備えた。また請求項２
の発明は、更に、入力の並列データの出力順序を変更す
る信号並べ替え手段を備え、 シフト制御手段は、第２の
カウンタに対してラッチタイミング変更のためのシフト
信号と、上記信号並べ替え手段へのセレクト信号とに分
けて制御するようにした。
同期回路は、直列データを蓄積する第１のシフトレジス
タと、この蓄積されたデータを第１の並列データに変え
る第１のラッチ回路と、基準クロックを分周して上記第
１のシフトレジスタ内の蓄積データを上記第１のラッチ
回路にラッチ指示する第１のカウンタとから構成される
第１の直並列変換手段と、この第１の直並列変換手段出
力の並列データを蓄積する第２のシフトレジスタと、こ
の蓄積された並列データをラッチして第２の並列データ
として出力する第２のラッチ回路と、クロックを分周し
て第２のシフトレジスタ内の蓄積データを第２のラッチ
回路にラッチ指示する第２のカウンタとから構成される
第２の直並列変換手段と、第２の並列データ相当のフレ
ーム同期パターンから同期のずれを検出するフレーム同
期判定手段と、フレーム同期判定手段出力の同期ずれ量
により第２の直並列変換手段の第２のカウンタに指示し
てラッチタイミングを変え、所定の同期パターンを得る
よう制御するシフト制御手段とを備えた。また請求項２
の発明は、更に、入力の並列データの出力順序を変更す
る信号並べ替え手段を備え、 シフト制御手段は、第２の
カウンタに対してラッチタイミング変更のためのシフト
信号と、上記信号並べ替え手段へのセレクト信号とに分
けて制御するようにした。
【００１９】
【作用】この発明のフレ−ム同期回路においては、入力
の直列デ−タは第１の直並列変換手段により後段の素子
が動作可能な速度の並列デ−タとなり、後段の第２の直
並列変換手段を経て所望の並列デ−タの組に展開出力さ
れる。同期ずれが生じた時は、検出されたフレ−ム同期
ずれ量より、第２のカウンタの分周比と他の制御信号と
が制御され、必要に応じてラッチのタイミングが変化す
る。また請求項２の発明では、同期ずれが生じた時、必
要に応じてカウンタの分周比が変わりタイミングが変化
し、また場合によって他の同期ずれ制御手段による出力
タイミングが変化する。
の直列デ−タは第１の直並列変換手段により後段の素子
が動作可能な速度の並列デ−タとなり、後段の第２の直
並列変換手段を経て所望の並列デ−タの組に展開出力さ
れる。同期ずれが生じた時は、検出されたフレ−ム同期
ずれ量より、第２のカウンタの分周比と他の制御信号と
が制御され、必要に応じてラッチのタイミングが変化す
る。また請求項２の発明では、同期ずれが生じた時、必
要に応じてカウンタの分周比が変わりタイミングが変化
し、また場合によって他の同期ずれ制御手段による出力
タイミングが変化する。
【００２０】
【実施例】実施例１．以下、この発明の実施例を図を用
いて説明する。図１は、本発明によるフレ−ム同期回路
の実施例１を示す構成図である。図において、２はパタ
−ン検出手段、３はフレ−ム同期判定手段で従来と同様
の構成である。新規な部分は以下に述べる構成であり、
１ａは直列並列変換手段、１ｂは他の直列並列変換手段
であり、４は信号並べ替え手段、５はシフト制御手段で
ある。直列並列変換手段１ｂは１０１のシフトレジス
タ、１０２の可変分周カウンタ、１０３のラッチ回路で
構成され、直列並列変換手段１ａはシフトレジスタ１０
４、固定分周カウンタ１０５、ラッチ回路１０６から構
成される。また、シフト制御手段５はパタ−ン検出手段
２で検出されたフレ−ム同期パタ−ン検出結果Ｓ１０か
ら、シフト信号Ｓ１１，セレクト信号Ｓ１２を生成し
て、可変分周カウンタ１０２、信号並べ替え手段４をそ
れぞれ制御する。直列並列変換手段１ａの動作は従来と
同様だが、段数を少なくし、後で詳述するように、例え
ば２ビット分だけを変換し伝送する。
いて説明する。図１は、本発明によるフレ−ム同期回路
の実施例１を示す構成図である。図において、２はパタ
−ン検出手段、３はフレ−ム同期判定手段で従来と同様
の構成である。新規な部分は以下に述べる構成であり、
１ａは直列並列変換手段、１ｂは他の直列並列変換手段
であり、４は信号並べ替え手段、５はシフト制御手段で
ある。直列並列変換手段１ｂは１０１のシフトレジス
タ、１０２の可変分周カウンタ、１０３のラッチ回路で
構成され、直列並列変換手段１ａはシフトレジスタ１０
４、固定分周カウンタ１０５、ラッチ回路１０６から構
成される。また、シフト制御手段５はパタ−ン検出手段
２で検出されたフレ−ム同期パタ−ン検出結果Ｓ１０か
ら、シフト信号Ｓ１１，セレクト信号Ｓ１２を生成し
て、可変分周カウンタ１０２、信号並べ替え手段４をそ
れぞれ制御する。直列並列変換手段１ａの動作は従来と
同様だが、段数を少なくし、後で詳述するように、例え
ば２ビット分だけを変換し伝送する。
【００２１】また、図２は上記シフト制御手段５を示す
構成図である。図において、５１はフレ−ム同期パタ−
ン検出結果Ｓ１０を２進化してエンコ−ド信号Ｓ１２を
出力するエンコ−ダ回路、５２はエンコ−ド信号Ｓ１２
からシフト信号Ｓ６を生成するカウンタ回路、５３はエ
ンコ−ド信号Ｓ１２からセレクト信号Ｓ４を生成するラ
ッチ回路である。
構成図である。図において、５１はフレ−ム同期パタ−
ン検出結果Ｓ１０を２進化してエンコ−ド信号Ｓ１２を
出力するエンコ−ダ回路、５２はエンコ−ド信号Ｓ１２
からシフト信号Ｓ６を生成するカウンタ回路、５３はエ
ンコ−ド信号Ｓ１２からセレクト信号Ｓ４を生成するラ
ッチ回路である。
【００２２】次に動作について説明する。今、直列並列
変換手段１ａでは直列デ−タＳ１の１：２直列並列変換
を行っており、固定分周カウンタ１０５の分周比は
“２”、直列並列変換手段１ｂでは並列デ−タＳ３の
２：８直列並列変換を行っており、可変分周カウンタ１
０２の分周比は４に設定されているものとする。
変換手段１ａでは直列デ−タＳ１の１：２直列並列変換
を行っており、固定分周カウンタ１０５の分周比は
“２”、直列並列変換手段１ｂでは並列デ−タＳ３の
２：８直列並列変換を行っており、可変分周カウンタ１
０２の分周比は４に設定されているものとする。
【００２３】まず、直列並列変換手段１ａでは、受信さ
れた直列デ−タＳ１がクロックパルスＳ２によってシフ
トされながらシフトレジスタ１０４内に順次蓄積されて
ゆく。固定分周カウンタ１０５は前述のように分周比が
“２”であるから、クロックパルスＳ２の２周期毎に分
周クロックＳ９を発生している。ラッチ回路１０６はこ
の固定分周カウンタ１０５からの分周クロックＳ９に従
って、その時のシフトレジスタ１０４内のデ−タを一斉
にラッチする。このラッチ回路１０６にラッチされ、２
並列に展開された並列デ−タＳ３は分周クロックＳ９と
ともに直列並列変換手段１ｂへ出力される。
れた直列デ−タＳ１がクロックパルスＳ２によってシフ
トされながらシフトレジスタ１０４内に順次蓄積されて
ゆく。固定分周カウンタ１０５は前述のように分周比が
“２”であるから、クロックパルスＳ２の２周期毎に分
周クロックＳ９を発生している。ラッチ回路１０６はこ
の固定分周カウンタ１０５からの分周クロックＳ９に従
って、その時のシフトレジスタ１０４内のデ−タを一斉
にラッチする。このラッチ回路１０６にラッチされ、２
並列に展開された並列デ−タＳ３は分周クロックＳ９と
ともに直列並列変換手段１ｂへ出力される。
【００２４】次に、直列並列変換手段１ｂでは、直列並
列変換手段１ａからの並列デ−タＳ３が分周クロックＳ
９によってそれぞれシフトされながらシフトレジスタ１
０１内に順次蓄積されてゆく。可変分周カウンタ１０２
は前述のように分周比が“４”に設定されているため、
分周クロックＳ９の４周期毎に分周クロックＳ７を発生
している。ラッチ回路１０３はこの可変分周カウンタ１
０２からの分周クロックＳ７に従って、その時のシフト
レジスタ１０１内のデ−タを一斉にラッチする。このラ
ッチ回路１０３にラッチされ、８並列に展開された並列
デ−タＳ１１は信号並べ換え手段４へ出力される。
列変換手段１ａからの並列デ−タＳ３が分周クロックＳ
９によってそれぞれシフトされながらシフトレジスタ１
０１内に順次蓄積されてゆく。可変分周カウンタ１０２
は前述のように分周比が“４”に設定されているため、
分周クロックＳ９の４周期毎に分周クロックＳ７を発生
している。ラッチ回路１０３はこの可変分周カウンタ１
０２からの分周クロックＳ７に従って、その時のシフト
レジスタ１０１内のデ−タを一斉にラッチする。このラ
ッチ回路１０３にラッチされ、８並列に展開された並列
デ−タＳ１１は信号並べ換え手段４へ出力される。
【００２５】この並列デ−タＳ１１はパタ−ン検出手段
２にも取り込まれ、フレ−ム同期パタ−ンの検出が行わ
れる。このパタ−ン検出手段２によるフレ−ム同期パタ
−ン検出結果Ｓ１０はフレ−ム同期判定手段３、シフト
制御手段５に送られ、フレ−ム同期判定手段３では、こ
のパタ−ン検出手段２のフレ−ム同期パタ−ン検出位置
と内蔵するフレ−ムカウンタのタイミングをとって、周
知の前方保護および後方保護を行う。
２にも取り込まれ、フレ−ム同期パタ−ンの検出が行わ
れる。このパタ−ン検出手段２によるフレ−ム同期パタ
−ン検出結果Ｓ１０はフレ−ム同期判定手段３、シフト
制御手段５に送られ、フレ−ム同期判定手段３では、こ
のパタ−ン検出手段２のフレ−ム同期パタ−ン検出位置
と内蔵するフレ−ムカウンタのタイミングをとって、周
知の前方保護および後方保護を行う。
【００２６】ここで、フレ−ム同期復帰時に前記並列デ
−タＳ１１が所定の順序で並列展開されていない場合、
それを検知したシフト制御手段５は、所定の順序に対す
る並列展開位相ずれ量に対応した可変分周カウンタ１０
２へのシフト信号Ｓ６および信号並べ替え手段４へのセ
レクト信号Ｓ４を生成する。図３はシフト制御手段によ
る並列展開位相ずれ量に対する制御の説明図である。
−タＳ１１が所定の順序で並列展開されていない場合、
それを検知したシフト制御手段５は、所定の順序に対す
る並列展開位相ずれ量に対応した可変分周カウンタ１０
２へのシフト信号Ｓ６および信号並べ替え手段４へのセ
レクト信号Ｓ４を生成する。図３はシフト制御手段によ
る並列展開位相ずれ量に対する制御の説明図である。
【００２７】エンコ−ダ回路５１はフレ−ム同期パタ−
ン検出結果Ｓ１０を２進化し、エンコ−ド信号Ｓ１２を
出力する。このエンコ−ド信号Ｓ１２は図３に示すよう
に並列展開位相ずれ量“０”、“１”、“２“，．．．
“７“に対してそれぞれ“０００”、“００１”，“０
１０”，．．．“１１１”となる。カウンタ回路５２は
このエンコ−ド信号Ｓ１２の上位２ビットを取り込み、
並列展開位相ずれ量“０”、“１”、“２“，．．．
“７“に対してそれぞれ分周クロックＳ７の“０”、
“０”、“１“、．．．“３”ビット分のシフト信号Ｓ
６を生成して可変分周カウンタ１０２へ出力する。ま
た、ラッチ回路５３はエンコ−ド信号Ｓ１２の残りの下
位１ビットを保持してセレクト信号Ｓ４を生成して信号
並べ替え手段４へ出力する。図４はこのときの可変分周
カウンタ１０２および信号並べ替え手段４による並列デ
−タＳ５の並べ替えを説明するタイミング図である。こ
こでは、所定の並列展開順序とは５ビットずれている場
合について示しており、シフト信号Ｓ６は“２“ビット
分，セレクト信号Ｓ４は“１”が生成されている。
ン検出結果Ｓ１０を２進化し、エンコ−ド信号Ｓ１２を
出力する。このエンコ−ド信号Ｓ１２は図３に示すよう
に並列展開位相ずれ量“０”、“１”、“２“，．．．
“７“に対してそれぞれ“０００”、“００１”，“０
１０”，．．．“１１１”となる。カウンタ回路５２は
このエンコ−ド信号Ｓ１２の上位２ビットを取り込み、
並列展開位相ずれ量“０”、“１”、“２“，．．．
“７“に対してそれぞれ分周クロックＳ７の“０”、
“０”、“１“、．．．“３”ビット分のシフト信号Ｓ
６を生成して可変分周カウンタ１０２へ出力する。ま
た、ラッチ回路５３はエンコ−ド信号Ｓ１２の残りの下
位１ビットを保持してセレクト信号Ｓ４を生成して信号
並べ替え手段４へ出力する。図４はこのときの可変分周
カウンタ１０２および信号並べ替え手段４による並列デ
−タＳ５の並べ替えを説明するタイミング図である。こ
こでは、所定の並列展開順序とは５ビットずれている場
合について示しており、シフト信号Ｓ６は“２“ビット
分，セレクト信号Ｓ４は“１”が生成されている。
【００２８】また、フレ−ム同期パタ−ン検出結果Ｓ１
０に並列展開位相ずれ量“０”、”２”が同時に検出さ
れた場合には、例えば、並列展開位相ずれ量の小さい方
を優先してエンコ−ド信号Ｓ１２を”０００”とするよ
うに、エンコ−ダ回路５１をプライオリティ付きエンコ
−ダ回路とすればよい。可変分周カウンタ１０２では、
シフト制御手段５からのシフト信号Ｓ６が“０“から
“１”に変化すると、可変分周カウンタ１０２の分周比
は“４”から“５”に変化し、並列デ−タＳ１１の並列
展開順序の並べかえが逐次行われ、分周クロックＳ７の
２周期後には並列デ−タＳ１１は所定の並列展開順序と
は１ビットずれている状態になり、シフト制御手段５は
シフト信号Ｓ６を“０“に戻し、可変分周カウンタ１０
２の分周比を“４”とする。これによって並列デ−タＳ
１１は所定の並列展開順序とは１ビットずれている状態
を維持する。
０に並列展開位相ずれ量“０”、”２”が同時に検出さ
れた場合には、例えば、並列展開位相ずれ量の小さい方
を優先してエンコ−ド信号Ｓ１２を”０００”とするよ
うに、エンコ−ダ回路５１をプライオリティ付きエンコ
−ダ回路とすればよい。可変分周カウンタ１０２では、
シフト制御手段５からのシフト信号Ｓ６が“０“から
“１”に変化すると、可変分周カウンタ１０２の分周比
は“４”から“５”に変化し、並列デ−タＳ１１の並列
展開順序の並べかえが逐次行われ、分周クロックＳ７の
２周期後には並列デ−タＳ１１は所定の並列展開順序と
は１ビットずれている状態になり、シフト制御手段５は
シフト信号Ｓ６を“０“に戻し、可変分周カウンタ１０
２の分周比を“４”とする。これによって並列デ−タＳ
１１は所定の並列展開順序とは１ビットずれている状態
を維持する。
【００２９】ここで、シフト信号Ｓ６の制御に許容され
る遅延時間“ｔ”は、分周クロックＳ７の周期とほぼ等
しいものであるため、この制御を行う回路は分周クロッ
クＳ７で動作させることができ，低速の回路素子で構成
することが可能となる。シフト制御手段では、エンコ−
ダ回路の出力エンコ−ド信号を分割した値をそれぞれカ
ウンタ回路、ラッチ回路に取り込むように構成したの
で、直列並列変換手段が多段接続され、並列展開数が増
加しても、各々の並列展開位相ずれ量を容易に判定する
ことができ、複雑な制御が不要となる。
る遅延時間“ｔ”は、分周クロックＳ７の周期とほぼ等
しいものであるため、この制御を行う回路は分周クロッ
クＳ７で動作させることができ，低速の回路素子で構成
することが可能となる。シフト制御手段では、エンコ−
ダ回路の出力エンコ−ド信号を分割した値をそれぞれカ
ウンタ回路、ラッチ回路に取り込むように構成したの
で、直列並列変換手段が多段接続され、並列展開数が増
加しても、各々の並列展開位相ずれ量を容易に判定する
ことができ、複雑な制御が不要となる。
【００３０】また、信号並べ替え手段４では、シフト制
御手段５からのセレクト信号Ｓ４が“０”から“１”に
変化すると、並列デ−タＳ１１の並列展開順序の並べ替
えが１ビット行われる。これによって、フレ−ム同期が
とられ、所定の並列展開順序の並列デ−タＳ５が信号並
べ替え手段４から出力される。ここで、信号並べ替え手
段４では、直列並列変換手段１ａによる並列デ−タＳ１
１の並列展開位相ずれのみを補正すれば良いため、並列
デ−タＳ１１の並列展開数を増加させても、回路規模の
増加を抑制することが可能となる。
御手段５からのセレクト信号Ｓ４が“０”から“１”に
変化すると、並列デ−タＳ１１の並列展開順序の並べ替
えが１ビット行われる。これによって、フレ−ム同期が
とられ、所定の並列展開順序の並列デ−タＳ５が信号並
べ替え手段４から出力される。ここで、信号並べ替え手
段４では、直列並列変換手段１ａによる並列デ−タＳ１
１の並列展開位相ずれのみを補正すれば良いため、並列
デ−タＳ１１の並列展開数を増加させても、回路規模の
増加を抑制することが可能となる。
【００３１】なお、上記実施例では、説明の都合上、直
列並列変換手段１ａでは直列デ−タＳ１の１：２直列並
列変換を行ない、直列並列変換手段１ｂでは並列デ−タ
Ｓ３の２：８直列並列変換を行なっている場合について
説明したが、１：ｎ直列並列変換，ｎ：ｍ直列並列変換
（ｎ，ｍは整数）としてもよい。
列並列変換手段１ａでは直列デ−タＳ１の１：２直列並
列変換を行ない、直列並列変換手段１ｂでは並列デ−タ
Ｓ３の２：８直列並列変換を行なっている場合について
説明したが、１：ｎ直列並列変換，ｎ：ｍ直列並列変換
（ｎ，ｍは整数）としてもよい。
【００３２】また、直列並列変換手段１ａ、直列並列変
換手段１ｂによる２段構成の場合について説明したが、
直列並列変換手段１ｂをさらに多段接続して３段構成以
上としてもよく、さらに、これらの各々の可変分周カウ
ンタの分周比が異なる値に設定されていてもよい。この
際、シフト制御手段５はカウンタ回路５２を複数個並列
に配置した構成となる。また、可変分周カウンタの分周
比を“１”だけ増加させて並列デ−タの展開順序を並べ
かえる場合について説明したが、“２”あるいは“３”
等、他の値としても、さらには、分周比を減少させるよ
うにしてもよく、いずれの場合にも上記実施例と同様の
効果を奏する。
換手段１ｂによる２段構成の場合について説明したが、
直列並列変換手段１ｂをさらに多段接続して３段構成以
上としてもよく、さらに、これらの各々の可変分周カウ
ンタの分周比が異なる値に設定されていてもよい。この
際、シフト制御手段５はカウンタ回路５２を複数個並列
に配置した構成となる。また、可変分周カウンタの分周
比を“１”だけ増加させて並列デ−タの展開順序を並べ
かえる場合について説明したが、“２”あるいは“３”
等、他の値としても、さらには、分周比を減少させるよ
うにしてもよく、いずれの場合にも上記実施例と同様の
効果を奏する。
【００３３】実施例２．図５は、信号並べ替え手段４を
直列並列変換手段１ａと直列並列変換手段１ｂの間に配
置した場合を示す構成図である。また、図６は図５の実
施例におけるシフト制御手段５を示す構成図である。図
６において、５４はセレクト信号Ｓ４とエンコ−ド信号
Ｓ１２の演算を行い、演算結果Ｓ１３をカウンタ回路５
２およびラッチ回路５３へ出力する演算回路である。
直列並列変換手段１ａと直列並列変換手段１ｂの間に配
置した場合を示す構成図である。また、図６は図５の実
施例におけるシフト制御手段５を示す構成図である。図
６において、５４はセレクト信号Ｓ４とエンコ−ド信号
Ｓ１２の演算を行い、演算結果Ｓ１３をカウンタ回路５
２およびラッチ回路５３へ出力する演算回路である。
【００３４】今、実施例１と同様に、直列並列変換手段
１ａでは直列デ−タＳ１の１：２直列並列変換を行って
おり、固定分周カウンタ１０５の分周比は“２”、直列
並列変換手段１ｂでは並列デ−タＳ３の２：８直列並列
変換を行っており、可変分周カウンタ１０２の分周比は
４に設定されているものとする。図７はこのときのシフ
ト制御手段による並列展開位相ずれ量に対する制御の説
明図である。
１ａでは直列デ−タＳ１の１：２直列並列変換を行って
おり、固定分周カウンタ１０５の分周比は“２”、直列
並列変換手段１ｂでは並列デ−タＳ３の２：８直列並列
変換を行っており、可変分周カウンタ１０２の分周比は
４に設定されているものとする。図７はこのときのシフ
ト制御手段による並列展開位相ずれ量に対する制御の説
明図である。
【００３５】次に動作を説明する。演算回路５４は同期
復帰前に保持していたセレクト信号Ｓ４とエンコ−ド信
号Ｓ１２を加算して並列展開位相ずれ量に対応した演算
結果Ｓ１３を算出する。カウンタ回路５２はこの演算結
果Ｓ１３の上位３ビットを取り込み、各々の並列展開位
相ずれ量に対するシフト信号Ｓ６を生成して可変分周カ
ウンタ１０２へ出力する。また、ラッチ回路５３は演算
結果Ｓ１３の残りの下位１ビットを保持して同期復帰後
のセレクト信号Ｓ４生成し、信号並べ替え手段４へ出力
する。図８は、このときの可変分周カウンタ１０２およ
び信号並べ替え手段４による並列デ−タＳ５の並べ替え
を説明するタイミング図である。ここでは、同期復帰前
のセレクト信号Ｓ４が“１”であり、また、所定の並列
展開順序とは５ビットずれている場合について示してお
り、シフト信号Ｓ６が分周クロックＳ７の“３“ビット
分生成され，同期復帰後のセレクト信号Ｓ４が“０”と
なることで、所定の並列展開順序の並列デ−タＳ５が出
力される。
復帰前に保持していたセレクト信号Ｓ４とエンコ−ド信
号Ｓ１２を加算して並列展開位相ずれ量に対応した演算
結果Ｓ１３を算出する。カウンタ回路５２はこの演算結
果Ｓ１３の上位３ビットを取り込み、各々の並列展開位
相ずれ量に対するシフト信号Ｓ６を生成して可変分周カ
ウンタ１０２へ出力する。また、ラッチ回路５３は演算
結果Ｓ１３の残りの下位１ビットを保持して同期復帰後
のセレクト信号Ｓ４生成し、信号並べ替え手段４へ出力
する。図８は、このときの可変分周カウンタ１０２およ
び信号並べ替え手段４による並列デ−タＳ５の並べ替え
を説明するタイミング図である。ここでは、同期復帰前
のセレクト信号Ｓ４が“１”であり、また、所定の並列
展開順序とは５ビットずれている場合について示してお
り、シフト信号Ｓ６が分周クロックＳ７の“３“ビット
分生成され，同期復帰後のセレクト信号Ｓ４が“０”と
なることで、所定の並列展開順序の並列デ−タＳ５が出
力される。
【００３６】本実施例によれば、信号並べ替え手段４を
構成する回路素子は分周クロックＳ９で動作する必要が
あるものの、直列並列変換手段１ａによる並列展開位相
ずれを並列デ−タＳ３にて補正すれば良いため、実施例
１に比べて、さらに信号並べ替え手段４の回路規模を小
さくできる。シフト制御手段にエンコ−ダ回路からのエ
ンコ−ド信号とラッチ回路からの同期復帰前のセレクト
信号の演算を行う演算回路を設けることによって、多段
接続された直列並列変換手段の間に信号並べ替え手段を
配置する構成としても、各々の並列展開位相ずれ量を容
易に判定することができ、複雑な制御が不要となる。
構成する回路素子は分周クロックＳ９で動作する必要が
あるものの、直列並列変換手段１ａによる並列展開位相
ずれを並列デ−タＳ３にて補正すれば良いため、実施例
１に比べて、さらに信号並べ替え手段４の回路規模を小
さくできる。シフト制御手段にエンコ−ダ回路からのエ
ンコ−ド信号とラッチ回路からの同期復帰前のセレクト
信号の演算を行う演算回路を設けることによって、多段
接続された直列並列変換手段の間に信号並べ替え手段を
配置する構成としても、各々の並列展開位相ずれ量を容
易に判定することができ、複雑な制御が不要となる。
【００３７】なお、上記実施例では、直列並列変換手段
１ａでは直列デ−タＳ１の１：２直列並列変換を行な
い、直列並列変換手段１ｂでは並列デ−タＳ３の２：８
直列並列変換を行なっている場合について説明したが、
１：ｎ直列並列変換，ｎ：ｍ直列並列変換（ｎ，ｍは整
数）としてもよい。
１ａでは直列デ−タＳ１の１：２直列並列変換を行な
い、直列並列変換手段１ｂでは並列デ−タＳ３の２：８
直列並列変換を行なっている場合について説明したが、
１：ｎ直列並列変換，ｎ：ｍ直列並列変換（ｎ，ｍは整
数）としてもよい。
【００３８】また、直列並列変換手段１ａ、直列並列変
換手段１ｂによる２段構成の場合について説明したが、
直列並列変換手段１ｂをさらに多段接続して３段構成以
上としもよく、直列並列変換手段１ａと多段接続された
直列並列変換手段１ｂのいずれの間に信号並べ替え手段
４を配置してもよい。この際、シフト制御手段５はカウ
ンタ回路５２を複数個並列に配置した構成となる。さら
に、可変分周カウンタの分周比を“１”だけ増加させて
並列デ−タの展開順序を並べかえる場合について説明し
たが、“２”あるいは“３”等、他の値としてもよい。
さらには、分周比を減少させるようにして、演算回路５
４では減算を行うようにしてもよく、いずれの場合にも
上記実施例と同様の効果を奏する。
換手段１ｂによる２段構成の場合について説明したが、
直列並列変換手段１ｂをさらに多段接続して３段構成以
上としもよく、直列並列変換手段１ａと多段接続された
直列並列変換手段１ｂのいずれの間に信号並べ替え手段
４を配置してもよい。この際、シフト制御手段５はカウ
ンタ回路５２を複数個並列に配置した構成となる。さら
に、可変分周カウンタの分周比を“１”だけ増加させて
並列デ−タの展開順序を並べかえる場合について説明し
たが、“２”あるいは“３”等、他の値としてもよい。
さらには、分周比を減少させるようにして、演算回路５
４では減算を行うようにしてもよく、いずれの場合にも
上記実施例と同様の効果を奏する。
【００３９】実施例３．上記実施例では信号並べ替え手
段を用いた例を示したが、場合によってはこれを省き、
最初の直列並列変換手段１ａのカウンタ１０５を制御す
るようにしてもよい。即ち、図５において、シフト制御
手段５からのセレクト信号Ｓ４を固定分周カウンタ１０
５に供給する。また、直列並列変換手段１ａの出力（ラ
ッチ回路１０６の出力）Ｓ３を２本共Ｓ１１として直列
並列変換手段１ｂの入力（シフトレジスタ１０１の入
力）に供給する。この動作は実施例２と同様である。同
期ずれが生じ、シフト制御手段５のセレクト信号Ｓ４が
例えば“１”となったとすると、直列並列変換手段１ａ
のラッチのタイミングが１ビットずれ、正常なラッチに
戻る。
段を用いた例を示したが、場合によってはこれを省き、
最初の直列並列変換手段１ａのカウンタ１０５を制御す
るようにしてもよい。即ち、図５において、シフト制御
手段５からのセレクト信号Ｓ４を固定分周カウンタ１０
５に供給する。また、直列並列変換手段１ａの出力（ラ
ッチ回路１０６の出力）Ｓ３を２本共Ｓ１１として直列
並列変換手段１ｂの入力（シフトレジスタ１０１の入
力）に供給する。この動作は実施例２と同様である。同
期ずれが生じ、シフト制御手段５のセレクト信号Ｓ４が
例えば“１”となったとすると、直列並列変換手段１ａ
のラッチのタイミングが１ビットずれ、正常なラッチに
戻る。
【００４０】
【発明の効果】以上のようにこの発明によれば、第１の
直並列変換手段と、第２の直並列変換手段と、フレ−ム
同期判定手段と、この同期ずれからカウンタの分周比を
制御するシフト制御手段を設けたので、回路規模の増大
を抑え、高速動作の必要な回路を最小限としながら、し
かも超高速動作が可能になるという効果がある。請求項
２の発明では、同期ずれ量の検出からカウンタの分周比
シフト信号と、他の同期ずれ制御手段への制御信号とが
分けて出力されるシフト制御手段を設けたので、１フレ
−ムの入力デ−タ数が多くなったり、最終所望の並列出
力数が多くなった場合でも、容易に短時間に同期ずれを
補正できる効果がある。
直並列変換手段と、第２の直並列変換手段と、フレ−ム
同期判定手段と、この同期ずれからカウンタの分周比を
制御するシフト制御手段を設けたので、回路規模の増大
を抑え、高速動作の必要な回路を最小限としながら、し
かも超高速動作が可能になるという効果がある。請求項
２の発明では、同期ずれ量の検出からカウンタの分周比
シフト信号と、他の同期ずれ制御手段への制御信号とが
分けて出力されるシフト制御手段を設けたので、１フレ
−ムの入力デ−タ数が多くなったり、最終所望の並列出
力数が多くなった場合でも、容易に短時間に同期ずれを
補正できる効果がある。
【図１】この発明の実施例１を示す構成図である。
【図２】この発明の実施例１におけるシフト制御手段を
示す構成図である。
示す構成図である。
【図３】この発明の実施例１におけるシフト制御手段の
動作説明図である。
動作説明図である。
【図４】この発明の実施例１における並列デ−タの並べ
かえを説明するタイミング図である。
かえを説明するタイミング図である。
【図５】この発明の実施例２を示す構成図である。
【図６】この発明の実施例２におけるシフト制御手段を
示す構成図である。
示す構成図である。
【図７】この発明の実施例２におけるシフト制御手段の
動作説明図である。
動作説明図である。
【図８】この発明の実施例２における並列デ−タの並べ
かえを説明するタイミング図である。
かえを説明するタイミング図である。
【図９】従来のフレ−ム同期回路を示す構成図である。
【図１０】従来の他のフレ−ム同期回路を示す構成図で
ある。
ある。
【図１１】従来の他のフレ−ム同期回路における可変分
周カウンタを示す構成図である。
周カウンタを示す構成図である。
【図１２】従来の他のフレ−ム同期回路における並列デ
−タの並べかえを説明するタイミング図である。
−タの並べかえを説明するタイミング図である。
【図１３】従来の他のフレーム同期回路を示す構成図で
ある。
ある。
１ａ，１ｂ 直列並列変換手段 ２ パタ−ン検出手段 ３ フレ−ム同期判定手段 ４ 信号並べ替え手段 ５ シフト制御手段 ５１ エンコ−ダ回路 ５２ カウンタ回路 ５３ ラッチ回路 ５４ 演算回路 １０１、１０４ シフトレジスタ １０２ 可変分周カウンタ １０３、１０６ ラッチ回路 １０５ 固定分周カウンタ
Claims (2)
- 【請求項１】 直列データを蓄積する第１のシフトレジ
スタと、この蓄積されたデータを第１の並列データに変
える第１のラッチ回路と、基準クロックを分周して上記
第１のシフトレジスタ内の蓄積データを上記第１のラッ
チ回路にラッチ指示する第１のカウンタとから構成され
る第１の直並列変換手段と、 上記第１の直並列変換手段出力の並列データを蓄積する
第２のシフトレジスタと、この蓄積された並列データを
ラッチして第２の並列データとして出力する第２のラッ
チ回路と、クロックを分周して上記第２のシフトレジス
タ内の蓄積データを上記第２のラッチ回路にラッチ指示
する第２のカウンタとから構成される第２の直並列変換
手段と、上記第２の並列データ相当の フレーム同期パターンから
同期のずれを検出するフレーム同期判定手段と、 上記フレーム同期判定手段出力の同期ずれ量により上記
第２の直並列変換手段の第２のカウンタに指示してラッ
チタイミングを変え、所定の同期パターンを得るよう制
御するシフト制御手段とを備えたフレーム同期回路。 - 【請求項２】 入力の並列データの出力順序を変更する
信号並べ替え手段を備え、 シフト制御手段は、第２のカウンタに対してラッチタイ
ミング変更のためのシフト信号と、上記信号並べ替え手
段へのセレクト信号とに分けて制御するようにしたこと
を特徴とする請求項１記載のフレーム同期回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060062A JP2970717B2 (ja) | 1992-03-17 | 1992-03-17 | フレ−ム同期回路 |
| US07/957,591 US5327434A (en) | 1992-03-17 | 1992-10-06 | Frame alignment circuit |
| EP92117764A EP0561039B1 (en) | 1992-03-17 | 1992-10-16 | A frame alignment circuit |
| DE69232778T DE69232778T2 (de) | 1992-03-17 | 1992-10-16 | Rahmensynchronisierungsanordnung |
| US08/222,522 US5490147A (en) | 1992-03-17 | 1994-04-04 | Frame alignment circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060062A JP2970717B2 (ja) | 1992-03-17 | 1992-03-17 | フレ−ム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268208A JPH05268208A (ja) | 1993-10-15 |
| JP2970717B2 true JP2970717B2 (ja) | 1999-11-02 |
Family
ID=13131227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4060062A Expired - Fee Related JP2970717B2 (ja) | 1992-03-17 | 1992-03-17 | フレ−ム同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5327434A (ja) |
| EP (1) | EP0561039B1 (ja) |
| JP (1) | JP2970717B2 (ja) |
| DE (1) | DE69232778T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2970717B2 (ja) * | 1992-03-17 | 1999-11-02 | 三菱電機株式会社 | フレ−ム同期回路 |
| JPH06261015A (ja) * | 1993-01-11 | 1994-09-16 | Mitsubishi Electric Corp | フレーム位相同期装置及びフレーム位相同期方法及び時分割多重フレーム位相同期装置 |
| JPH07154381A (ja) * | 1993-11-30 | 1995-06-16 | Hitachi Ltd | データ転送装置 |
| US5557614A (en) * | 1993-12-22 | 1996-09-17 | Vlsi Technology, Inc. | Method and apparatus for framing data in a digital transmission line |
| DE4429595C1 (de) * | 1994-08-20 | 1995-06-29 | Philips Patentverwaltung | Übertragungssystem zur Übertragung und zur Erkennung des Rahmenanfangs eines rahmensynchronisierten Signals |
| KR0154852B1 (ko) * | 1995-10-25 | 1998-11-16 | 김광호 | 프레임 동기신호 검출장치 |
| US5621773A (en) * | 1996-03-08 | 1997-04-15 | Lsi Logic Corporation | Method and apparatus for fast synchronization of T1 extended superframes |
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| SE511389C2 (sv) * | 1997-01-21 | 1999-09-20 | Ericsson Telefon Ab L M | Ramlåsning |
| WO1998036519A1 (fr) | 1997-02-13 | 1998-08-20 | Ntt Mobile Communications Network Inc. | Circuit de synchronisation de trames |
| FR2760302B1 (fr) | 1997-03-03 | 2000-08-04 | Alsthom Cge Alcatel | Procede et dispositif pour la transmission de trames de donnees |
| JP3616981B2 (ja) * | 1997-06-18 | 2005-02-02 | 株式会社ルネサステクノロジ | 同期化装置 |
| US6735710B1 (en) | 1999-09-09 | 2004-05-11 | Matsushita Electric Industrial Co., Ltd. | Clock extraction device |
| FI107673B (fi) | 1999-09-28 | 2001-09-14 | Nokia Multimedia Network Termi | Menetelmä ja järjestelmä digitaaliseen signaaliin synkronoitumiseksi ja synkronoinnin säilyttämiseksi |
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| JP4322548B2 (ja) * | 2003-05-09 | 2009-09-02 | 日本電気株式会社 | データ形式変換回路 |
| US7251764B2 (en) * | 2003-05-27 | 2007-07-31 | International Business Machines Corporation | Serializer/deserializer circuit for jitter sensitivity characterization |
| JP4652261B2 (ja) * | 2006-03-30 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | パラレル変換回路 |
| EP2067286A2 (en) * | 2006-09-29 | 2009-06-10 | TELEFONAKTIEBOLAGET LM ERICSSON (publ) | Apparatus and method for de-serialisation of data stream |
| JP4945800B2 (ja) * | 2007-11-27 | 2012-06-06 | Ｎｅｃエンジニアリング株式会社 | デマルチプレクサ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909541A (en) * | 1974-03-11 | 1975-09-30 | Bell Telephone Labor Inc | Low-speed framing arrangement for a high-speed digital bitstream |
| DE3230027A1 (de) * | 1982-08-12 | 1984-02-16 | Siemens Ag | Synchronisieranordnung |
| JPH0720099B2 (ja) * | 1987-03-30 | 1995-03-06 | 日本電気株式会社 | フレーム同期方法及び装置 |
| CA1298005C (en) * | 1987-03-31 | 1992-03-24 | Kazuo Iguchi | Frame synchronizing apparatus |
| JP2970717B2 (ja) * | 1992-03-17 | 1999-11-02 | 三菱電機株式会社 | フレ−ム同期回路 |
-
1992
- 1992-03-17 JP JP4060062A patent/JP2970717B2/ja not_active Expired - Fee Related
- 1992-10-06 US US07/957,591 patent/US5327434A/en not_active Expired - Fee Related
- 1992-10-16 EP EP92117764A patent/EP0561039B1/en not_active Expired - Lifetime
- 1992-10-16 DE DE69232778T patent/DE69232778T2/de not_active Expired - Fee Related
-
1994
- 1994-04-04 US US08/222,522 patent/US5490147A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5490147A (en) | 1996-02-06 |
| JPH05268208A (ja) | 1993-10-15 |
| EP0561039A1 (en) | 1993-09-22 |
| DE69232778D1 (de) | 2002-10-24 |
| DE69232778T2 (de) | 2003-05-15 |
| EP0561039B1 (en) | 2002-09-18 |
| US5327434A (en) | 1994-07-05 |
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Legal Events
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