DE69116494T2

DE69116494T2 - Rahmensynchronisierungsanordnung

Info

Publication number: DE69116494T2
Application number: DE69116494T
Authority: DE
Inventors: Hiroshi Ichibangase; Kiwami Matsushita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-10-15
Filing date: 1991-09-26
Publication date: 1996-09-12
Anticipated expiration: 2011-09-27
Also published as: US5287389A; JP2744690B2; EP0481267A2; JPH04170116A; EP0481267A3; DE69116494D1; EP0481267B1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich allgemein auf einen Rahmenausrichtschaltkreis und genauer auf einen Rahmenausrichtschaltkreis für eine digitale Hochgeschwindigkeitsübertragung.
Fig. 3 zeigt ein Blockdiagramm eines Rahmenausricht schaltkreises des Standes der Technik, wie er in der japanischen Offenlegungsschrift Nr. 2-186850 durch Tokkai (1990) offenbart wurde. Der Rahmenausrichtschaltkreis in Fig. 3 umfaßt eine Bitsynchronschaltung 1, die einen Taktimpuls aus einem multiplixier ten codierten Signal wiederherstellt. Die Schaltung umfaßt ebenfalls eine Leitungsdemultiplexierungsschaltung 2, die einen Demultipleximpuls, einen Demultiplexleitungstakt niedriger Frequenz und einen synchronen Leitungsauswahlimpuls erzeugt. Diese drei Impulse werden erzeugt unter Verwendung des Taktimpulses, der in der Bitsynchronschaltung 1 wiederhergestellt wird. Der Rahmenausrichtschaltkreis umfaßt weiterhin eine decodierende Schaltung 3 zur Decodierung des multiplexierten codierten Signals und zur Weitergabe des decodierten Signais an die entsprechende Leitung unter Benutzung des demultiplexierten Impulses, der in der Leitungsdemultiplexierungsschaltung 2 erzeugt wurde. Der Rahmenausrichtschaltkreis besitzt ein erstes UND-Gatter 4, das für die Funktion der Synchronisierung der Zeitbeziehung zwischen dem synchronleitungsauswählende Impuls (der durch die Leitungsdemultiplexierungsschaltung 2 erzeugt wurde) und dem Demultiplexleitungstaktimpuls niedriger Frequenz dient. Der Rahmenausrichtschaltkreis schließt weiterhin ein zweites UND-Gatter 5 ein, das die Daten des bestimmten Kanals des demultiplexierten codierten Signals mit dem synchronleitunqsauswählenden Impuls multipliziert, und einen Synchronmustererzeuger 6, der ein Synchronmuster erzeugt unter Verwendung eines Ausgangssignales des ersten UND-Gatters 4. Zuletzt umfaßt der Rahmenausrichtschaltkreis eine Versatzschaltung 7 zum Vergleich eines Ausgangssignals des UND-Gatters 5 mit einem Ausgangssignal des Synchronmustererzeugers 6, um einen Schiebeimpuis zu erzeugen, wenn der Vergleich einen Versatz offenbart.
Fig. 4 zeigt ein genaues Blockdiagramm der Leitungsdemultiplexierungsschaltung 2 des Rahmenausrichtschaltkreises des Standes der Technik. In Fig. 4 umfaßt die Leitungsdemultiplexierungsschaltung 2 D Flip-Flops 9a-9d. Es gibt so viele Flip-Flops wie multiplexierte Leitungen. Die Flip-Flops 9a-9d sind in kaskadierter Weise miteinander verbunden. Weiterhin ist in die Schaltung eingeschlossen ein NOR-Gatter 8, dessen Eingangsanschlüsse mit den entsprechenden Ausgängen der D Flip-Flops 9a-9c verbunden sind, wobei die Ausgänge des NOR-Gatters 8 mit einem D-Anschluß des D Flip-Flops 9a verbunden ist. Die Schaltung 2 besitzt auch eine demultiplexleitungstakterzeugende Schaltung 10, die einen Leitungstakt erzeugt durch Verwendung des Ausgangs der D Flip-Flops 9a-9d. Es wird eine Zählerschaltung 11 zur Verfügung gestellt, um einen synchronleitungswählenden Impuls auszugeben, der eine Position des Rahmensychronimpulses anzeigt durch Verwendung des demultiplexierenden Impulses, der in der demultiplexleitungstakterzeugenden Schaltung 10 erzeugt wird.
Die Betriebsweise des obigen herkömmlichen Systems wird im folgenden erklärt.
In Fig. 3 wird das multiplexierte codierte Signal in die Bitsynchronschaltung eingegeben. Die Bitsychronschaltung 1 erzeugt einen Taktimpuls durch Bitsynchronisation. Der Taktimpuls geht als Eingangssignal zu der Leitungsdemultiplexierungsschaltung 2 und die Leitungsdemultiplexierungsschaltung 2 erzeugt den demultiplexierenden Impuls und einen begleitenden Schiebeimpuls. Unter Verwendung des demultiplexierenden Impulses wandelt die decodierende Schaltung 3 das multiplexierte codierte Signal in ein paralleles Signal um und demultiplexiert das multiplexierte codierte Signal auf eine Anzahl von Leitungssignalen.
Wie in Fig. 4 gezeigt, erzeugt die Leitungsdemulti plexierungsschaltung 2 den synchronleitungswählenden Impuls (eine Bitbreite des demultiplexierenden Taktimpulses) an der Stelle des Rahmensynchronimpulses durch die Zählerschaltung 11. Andererseits synchronisiert das erste UND-Gatter 4 (Fig. 3) den synchron leitungswählenden Impuls mit dem Demultiplexleitungstakt und gibt einen Impuls an den Synchronmustererzeuger 6 aus. Der Synchronmustererzeuger 6 erzeugt ein Synchronmuster gemäß des Ausganges des ersten UND-Gatters 4. Andererseits multipliziert ein zweites UND-Gatter 5 die Werte des bestimmten Kanals des demultiplexierten codierten Signals logisch mit dem synchronleitungswählenden Impuls. Die Ausgänge des ersten UND-Gatters 5 und der Ausgang des Sychronmustererzeugers 6 werden in der Versatzschaltung 7 ver glichen. Die Versatzschaltung 7 erzeugt einen Schiebeimpuls mit einer Breite von einem Bit, der als Eingangssignal an die Leitungsdemultiplexierungsschaltung 2 gegeben wird, wenn das Vergleichsergebnis einen Versatz anzeigt. Wenn der Schiebeimpuls in die Leitungsdemultiplexierungsschaltung 2 eingegeben wird, verschiebt die Leitungsdemultiplexierungsschaltung 2 den Demultiplexierungsimpuls um ein Bit, der an die Decodierschaltung 3 ausgegeben wird. Diese Verschiebung wird wiederholt bis das normale Rahmensynchronbit an seiner richtigen Stellung ist, so daß Synchronisierung erhalten wird.
In der Demultiplexierungsschaltung 2 wird die Einbitverschiebung durchgeführt, indem der Schiebeimpuls auf den Rücksetzanschluß R des D Flip-Flops 9c angewandt wird. Die Einbitverschiebung wird nämlich durch den Schiebeimpuls erzielt, der nicht der Taktimpuls ist, der von den seriellen multiplexierten codierten Daten wiederhergestellt wird.
Bei dem Rahmenausrichtschaltkreis des Standes der Technik nimmt, wie oben erörtert, die Größe der 1:n Leitungsdemultiplexierungsschaltung 2 (Teilerzählerschaltung) und die Decodierschaltung 3 zu, wenn die Leitungsanzahl n zunimmt. Aufgrund der vergrößerten Verzögerung, die mit der Zunahme der Größe der Schaltung zunimmt, wird es aufwendig, multiplexierte codierte Signale mit hoher Frequenz rasch zu demultiplexieren.
Es ist ein erstes Ziel der vorliegenden Erfindung, einen Rahmenausrichtschaltkreis zur Verfügung zu stellen, der multiplexierte codierte Signale hoher Frequenz demultiplexiert unabhängig von der Anzahl der Demultiplexleitungen.
Es ist ein weiteres Ziel der vorliegenden Erfindung, einen Rahmenausrichtschaltkreis zur Verfügung zu stellen, bei dem die Schiebeoperation bei einer Taktrate erzielt wird, die verglichen mit der Rate des multiplexierten codierten Signals niedrig ist.
Es ist ein weiteres Ziel der vorliegenden Erfindung, einen Rahmenausrichtschaltkreis zur Verfügung zu stellen, der Multiplexierungsschaltungen besitzt, bei denen die Rahmensynchronisation durch Demultiplexierung des multicodierten Signals mit hoher Frequenz durchgeführt wird, selbst wenn die Demultiplexierungsleitungsanzahl zunimmt.

ZUSAMMENFASSUNG DER ERFINDUNG

Der Rahmenausrichtschaltkreis der vorliegenden Erfindung umfaßt einen ersten Teilerzähler zur Wiederherstellung eines ersten Teilungstaktes durch Teilung des Taktsignals. Der Rahmenausrichtschaltkreis schließt auch einen zweiten Teilerschalter zur Teilung des ersten geteilten Taktsignals und zur Erzeugung eines zweiten geteilten Taktes ein. Der Schaltkreis besitzt weiterhin ein erstes Schieberegister und Latch-Schaltkreis zur Verschiebung des multiplexierten codierten Signals, das von der Übertragungsleitung erhalten wird, zur Speicherung des multiplexierten codierten Signals und zur Erzeugung n- paralleler Signale unter Verwendung des ersten geteilten Taktes. Weiterhin schließt der Schaltkreis ein zweites Schieberegister und Latch-Schaltkreis ein, das den n-parallelen Signalausgang des ersten Schieberegisters und Latch-Schaltkreises verschiebt und das n-parallele Signal durch den zweiten geteilten Takt speichert und (n x m) paralleles Signal erzeugt. Zusätzlich besitzt der Schaltkreis eine mustererfassende Anordnung zur Erfassung des Rahmenmusters des genannten multiplexierten codierten Signals und eine Rahmenanordnung zur überwachung der Phasendifferenz des Rahmenmusters, das durch die mustererfassende Anordnung erfaßt wurde, und zur Erzeugung von Schiebeimpulsen durch den zweiten geteilten Takt, die gleich der Anzahl der Phasendifferenzen sind. Zuletzt besitzt der Schaltkreis eine Schiebeimpulsbreiten umwandelnde Schaltung zur Umwandlung der Breite der zweiten geteilten Taktimpulse in die Breite der ersten geteilten Taktimpulse.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm einer Ausführungsform eines Rahmenausrichtschaltkreises der vorliegenden Erfindung.
Fig. 2 zeigt einen Teilerzähler des Schaltkreises aus Fig. 1.
Fig. 3 zeigt ein Blockdiagramm eines Rahmenausrichtschaltkreises des Standes der Technik.
Fig. 4 zeigt ein genaues Blockdiagramm eines Leitungsdemultiplexierungsschaltkreises 2 des Rahmenausrichtschaltkreises des Standes der Technik von Fig. 3.

GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 1 ist ein Blockdiagramm einer Ausführungsform eines Rahmenausrichtschaltkreises in Übereinstimmung mit der vorliegenden Erfindung.
In Fig. 1 stellt eine Bitsychronschaltung 1 einen Taktimpuls aus einem multiplexierten codierten Signal wieder her. Ein erster Teilerzähler 12 stellt aus dem Taktimpuls einen ersten Teilertakt wieder her. Ein Schieberegister und Latch-Schaltkreis 13 verschiebt das multiplexierte codierte Signal, das von der Übertragungsleitung empfangen wurde und speichert das multiplexierte codierte Signal und erzeugt ein n- paralleles Ausgangssignal unter Verwendung des ersten Teilertaktsignales, das in dem ersten Teilerzähler 12 erzeugt wurde.
Ein zweiter Teilerzähler 14 teilt das erste Teilertaktsignal durch m, um ein zweites geteiltes Taktsignal zu erzeugen. Die Schieberegister und Latch- Schaltkreise 15 verschieben die n-parallelen Signale um das erste Teilertaktsignal, speichern die n- parallelen Ausgangssignale in Übereinstimmung mit dem zweiten geteilten Taktsignal und erzeugen (n x m) parallele Signale als Ausgangssignale Eine mustererfassende Anordnung 16 erfaßt das Rahmenmuster der (n x m) parallelen Signale. Eine Rahmenanordnung 17 überwacht die Phasenunterschiede des Rahmenmusters, das durch die mustererfassende Anordnung 16 erfaßt wird, und erzeugt einen Schiebeimpuis unter Verwendung des zweiten geteilten Taktsignales, der gleich ist mit der Anzahl der Phasendifferenzen. Die Rahmenanordnung 17 enthält beispielsweise einen Rahmenzähler und einen Rahmenausrichtschaltkreis. Eine Schiebeimpulsbreiten umwandelnde Schaltung 18 wandelt die Breite des zweiten geteilten Taktimpulses in die Breite des ersten geteilten Impulses um. Der umgewandelte Impuls wird in den ersten Teilerzähler 12 eingegeben.
Fig. 2 zeigt ein genaues Blockdiagramm des zweiten Teilerzählers 14 und der Schiebeimpulsbreitenumwandlungsschaltung 18 aus Fig. 1. In Fig. 2 umfaßt der zweite Teilerzähler 14 D Flip-Flops 9a-9d, die in gleicher Anzahl wie die multiplexten Leitungen vorgesehen sind und die in kaskadierender Weise miteinander verbunden sind. Das NOR-Gatter 8 besitzt Eingangsanschlüsse, die mit den entsprechenden Ausgängen der D Flip-Flops 9a-9c verbunden sind. Der Ausgangsanschluß des NOR-Gatters 8 ist mit einem D-Anschluß des D Flip-Flops 9a verbunden. Eine demultiplexleitungstakterzeugende Schaltung 10 erzeugt ein Demultiplexleitungstaktsignal niedriger Frequenz unter Verwendung des Ausgangs der D Flip-Flops 9a-9d. Der Ausgang des ersten D Flip-Flops 9a wird in eine Schiebeimpulsbreitenumwandlungsschaltung 18 eingegeben. Die Schiebeimpulsbreitenumwandlungsschaltung 18 erzeugt einen umgewandelten Schiebeimpuls durch Multiplikation des Schiebeimpulses mit dem Ausgang des ersten D Flip-Flops 9a unter Verwendung eines UND- Gatters 19.
Der Betrieb der vorliegenden Erfindung wird im folgenden erklärt.
In Fig. 1 wird das multiplexierte codierte Signal, das von der Übertragungsleitung empfangen wird, als Eingänge an die Bitsynchronschaltung 1 weitergegeben. Die Bitsynchronschaltung 1 stellt einen Taktimpuls wieder her. Wie oben beschrieben, ist es schwierig, für die Teilerschaltung mit hoher Geschwindigkeit zu arbeiten, wenn die Zahl der n-Eingänge groß wird. Bei der vorliegenden Erfindung ist die Teilerschaltung in zwei Stufen geteilt: der erste Teilerzähler 12 und der zweite Teilerzähler 14.
Ein Schieberegister und Latch-Schaltskreis 13 erzeugt n-parallele Signale durch Verschieben des multiplexierten codierten Signals und Speicherung des multiplexierten codierten Signals in Übereinstimmung mit dem ersten geteilten Takt, der von dem ersten Teilerzähler 12 empfangen wird. Daraufhin verschieben n Schieberegister und Latch-Schaltkreise 15 die n- parallelen Signale unter Verwendung des ersten geteilten Taktsignals, um die n-parallelen Signale zu speichern unter Verwendung des zweiten geteilten Taktes und um (n x m) Signale als Ausgänge zu erzeugen.
Die Ausgangssignale der Schieberegister und Latch- Schaltkreise 15 werden in die mustererfassende Anordnung 16 eingegeben. Die mustererfassende Anordnung 16 erfaßt das Rahmenmuster des multiplexierten codierten Signals. Die durch die mustererkennende Anordnung 16 erfaßten Ergebnisse werden an die Rahmenanordnung 17 gesandt.
Die Rahmenanordnung 17 reguliert die Zeitbeziehung der erfaßten Rahmenmusterposition durch Vergleich mit dem inneren Rahmenzähler (nicht gezeigt). Die Rahmenanordnung 17 stellt durch Verschieben des Rahmenmusters vorwärts oder rückwärts unter Verwendung gut bekannter Synchronisierungsverfahren die Synchronisation her.
Wenn die obigen (n x m) Ausgangssignale nicht zu den parallelen Signalen in einer vorherbestimmten Reihenfolge expandiert werden, bestimmt die Rahmenanordnung 17 die Anzahl der zu verschiebenden Impulse. Wenn die Rahmenanordnung 17 mit dem zweiten geteilten Taktsignal betrieben wird, ist die Impulsbreite des ausgegebenen Schiebeimpulses gleich derjenigen des zweiten geteilten Impulses. Die Breite des Schiebeimpulses, der durch die Rahmenanordnung 17 erzeugt wird, wird durch Multiplikation des zweiten geteilten Taktsignals mit dem verschobenen ersten geteilten Taktsignal in der Schiebeimpulsbreitenumwandlungsschaltung 18 umgewandelt.
Der umgewandelte Schiebeimpuls, der die Breite des ersten geteilten Taktimpulses besitzt, verschiebt den ersten geteilten Takt in dem ersten Teilerzähler 12 unter Verwendung einer wohl bekannten Zählerschiebeschaltung. Dementsprechend wird die Phase des zweiten geteilten Impulses in dem zweiten Teilerzähler 14 verschoben. Als Ergebnis wird von den Schieberegistern und Latch-Schaltkreisen 15 das (n x m) Ausgangssignal erhalten.
Bei der obigen Anordnung ist der Teilerzähler aus zwei Stufen aufgebaut, er kann jedoch aus mehr als zwei Stufen aufgebaut werden. In diesem Falle ist die Schiebeimpulsbreitenumwandlungsschaltung 18 aus mehr als zwei Stufen aufgebaut.
Bei der vorliegenden Erfindung wurde die Schiebeimpulsbreitenumwandlungsschaltung 18 unter Verwendung eines UND-Gatters konstruiert, sie kann jedoch unter Verwendung einer anderen Schaltungsart konstruiert werden, die die Impulsbreite durch Erfassung der Kante des Schiebeimpulses umwandelt.

Claims

1. Rahmenausrichtschaltkreis, der mit einem Taktsignal versehen ist, umfassend:

einen ersten Teilerzähler (12) zum Erzeugen eines ersten geteilten Taktsignals durch Unterteilen des Taktsignals;

einen zweiten Teilerzähler (16) zum Teilen des ersten geteilten Taktsignals und Erzeugen eines zweiten geteilten Taktsignals;

einen ersten Schieberegister und Latch-Schaltkreis (13) zum Verschieben des multiplexierten kodierten Signals und zum Erzeugen von n-parallelen Signalen unter Verwendung des ersten geteilten Taktsignals;

zweite Schieberegister und Latch-Schaltkreise (15) zum Verschieben der von dem ersten Schieberegister- und Latch-Schaltkreis abgegebenen n- parallelen Signale und Erzeugen von (n x m) parallelen Signalen;

eine Mustererfassungsanordnung (16) zum Erfassen des Rahrnenmusters des multiplexierten kodierten Signais von dem Ausgang der zweiten Schieberegister- und Latch-Schaltkreise (15);

eine Rahmenanordnung (17) zum Steuern der Phasendifferenzen des von der Mustererfassungsanordnung erfaßten Musters und zum Erzeugen von Schiebeimpulsen gleich der Anzahl der Phasendifferenzen durch das zweite geteilte Taktsignal;

einen Schiebeimpulsweiten-Urnwandlungskreis (18), der die Breite des zweiten geteilten Taktsignals in die Breite des ersten geteilten Taktsignals umwandelt.

2. Rahmenausrichtschaltkreis nach Anspruch 1, bei dem der zweite Teilerzähler (14) weiterhin eine Mehrzahl von D Flip-Flops (9a,9b,9c,9d) umfaßt.

3. Rahmenausrichtschaltkreis nach Anspruch 2, bei dem der Schiebeimpulsweiten-Umwandlungskreis (18) einen Schiebeimpuls durch Multiplizieren des von der Rahmenanordnung erzeugten Schiebeimpulses mit dem Ausgangsimpuls des ersten D Flip-Flops erzeugt.

4. Rahmenausrichtschaltkreis nach Anspruch 2, bei dem der zweite Teilerzähler (14) weiter ein NOR- Gatter (8) umfaßt, das mit dem Ausgang von ausgewählten D Flip-Flops verbunden ist, wobei der Ausgang des NOR-Gatters mit einem ersten der Mehrzahl von D Flip-Flops verbunden ist.

5. Rahmenausrichtschaltkreis nach Anspruch 2, bei dem der zweite Teilerzähler (14) weiter einen Demultiplexleitungstakterzeugungskreis (10) zum Empfangen der Ausgangssignale der D Flip-Flops umfaßt, um ein Demultiplexleitungstaktsignal niedriger Geschwindigkeit zu erzeugen.

6. Rahmenausrichtschaltkreis nach Anspruch 1, bei dem der Schiebeimpulsweiten-Umwandlungskreis (18) als ein Schaltkreis aufgebaut ist, der die Impulsbreite durch Erfassen der Kante des Schiebeimpulses umwandelt.