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Die Signale bei der synchronen digitalen Nachrichten-
Übertragung mit Zeitmultiplex verwenden im allgemeinen
einerseits eine Struktur von Rahmen, die durch Verriegelungswörter
erkannt werden, wodurch die Lokalisierung der Daten auf der
Empfangsseite ermöglicht wird, und andererseits
Blockübertragungskodes, die eine gewisse Redundanz enthalten, wodurch der
Taktrhythmus leichter wiedergewonnen und die Erfassung von
Übertragungsfehlern erleichtert werden kann. Außerdem wird
dadurch die Signalform an die Kennwerte der Übertragungskanäle
angepaßt.
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Die Verwendung eines Kodes je Block führt zu einer
Aufteilung der Bit folge in aufeinanderfolgende Blöcke in der
Größenordnung von zehn Dateneinheiten, während die Verwendung
von Rahmen zu einer Aufteilung der Bitfolge in
aufeinanderfolgende Sequenzen gleicher Länge führt, die erheblich größer ist
und mehrere hundert Dateneinheiten enthalten kann, die durch
eine besondere Konfiguration von lokalisierten oder verteilten
Elementen gleicher Form wie die Daten erkannt werden, welche
Rahmenverriegelungswort heißen. Die Aufteilung der Bitfolge in
Blöcke und Rahmen ist kompatibel in dem Sinn, daß die Länge
eines Rahmens ein Vielfaches der Länge eines Blocks ist, wobei
ein Rahmen mehrere -zig aufeinanderfolgende Blöcke enthält.
Außerdem liegen die Rahmenverriegelungswörter alle an der
gleichen Stelle bezüglich der Blockgrenzen.
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Die Rahmensynchronisation besteht in der
Synchronisierung einer Rahmenzeitbasis, die ein Rahmentaktsignal bei
Empfang der Rahmenverriegelungswörter erzeugt. Ein übliches
Vorgehen besteht darin, systematisch in de empfangene Bit folge
eine Konfiguration zu suchen, die der eines Verriegelungsworts
gleicht und diese Konfiguration als Rahmenverriegelungswort zu
betrachten, sofern sie sich mit der Periodizität eines Rahmens
in der Bitfolge wiederholt. Dieses Vorgehen hat den Nachteil,
daß bei jedem Rahmensynchronisationsverlust ein relativ
langsamer
Synchronisationssuchprozeß ablaufen muß, sofern eine
große Wahrscheinlichkeit der Nachahmung der
Rahmenverriegelungswörter durch die Daten besteht.
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Um gegen diese geringe Geschwindigkeit des
Resynchronisationsprozesses anzugehen, ohne
Rahmensynchronisationswörter von exzessiver Länge verwenden zu müssen, ist es bekannt,
insbesondere aus dem Patent US-A-4 316 284, in jedem Rahmen
ein zyklisches Kodewort einzuführen, dessen Entwicklung von
einem Rahmen zum nächsten bekannt ist, um nachträglich die
gute Rahmensynchronisation zu überprüfen. Dieses zyklische
Kodewort, dessen variable Konfigurationen von einem Rahmen zum
nächsten nur sehr schwer durch die Daten imitiert werden
können, erlaubt es sehr schnell, praktisch während eines einzigen
Rahmens, eine unkorrekte Synchronisation zu erfassen und ohne
Wartezeit zugunsten eines neuen Synchronisationsversuchs auf
die nächste erfaßte Konfiguration des Rahmenverriegelungsworts
in der empfangenen Bitfolge überzugehen. So vermeidet man ein
Einrasten über mehrere aufeinanderfolgende Rahmen hinweg auf
Nachahmungen des Verriegelungsworts.
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Es ist auch im Fall einer synchronen Bitfolge bekannt,
die durch einen Blockkode in Blocks aufgeteilt und durch
Verriegelungswörter in Rahmen strukturiert ist, nachträglich die
korrekte Rahmensynchronisierung über einen Test der Rate der
erfaßten Übertragungsfehler mit Hilfe des Blockkodes zu
überprüfen, wobei diese Fehlerrate während jedes Rahmens niedrig
bleiben muß, d.h. unter einer gewissen Schwelle, wenn das als
Rahmenverriegelungswort betrachtete Wort die besondere
Position respektiert, die es bezüglich der durch den Kode
definierte Aufteilung in Blocks haben soll.
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Es ist weiter aus der Druckschrift Patent Abstracts of
Japan Vol. 9, N0 65 (E-304) [1788), 26.3.1985, Seite 136E304 &
JP-A-59 204 337 eine Rahmensynchronisationsvorrichtung für
eine in Blöcke aufgeteilte synchrone Bit folge mit Hilfe eines
Blockkodes und einer Rahmenstruktur bekannt, die durch
Verriegelungswörter erkannt wird. Diese Vorrichtung enthält eine
Schaltung zur Suche nach einer Verriegelungswort-Konfiguration
in der Bitfolge und erzeugt ein Erkennungssignal bei jeder
erkannten Konfiguration, wobei eine Rahmenzeitbasis ein
Taktsignal im Rahmenrhythmus liefert, eine Schaltung zur Suche
nach der Aufteilung in Blocks in der Bitfolge mögliche
Übergangsstellen zwischen Datenblöcken sucht, eine Blockzeitbasis
ein Blocktaktsignal im Blockrhythmus und eine
Synchronisationsschaltung der Blockzeitbasis durch die Schaltung zur
Suche nach der Blockaufteilung kontrolliert wird.
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Ziel der vorliegenden Erfindung ist es, den
Rahmensynchronisierprozeß im Fall einer durch einen Blockkode in Blöcke
aufgeteilten und rahmenstrukturierten Bitfolge zu
beschleunigen und daher den Informationsverlust während der
Rahmensynhronisationswiedergewinnung zu verringern.
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Dieses Ziel wird durch die im Anspruch 1 definierte
Vorrichtung erreicht.
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Wenn die Rahmensynchronisation nicht erreicht wurde,
dann versucht diese Vorrichtung eine erneute Synchronisierung
nur anhand der Verriegelungswort-Konfigurationen, die in der
bezüglich der Blockaufteilung korrekt positionierten Bitfolge
auftreten, wodurch ein Großteil der Nachahmungen eliminiert
und der Synchronisierprozeß deutlich beschleunigt wird. Sobald
die Synchronisation erreicht ist, überwacht diese Vorrichtung
den Synchronisationszustand, indem überprüft wird, ob die in
der Bitfolge erfaßte Verriegelungswort-Konfiguration, die als
Verriegelungswort berücksichtigt wurde, mit der Periodizität
eines Rahmens wiederkehrt, wobei der Rhythmus der Zeitfenster,
in denen die Konfiguration überprüft wird, von der
Blockfrequenz zur Rahmenfrequenz übergeht.
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Vorzugsweise wird die Rahmenzeitbasis aufgrund des
Blocktaktsignals betrieben und die Schaltung zu Kontrolle der
Erfassung des Verriegelungsworts steuert die Schaltung zur
Synchronisierung der Blockzeitbasis so, daß sie in Abwesenheit
der Auswahl einer Verriegelungswort-Konfiguration über mehrere
aufeinanderfolgende Rahmen hinweg aktiviert wird und sofort
bei Erfassung einer Verriegelungswort-Konfiguration über
mehrere aufeinanderfolgende Rahmen hinweg gesperrt wird. Dies
erlaubt es, wenn die Rahmensynchronisation erreicht wurde, die
Blockzeitbasis und damit auch die Rahmenzeitbasis frei ohne
eine Synchronisation auf die Blockunterteilung arbeiten zu
lassen, die durch Übertragungsfehler gestört sein könnte und
auf Dauer zu einem Rahmenverriegelungsverlust führen könnte.
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Andere Merkmale und Vorteile der Erfindung gehen aus
der nachfolgenden Beschreibung eines Ausführungsbeispiels
anhand der beiliegenden Zeichnungen hervor.
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Figur 1 zeigt den Aufbau einer synchronen Bitfolge,
die mit Hilfe eines Blockkodes in Blöcke unterteilt und in
Rahmen strukturiert ist, die durch ein Verriegelungswort
erkannt werden.
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Figur 2 zeigt ein Übersichtsschaltbild einer
Rahmenverriegelungsvorrichtung gemäß der Erfindung, die an die
Bitfolge gemäß Figur 1 angepaßt ist.
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Figur 3 zeigt im einzelnen eine Schaltung zur Suche
nach der Konfiguration des Rahmenverriegelungsworts, die in
dem Übersichtsschaltbild von Figur 2 enthalten ist.
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Figur 4 zeigt im einzelnen eine Schaltung zur
Kontrolle der Rahmenverriegelung, die ebenfalls in dem
Übersichtsschaltbild gemäß Figur 2 enthalten ist.
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Die synchrone Bitfolge gemäß Figur 1 ist mit Hilfe
eines Blockübertragungskodes vom Typ 10B1C kodiert und in
Rahmen von je 660 Bits mit lokalisiertem Verriegelungswort
strukturiert.
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Der Blockübertragungskode 10B1C besteht darin, die
Informationsbits in Wörter von zehn aufeinanderfolgenden Bits
aufzuteilen und am Ende jedes Worts ein Einfügungsbit C eines
Werts anzufügen, der dem des ihm unmittelbar vorausgehenden
Bits komplementär ist, um Blöcke von elf Bits zu bilden.
Dadurch ergibt sich in der Bit folge mindestens ein Übergang in
je elf Bits, was ausreicht, um einen Oszillator nachzuführen,
der den Bitrhythmus der Bitfolge erkennt.
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Jeder Rahmen enthält genau 60 Blöcke von je elf
aufeinanderfolgenden Bits, die gemäß dem Übertragungskode 10B1C
verschlüsselt sind, und beginnt mit einem lokalisierten
Verriegelungswort VT mit der Binärkonfiguration 11010, wobei das
vierte Bit mit dem Wert 1 ein Einfügungsbit C ist.
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Die Rahmensynchronisationsvorrichtung, deren
Übersichtsschaltbild in Figur 2 dargestellt ist, ist der oben
beschriebenen Struktur der synchronen Bitfolge angepaßt. Die
Vorrichtung enthält hauptsächlich:
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- eine Schaltung 10 zur Suche nach einer Rahmenverriegelungs-
Konfiguration, die die synchrone Empfangsbitfolge Tn mit Hilfe
eines wiedergewonnenen Bittaktsignals Hb untersucht,
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- eine Schaltung 20, die die Unterteilung in Blöcke sucht und
die empfangene synchrone Bit folge Tn während ihres Durchlaufs
durch die Schaltung zur Suche der
Rahmenverriegelungs-Konfiguration untersucht und die mögliche Übergänge zwischen
Datenblöcken bestimmt,
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- eine Blockzeitbasis 30, die das wiedergewonnene
Bittaktsignal Hb empfängt und ein Blocktaktsignal Hm liefert, dessen
Periode die Dauer eines Datenblocks ist,
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- eine Rahmenzeitbasis 40, die von dem wiedergewonnenen
Bittaktsignal Hb ausgeht, das von der Blockzeitbasis 30 vorab
heruntergeteilt wird, und die ein Rahmentaktsignal Ht liefert,
dessen Periode der Dauer eines Rahmens entspricht,
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- eine Schaltung 50 zur Synchronisation der Blockzeitbasis 30,
wobei diese Schaltung von der Schaltung 20 zur Suche nach der
Blockunterteilung gesteuert sowie durch eine Schaltung 80 zur
Kontrolle der erfolgten Rahmenverrieglung aktiviert oder
blokkiert wird,
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- eine Schaltung 60 zur Definition von Zeitfenstern, die
ausgehend von den Blocktaktsignalen Hm oder Rahmentaktsignalen Ht
der Blockzeitbasis 30 oder Rahmenzeitbasis 40 Zeitfenster
ausbildet, in denen Verriegelungswort-Konfigurationen entweder
im Rhythmus der Blöcke oder im Rhythmus der Rahmen gesucht
werden, wobei die Wahl des Rhythmus von einer Schaltung 80
bestimmt wird, die die erfolgte Rahmenverriegelung überwacht,
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- eine Schaltung 70 zur Auswahl der
Verriegelungswort-Konfiguration, die von der Schaltung 10 zur Suche nach der
Rahmenverriegelungs-Konfiguration und der Schaltung 60 zur Definition
der Zeitfenster gesteuert wird,
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- und die Schaltung 80 zu Kontrolle der erfolgten
Rahmenverriegelung, die an den Ausgang der Schaltung 70 zur Auswahl der
Verriegelungswort-Konfiguration angeschlossen ist und sowohl
die Schaltung 50 zur Synchronisation der Blockzeitbasis 30 als
auch die Schaltung 60 zur Definition von Zeitfenstern steuert.
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Die Schaltung 10 zur Suche nach
Rahmenverriegelungswort-Konfigurationen ist in Figur 3 dargestellt. Sie enthält
ein Schieberegister mit fünf Stufen 11 bis 15 und ein
logisches UND-Tor 15 mit fünf Eingängen. Das Schieberegister
empfängt am Eingang die empfangene synchrone Bitfolge Tn. Seine
Stufen 11 bis 15, die ihren Zustand zwischen den
Bitintervallen der empfangene Bitfolge ändern, werden durch das
wiedergewonnene Bittaktsignal Hb mit Hilfe eines nicht dargestellten
und auf die Übergänge zwischen den Datensignalen der
empfangene Bitfolge Tn synchronisierten Oszillators getaktet. Das
logisch UND-Tor 16 ist mit seinen fünf Eingängen an die
geeigneten komplementären oder nicht komplementären Ausgänge der
fünf Stufen 11 bis 15 des Schieberegisters angeschlossen, um
die Konfiguration der logischen Werte 11010 eines
Rahmenverriegelungsworts VT zu identifizieren. Dieses Tor erzeugt ein
binäres Signal bei Erkennung der
Verriegelungswort-Konfiguration Ct und geht auf den logischen Pegel 1 während eines
Bitintervalls bei Erkennung der Konfiguration über, während es
während der übrigen Zeit den logischen Pegel 0 liefert. Dieses
Signal Ct wird an einem Ausgang 18 der Schaltung 10
bereitgestellt. Ein aus zwei Drähten bestehender Hilfsausgang 17 der
Schaltung 10 liefert Zugang zu den nicht komplementären
Ausgängen der zweite Stufe 12 und der dritten Stufe 13 des
Schieberegisters für die Schaltung 20 zur Suche nach der
Blockunterteilung.
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Die Schaltung 20 zur Suche nach der Blockunterteilung
wird, wie in Figur 2 dargestellt, von einem logischen
Exklusiv-ODER-Tor mit zwei Eingängen gebildet. Diese Schaltung
liefert am Ausgang 21 ein Binärsignal, das auf den logischen
Pegel 1 in jedem Bitzeitintervall der Bitfolge übergeht, in
dem zwei aufeinanderfolgende Dateneinheiten unterschiedlichen
Werts in die zweite und dritte Stufe 12 und 13 des
Schieberegisters der Schaltung 10 zur Suche nach der
Rahmenverriegelungs-Konfiguration eingeschrieben sind. Dies erfolgt unter
anderem bei jedem Bitzeitintervall der Bitfolge, bei dem ein
Einfügungsbit C des Kodes 10B1C in die zweite Stufe 12 des
Schieberegisters der Schaltung 10 zur Suche nach der
Rahmenverriegelungs-Konfiguration eingeschrieben ist, insbesondere
während jedes Bitzeitintervalls der Bitfolge, in dem die
Schaltung 10 zur Suche nach der
Rahmenverriegelungs-Konfiguration die Konfiguration eines echten
Rahmensynchronisationsworts erfaßt und ein Konfigurationserkennungssignale Ct mit dem
logischen Pegel 1 erzeugt.
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Die Blockzeitbasis 30 besteht aus einem Zähler mit
synchroner Nullsetzung und einem Ausgang 31, der für den
Zählzustand "10" repräsentativ ist und auf den Nullsetzungseingang
zurückgeschleift ist, um Zählzyklen durch 11 zu bewirken.
Dieser Zähler wird durch das Bittaktsignal Hb inkrementiert
und ändert den Zählzustand zwischen den Bitintervallen der
empfangenen Bitfolge Tn. Es liefert an seinem Ausgang 31 ein
binäres Blocktaktsignal Hm, das auf den logischen Pegel 1 für
den Zählzustand "10" übergeht und für alle anderen
Zählzustände den logischen Pegel 0 anzeigt.
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Die Schaltung 50 zur Synchronisation der
Blockzeitbasis 30 steuert die Rückmeldung vom Ausgang zum
Nullsetzungseingang des Zählers der Blockzeitbasis 30. Sie veranlaßt ohne
Bedingung wiederholte Zählzyklen mit elf Zählschritten oder
macht die Wiederholung der Zählzyklen mit elf Zählschritten
vom Ausgangszustand der Schaltung zur Suche nach der
Blockunterteilung 20 abhängig, je nachdem, ob die
Rahmenverriegelung
als gewährleistet oder verloren von der Schaltung 80 zur
Kontrolle der erfolgten Rahmenverriegelung gemeldet wurde.
Hierzu enthält die Schaltung, wie in Figur 2 gezeigt, eine
RS-Kippstufe 51, ein logisches UND-Tor 52 mit zwei Eingängen
und ein logisches ODER-To 53 mit zwei Eingängen. Die
RS-Kippstufe 51 besitzt einen Nullsetzungseingang, der prioritär
bezüglich des Einschalteingangs ist. Die Kippstufe ist mit
ihrem Nullsetzungseingang an den Ausgang 21 der Schaltung 20
zur Suche nach der Blockunterteilung und mit ihrem
Einschalteingang an den Ausgang 31 der Blockzeitbasis 30 angeschlossen.
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Das logische UND-Tor 52 ist mit einem Eingang an den
Ausgang der RS-Kippstufe 51 und mit dem anderen Eingang an den
Ausgang 81 der Schaltung 80 zur Kontrolle der erfolgten
Rahmenverriegelung angeschlossen. Das logische ODER-Tor 53 ist
mit einem Eingang an den Ausgang des logischen UND-Tors 52 und
mit dem anderen Eingang an den Ausgang 31 der Blockzeitbasis
30 angeschlossen.
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Die Schaltung 50 zur Synchronisierung der
Blockzeitbasis 30 wird von einem Binärsignal P betreffend den
Verriegelungsverlust aktiviert oder inaktiviert, dessen logischer
Pegel 1 oder 0 von der Schaltung 80 zur Kontrolle der
erfolgten Rahmenverriegelung auf deren Ausgang 81 geliefert wird.
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Ein Binärsignal P betreffend den Verriegelungsverlust,
dessen logischer Pegel 0 eine Rahmenverriegelung anzeigt,
macht die Schaltung 50 zur Synchronisation der Blockzeitbasis
30 inaktiv, da dieses Signal einen logischen Pegel 0 am
Ausgang des logischen UND-Tors 52 nach sich zieht und damit eine
dauernde Rückschleifung zwischen dem Ausgang und dem
Nullsetzungseingang des Zählers der Blockzeitbasis 30 über das
logische ODER-Tor 53 bewirkt. Der Zähler der Blockzeitbasis 30
führt so immer wieder freie Zählzyklen modulo 11 aus.
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Ein Binärsignal P, dessen logischer Pegel 1 einen
Rahmenverriegelungsverlust anzeigt, aktiviert die Schaltung 50
zur Synchronisation der Blockzeitbasis 30. Es führt am Ausgang
des logischen UND-Tors 52 zu einer Kopie des logischen
Ausgangszustands
der RS-Kippstufe 51, die so die Rückschleifung
zwischen dem Ausgang und dem Nullsetzungseingang des Zählers
der Blockzeitbasis 30 über das logische ODER-Tor 53
kontrolliert. Im logischen Zustand 1 unterdrückt diese RS-Kippstufe
die Rückschleifung und hält den Zähler der Blockzeitbasis 30
im Zählzustand "0", während sie im logischen Zustand 0 die
Schleife herstellt und den Betrieb des Zählers der
Blockzeitbasis 30 ermöglicht. Jeder Durchgang des Zählers der
Blockzeitbasis 30 durch den Zählzustand "10" bringt die
RS-Kippstufe 51 in den logischen Zustand 1, wenn sie nicht
gleichzeitig einen prioritären Nullsetzungsbefehl von der Schaltung 20
zur Suche nach der Blockunterteilung empfängt. Dies hat die
Wirkung, daß der Zähler der Blockzeitbasis 30 im Zählzustand 0
zu Beginn jedes neuen Zählzyklus modulo 11 angehalten wird,
wenn kein Einfügungsbit des Kodes 10B1C von der Schaltung 20
zur Suche nach der Blockunterteilung während des Zählzustands
"10" erfaßt worden war, und daß diese Blockierung anhält, so
lange kein Einfügungsbit C erfaßt worden war. Aufgrund ihres
Verhaltens kann die RS-Kippstufe 51 den Zählzustand "10" des
Zählers der Blockzeitbasis 30 bei Erfassung der Einfügungsbits
C des Kodes 10B1C in der Bitfolge in Höhe der zweite Stufe 12
des Schieberegisters der Schaltung 10 zur Suche nach der
Verriegelungs-Konfiguration oder auch bei den Übergängen des
Signals Ct zur Erkennung der Verriegelungs-Konfiguration auf
den logischen Pegeln synchronisieren, die entweder echten
Verriegelungswörtern oder Nachahmungen des Verriegelungsworts
an den gleiche Positionen bezüglich der Blockunterteilung
entsprechen.
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Die Rahmenzeitbasis 40 besteht aus einem Zähler modulo
60 mit asynchroner Nullsetzung und mit Inkrementierung durch
die Vorderflanken ihres Taktsignals. Dieser Zähler ist mit
seinem Zähleingang an den Ausgang 31 der Blockzeitbasis 30 und
mit seinem Nullsetzungseingang an einen Ausgang 82 der
Schaltung 80 zur Kontrolle der erfolgten Rahmenverriegelung
angeschlossen. Er empfängt als Zählsignal das Blocktaktsignal Hm
und liefert am Ausgang 41 ein Rahmentaktsignal Ht, das von
einem Binärsignal gebildet wird, welches bei jedem Zustand "0"
des Zählers auf den logischen Pegel 1 übergeht und für die
übrigen Zählzustände den logischen Pegel 0 anzeigt.
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Der Zähler der Rahmenzeitbasis 40 zählt die 60 Blöcke
des Kodes 10B1C, die in jedem Rahmen enthalten sind. Er wird
für die Synchronisation auf dem Rahmentakt Ht durch ein
Binärsignal VR auf Null gesetzt, das der Suche nach der
Rahmenverriegelung dient und von der Schaltung 80 zur Kontrolle der
erfolgten Rahmenverriegelung auf deren Ausgang 82 geliefert
wird. Das Signal VR zu Verriegelungssuche geht auf den
logischen Pegel 1 über und hält den Zähler der Rahmenzeitbasis 40
im Zählzustand "0", wenn die Rahmenverriegelung als verloren
betrachtet wird und noch keine
Rahmenverriegelungskonfiguration in der Bitfolge durch die Vorrichtung ausgewählt worden
ist. Dieses Signal geht auf den logischen Pegel "0" über,
sobald die Vorrichtung in der Bitfolge eine
Rahmenverriegelungs-Konfiguration entdeckt und als echtes
Rahmenverriegelungswort angenommen hat, so daß der Zählzustand "0" des
Zählers der Rahmenzeitbasis 40 mit dem Auftreten der ersten
Verriegelungskonfiguration synchronisiert wird, die als echtes
Verriegelungswort angenommen wurde.
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Die Schaltung 60 zur Definition von Zeitfenster
definiert Zeitfenster zur Suche nach
Verriegelungswort-Konfigurationen, die ein Bitzeitintervall der Bitfolge breit sind und
entweder-im Rhythmus der Blöcke oder im Rhythmus der Rahmen
auftreten, je nach dem Wert des Signals VR zur
Verriegelungssuche, das von der Schaltung 80 zur Kontrolle der erfolgten
Verriegelung erzeugt wird. Diese Fenster liegen in
Bitzeitintervallen der Bitfolge, die dieselbe Lage bezüglich der
Blockaufteilung wie die logischen Zustände "1" des
Konfigurationserkennungssignals Ct besitzen, die beim Erscheinen von
echten Verriegelungswörtern in der Bitfolge auftreten. Die
Schaltung enthält ein logisches UND-Tor 61 mit zwei Eingängen,
von denen der eine an den Ausgang 31 der Blockzeitbasis 30 und
der andere an den Ausgang 41 der Rahmenzeitbasis 40
angeschlossen ist, und einen Multiplexerkreis 62 mit zwei
Dateneingängen, von denen der eine an den Ausgang 31 der
Blockzeitbasis 30 und der andere an den Ausgang des logischen UND-Tors
61 angeschlossen ist, während der Adressiereingang des
Multiplexers an den Ausgang 82 der Schaltung 80 zur Kontrolle der
erfolgten Rahmenverriegelung angeschlossen ist und der Ausgang
des Multiplexers 62 den Ausgang 63 des Kreises 60 zur
Zeitfensterdefinition bildet.
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Ein logischer Pegel 1 des
Rahmenverriegelungs-Suchsignals VR führt zur Einstellung des Multiplexers 62 auf seinen
Dateneingang, der direkt mit dem Ausgang 31 der Blockzeitbasis
30 verbunden ist, während ein logischer Pegel Null zur
Einstellung des Multiplexers 62 auf seinen mit dem Ausgang des
logischen UND-Tors 61 verbunden Eingang führt. Auf diese Weise
führt die Schaltung 60 zur Definition von Zeitfenstern eine
Auswahl unter den Blocktaktsignalimpulsen Hm durch, die dem
Zählzustand "10" des Zählers der Blockzeitbasis 30
entsprechen, während dem immer das Konfigurations-Erkennungssignal
Ct, das von der Schaltung 10 zur Suche nach
Rahmenverriegelungs-Konfigurationen bei Erfassung von echten
Verriegelungswörtern oder Nachahmungen mit der gleichen Lage wie diese
bezüglich der Blockaufteilung erzeugt wird, auf den logischen
Wert "1" übergeht. Diese Auswahl ist entweder vollkommen, d.h.
daß alle Impulse des Blocktaktsignals Hm berücksichtigt
werden, wenn das Signal VR zur Suche des Verriegelungsworts sich
im logischen Zustand "1" befindet, was bedeutet, daß die
Rahmenverriegelung verlorengegangen ist und noch keine
Verriegelungswort-Konfiguration erkannt worden ist, oder partiell,
d.h. daß nur die Blocktaktsignalimpulse, die mit den Impulsen
des Rahmentaktsignals Ht zusammenfallen, berücksichtigt
werden, wenn das Signal VR zur Suche des Rahmenverriegelungsworts
sich im logischen Zustand "0" befindet, was bedeutet, daß eine
Verriegelungswort-Konfiguration von der Vorrichtung als
Verriegelungswort für den laufenden Rahmen erkannt worden war.
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Die Schaltung 70 zur Auswahl der Verriegelungswort-
Konfiguration besteht, wie in Figur 2 gezeigt, aus einem
logischen UND-Tor mit zwei Eingängen, von denen der eine mit dem
Ausgang 18 der Schaltung 10 zur Suche nach der
Verriegelungswort-Konfiguration und der andere mit dem Ausgang 63 der
Schaltung 60 zur Definition von Zeitfenstern verbunden ist. Da
die Schaltung 70 am Ausgang der Schaltung 10 zur Suche einer
Rahmenverriegelungs-Konfiguration liegt, wählt sie unter den
logischen Zuständen 1 des Konfigurations-Erkennungssignals Ct
diejenigen aus, die durch echte Verriegelungswörter oder ihre
Nachahmungen mit der gleichen Position wie letztere bezüglich
der Blockaufteilung hervorgerufen wurden, und zwar entweder
systematisch, wenn die Rahmenverriegelung verlorenging und
noch keine Rahmenverriegelungs-Konfiguration gefunden wurde,
oder mit der Periodizität eines Rahmens, wenn die
Rahmenverriegelung als erfolgt betrachtet wird. Aufgrund dieser Auswahl
unter den erkannten Rahmenverriegelungs-Konfigurationen wird
die größte Zahl der falschen Synchronisationen eliminiert. Mit
dem angegebenen Beispiel einer Bitfolge gibt es nämlich im
Mittel etwa 20 Nachahmungen der
Rahmenverriegelungs-Konfiguration, die gleichmäßig bezüglich der Blockaufteilung verteilt
sind. Ohne die vorgeschlagene Auswahl erstreckt sich die Suche
nach dem Verriegelungswort in einem Rahmen auf 660 Wörter zu
fünf Bits und erfordert elf Rahmen für die Verriegelung auf
ein echtes Verriegelungswort mit einer Wahrscheinlichkeit
größer als 99/100. Durch die vorgeschlagene Auswahl erstreckt
sich die Suche nach dem Verriegelungswort nur mehr über 60
Wörter von fünf Bits, die bezüglich der Blockunterteilung
richtig angeordnet sind und benötigt nur mehr zwei Rahmen für
eine Verriegelung auf ein echtes Verriegelungswort mit einer
Wahrscheinlichkeit oberhalb 99/100.
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Die Schaltung 80 zur Kontrolle der erfolgten
Rahmenverriegelung 80 hat die Aufgabe, wie oben angegeben, die
binären Signale P betreffend den Verriegelungsverlust und VR
betreffend die Verriegelungssuche zu erzeugen. Die Schaltung
entscheidet über die Rahmenverriegelung oder deren Verlust,
sobald die Verriegelungswörter von drei aufeinanderfolgenden
Rahmen erkannt oder nicht erkannt wurden. Sie besitzt, wie
Figur 4 zeigt, ein dreistufiges Schieberegister, dessen
Dateneingang mit dem Ausgang der Schaltung 70 zur Auswahl der
Verriegelungs-Konfiguration und dessen Takteingang mit dem
Ausgang 63 der Schaltung 60 zur Fensterdefinition verbunden ist,
ein logisches UND-Tor 86 mit drei Eingängen und ein logisches
NICHT-ODER Tor 87 mit drei Eingängen, die an die nicht
komplementären Ausgänge der drei Stufen 83, 84 und 85 des
Schieberegisters angeschlossen sind, eine RS-Kippstufe 88, deren
Nullsetzungseingang mit dem Ausgang des logischen UND-Tors 86
und dessen Einschalteingang mit dem Ausgang des logischen
NICHT-ODER-Tors 87 verbunden ist, und ein logisches NICHT-
ODER-Tor 89 mit zwei Eingängen, von denen das eine mit dem
nicht komplementären Ausgang der ersten Stufe 83 des
Schieberegisters und der andere mit dem komplementären Ausgang der
RS-Kippstufe 88 verbunden ist.
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Die drei Stufen 83, 84 und 85 des Schieberegisters
werden am Ende jedes Zeitfensters, das von der Schaltung 60
zur Definition von Zeitfenstern definiert wird, beschrieben,
wobei die erste Stufe 83 auf den logischen Zustand 1 übergeht,
wenn eine Rahmenverriegelungs-Konfiguration während des
Zeitfensters erkannt worden ist, das dem Einschreiben vorausgeht,
oder in den Zustand "0" im entgegengesetzten Fall.
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Das logische UND-Tor 86 läßt die RS-Kippstufe 88 in
den logischen Zustand "0" übergehen, wenn die drei Stufen 83,
84, 85 des Schieberegisters in den logischen Zustand 1
gelangen, was bedeutet, daß eine Verriegelungswort-Konfiguration in
drei aufeinanderfolgenden Zeitfenstern erkannt wurde und ein
Kriterium der Rahmenverriegelung vorliegt.
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Das logische NICHT-ODER Tor 87 läßt die RS-Kippstufe
88 in den logische Zustand 1 kippen, wenn die drei Stufen 83,
84, 85 des Schieberegisters in den Zustand 0 übergehen, was
bedeutet, daß keine Verriegelungswort-Konfiguration in drei
aufeinanderfolgenden Zeitfenstern erkannt worden ist und ein
Kriterium des Rahmenverriegelungsverlusts vorliegt.
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Die RS-Kippstufe 88 speichert durch ihren Zustand das
letzte Rahmenverriegelungs- oder Rahmenverriegelungsverlust-
Kriterium, das überprüft worden ist. Das Binärsignal P
bezüglich des Verriegelungsverlusts wird vom nicht komplementären
Ausgang Q dieser Kippstufe entnommen.
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Das logische NICHT-ODER-Tor 89 erzeugt das Binärsignal
VR betreffend die Suche nach der Verriegelung, und sein
Ausgang geht auf den logischen Pegel 1 über, wenn die
RS-Kippstufe 88 sich im Zustand 1 befindet, was einen Verlust der
Rahmenverriegelung bedeutet, und wenn die erste Stufe 83 des
Schieberegisters sich im Zustand 0 befindet, was bedeutet, daß
keine Verriegelungswort-Konfiguration während des letzten
Zeitfensters erkannt worden ist.
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Die beschriebene Vorrichtung besitzt drei
unterschiedliche Betriebsphasen:
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- eine erste Phase entsprechend einem Verlust der
Rahmenverriegelung, wobei das Rahmenverriegelungswort in drei
aufeinanderfolgenden Rahmen nicht erkannt worden ist und die letzte
Erkennung eines Rahmenverriegelungsworts länger als einen
Rahmen zurückliegt, wobei während dieser ersten Phase die
Blockzeitbasis 30 auf die Bit folge durch die Schaltung 20 zur
Erfassung der Blockunterteilung permanent synchronisiert und
die Rahmenzeitbasis 40 in Erwartung der Erfassung der ersten
Rahmenverriegelungs-Konfiguration blockiert bleibt und wobei
die Schaltung 60 zur Definition der Zeitfenster im Rhythmus
der Datenblöcke Zeitfenster zur Suche nach der Verriegelungs-
Konfiguration erzeugt,
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- eine zweite Betriebsphase, die ebenfalls einem
Rahmenverriegelungsverlust entspricht, wobei aber die letzte Erfassung
eines Rahmenverriegelungsworts nicht weiter als ein Rahmen
zurückliegt, wobei während dieser zweite Phase die
Blockzeitbasis 30 weiter und dauernd auf die Bit folge durch die
Schaltung 20 zur Erfassung der Blöckunterteilung synchronisiert
bleibt und die Rahmenzeitbasis 40 seit der Erfassung des
Verriegelungsworts entsperrt ist und wobei die Schaltung zur
Definition von Zeitfenstern diese Suchfenster im Rhythmus der
Rahmen erzeugt,
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- und eine dritte Phase entsprechend einer Rahmenverriegelung,
nachdem ein Rahmenverriegelungswort in drei aufeinander
folgenden Rahmen erkannt worden ist und seitdem in mindesten einem
von drei Rahmen erkannt wird, wobei während dieser Phase die
Blockzeitbasis 30 nicht mehr von der Schaltung 20 zur Suche
nach der Blockunterteilung auf die Bit folge synchronisiert
ist, sondern frei läuft, um einen Synchronisationsverlust
aufgrund falscher Datenbits aus Übertragungsfehlern zu
vermeiden, während der die Rahmenzeitbasis entsperrt bleibt und
die Schaltung zur Definition von Zeitfenstern weiter
Zeitfenster zur Suche nach Verriegelungs-Konfigurationen im
Rahmenrhythmus erzeugt.
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Ohne den Rahmen der Erfindung zu verlassen, kann man
gewisse Maßnahmen verändern oder durch gewisse äquivalente
Mittel ersetzen. Man kann insbesondere die Schaltung zur Suche
nach einer Rahmenverriegelungs-Konfiguration verändern, um sie
an ein verteiltes Verriegelungswort anzupassen, beispielsweise
indem ihren Schieberegistern eine Anzahl von Stufen gegeben
wird, die ausreicht, um den Teil des Rahmens aufzunehmen, auf
den sich ein Verriegelungswort erstreckt, und indem eine
geeignete Auswahl der Ausgänge der Registerstufen verwendet
wird. Wenn das verteilte Verriegelungswort Elemente an einer
gleichen Position in den Blöcken bezüglich des Einfügungsbits
C besitzt, kann man ein durch eine geeignete phasenverschobene
Version des Blocktakts getaktetes Schieberegister verwenden,
dessen Länge ausreicht, um alle Bits des Verriegelungsworts
unter Berücksichtigung des Einschreiberhythmus aufzunehmen,
wobei die Erfassung des Einfügungsbits mit Hilfe eines
besonderen Schieberegisters mit zwei Stufen erfolgt, das mit dem
Bittakt beschrieben wird.