DE2121405A1 - Synchronisationseinrichtung für digitale Datensignale - Google Patents

Synchronisationseinrichtung für digitale Datensignale

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DE2121405A1
DE2121405A1 DE19712121405 DE2121405A DE2121405A1 DE 2121405 A1 DE2121405 A1 DE 2121405A1 DE 19712121405 DE19712121405 DE 19712121405 DE 2121405 A DE2121405 A DE 2121405A DE 2121405 A1 DE2121405 A1 DE 2121405A1
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Robert D. Webser N.Y. Houston (V.St.A.)
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    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description

Synchronisationseinrichtung für digitale Datensignale
In vielen Datenübermittlungssystemen werden Informationen übertragen, die wertlos sind, wenn sie nicht auf einen gewissen Zeitwert oder eine Zeitskala bezogen werden, die dem Sender und dem Empfänger gemeinsam ist. Ein allgemein geläufiges Beispiel dafür ist das Fernsehen, bei dem das empfangene Bild unlesbar ist, wenn nicht der Takt des Empfängers hinsichtlich Phase und Frequenz mit demjenigen des Senders synchronisiert ist. Ähnliche Probleme bestehen bei Zeitmultiplex-Telemetriesystemen, Faksimilesystemen und ähnlichen Einrichtungen. In solchen Systemen werden Informationen in einer sich wiederholenden Folge gleichmäßiger kurzer Intervalle übertragen. Der größte Teil eines jeden Intervalls dient zur Übertragung von Bild- oder anderen Daten, ein Teil des Intervalls ist für die Übertragung eines Synchronisationssignals vorbestimmter Form vorgesehen. Ein allgemeines Problem besteht darin, die Frequenz und die Phase des Synchronisationssignals bei Vorhandensein von Rauschen, Verzerrungen, Signalunterdrückungen oder von Informationssignalen, die den Synchronisationssignalen ähnlich sind, zuverlässig auszuwerten. Die Übertragung eines besonderen Synchronisationssignals trägt unnötigerweise
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zur Kompliziertheit der Ubertragungs einrichtungen bei und verringert außerdem das übertragbare Informationsvolumen, da ein Teil der Bandbreite durch das Synchronisationssignal beansprucht wird.
Bekannte digitale Übertragungssysteme arbeiten im allgemeinen nicht mit der Übertragung eines besonderen Synchronisationssignals. Statt dessen werden die Übergänge zwischen den einzelnen Signalbits durch verschiedene Vorrichtungen ausgewertet, deren Arbeitsweise von der Art der empfangenen digitalen Ilodulation abhängt, die beispielsweise in einer Amplitudentastung, in einer Frequenzumtastung oder in einer Pulsphasenmodulation bestehen kann. Wenn die Bitübergänge als Impulse ausgewertet v/erden, so werden sie einem digitalen Phasendetektor zugeführt, der eine Anzeige darüber liefert, ob ein örtliches erzeugtes Impulssignal den Übergängen voreilt oder nacheilt. Die Synchronisation wird derart durchgeführt, daß dem örtlich erzeugten Impuls signal Impulse entzogen werden, wenn die Übergänge gegenüber dem Impulssignal zu spät liegen, oder indem dem örtlich erzeugten Impulssignal Impulse beigefügt werden, wenn die Übergänge gegenüber dem Impulssignal zu früh liegen.
Die Aufgabe der Erfindung besteht darin, eine Synchronisationseinrichtung für digitale Datensignale zu schaffen, die einfach und wirtschaftlich aufgebaut is^ünd zuverlässig arbeitet. Insbesondere soll sie innerhalb eines vorgegebenen Frequenzbereiches ein praktisch konstantes Verhältnis zwischen Phase und Frequenzverhalten zeigen. Sie soll die Synchronisation eines örtlich erzeugten Zeitbezugssignals mit einem ankommenden Datensignal ermöglichenο
Eine Synchronisations einrichtung für digitale Datensignale zeichnet sich zur Lösung dieser Aufgabe erfindungsgemäß aus durch eine Aufnahmeschaltung für Datensignale einer Bitfrequenz Ffe, eine erste Schaltung zur Erzeugung eines Impulssignalzuges einer Frequenz N · ffe, wobei ffe ungefähr gleich Fb ist, eine zweite Schaltung zur Erzeugung eines Impulssignalzuges einer Frequenz fc>
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die niedriger als die Frequenz f^ ist, eine Schaltung zur Erzeugung eines Zeitbezugssignals mit einer Augenblicksfrequenz f^ + fc/N, eine Schaltung zum Vergleich der Phasenbeziehung zwischen jedem DatensignäEbergang und jedem Taktimpuls und eine mit der ersten und der zweiten Schaltung zur Erzeugung eines Impulssignalzuges und der Vergleichsschaltung verbundene Verknüpfungsschaltung, die Impulszüge mit der Frequenz Nf^ + f und Uf-J3 - fc erzeugt und einen dieser Impulszüge der Schaltung zur Erzeugung des Zeitbezugssignals zuführt, wenn deren Signale den aufgenommenen Datensignalen voreilen oder nacheilen.
Die Erfindung wird im folgenden anhand der Figuren beschrieben· Es zeigen:
Fig. 1 ein Bockschaltbild einer gemäß der Erfindung arbeitenden
Synchronisationse inrichtung,
Fig. 2 eine schematische Darstellung eines Teils der in Figo 1
gezeigten Schaltung und
Fig« 3a bis 3e die in den in Fig. 1 und 2 gezeigten Anordnungen auftretenden Signalverlaufe.
Bei der in Figo 1 gezeigten Blockschaltung ist das Ausgangssignal des quarzgesteuerten Oszillators 10 so eingestellt, daß Impulse mit einer Frequenz N · f^ erzeugt werden, wobei N das Teilungsverhältnis des Frequenzteilers 12 und ffe ungefähr gleich der Bitfolgefrequenz F^ der an der Eingangsklemme 14 nach der Empfangsauswertung erscheinenden binären Daten ist. Das Ausgangssignal des quarzgesteuerten Oszillators 10 wird einem Eingang des NAND-Gatteis 16 und einem Korrekturoszillator 18 zugeführt. Dieser erzeugt einen Impulszug der Frequenz f„, er ist mit einem Eingang der NAND-Gatter 18 und 20 verbunden. Das Ausgangssignal des Oszillators 10 bewirkt eine leichte Synchronisation des Korrekturoszillators 18, um sicherzustellen, daß keine zeitliche Koinzidenz der Impulse des Korrekturoszillators mit den Zählimpulsen des Quarzoszillators auftritt„ Die Ausgangssignale der NAND-Gatter 16 und 18 sind den Eingängen
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eines UND-Gatters 22 zugeführt. Das Ausgangssignal des UND-Gatters 22 ist auf die Hochfrequente Seite eines N Bit-Frequenzteilers 12 geführt, dessen Ausgangsfrequenz fQ dem wiederhergestellten Bit-Takt entspricht. Der N Bit-Frequenzteiler erzeugt zwei Ausgangssignale entgegengesetzter Phase auf den Leitungen 13 und 15» die dem Eingang eines digitalen Phasendetektors 26 zugeführt werden. Auf seinen anderen Eingang werden die empfangenen binären Daten geführte Der digitale Phasendetektor 26 hat, wie noch eingehender anhand der Fig. 2 "beschrieben wird, zwei Ausgänge, wobei das Ausgangssignal auf der Leitung 28 anzeigt, daß die Bitübergänge am Eingang den Impulsen des Frequenzteilers 12 nacheilen, während das Ausgangs signal auf der Leitung 30 anzeigt, daß die Bitübergänge am Eingang den Impulsen des Frequenzteilers 12 voreileno Das Ausgaiigssignal auf der Leitung 28 ist auf.den zweiten Eingang des NAND-Gatters 18 geführt, das Ausgangssignal auf der Leitung 30 ist auf den zweiten Eingang des NAND-Gatter 20 geführt. Ein Ausgangssignal des Korrekturoszillators 18 ist auf den zweiten Eingang des NAND^Gatters 18 über die Leitung 32, ein anderes Ausgangssignal des Korrekturoszillators ist auf den anderen Eingang des NAND-Gatter 20 über die Leitung 34 geführt.
Beim Betrieb der Anordnung erzeugt der quarzgesteuerte Oszillator 10 schmale Ausgangs impulse (verglichen mit der Periode) mit der Frequenz f^ ° N (f^ ist die nominale Datenbitfrequenz und beträgt beispielsweise 200 Bits pro Sekunde). Typische Werte für
f und N sind beispielsweise 175 Hz bzw. 200 Hz. Diese Impulse c
werden dem NAND-Gatter 16 zugeführt, welches durch das Ausgangssignal des NAND-Gatter 20 gesteuert wird. Die Ausgangssignale des Korrekturoszillators 18 auf den Leitungen 32 und 34 sind schmale Impulse, sie entsprechen dem Zustand einer "Unterdrückung" oder einer "Einfügung". Ein Vergleich der empfangenen binären Datenbitfrequenz (oder der Folgefrequenz der Bitübergänge) an der Klemme 14 mit der Bitfrequenz des Teilers 12 im digitalen Phasendetektor 26 ergibt eine Anzeige darüber, ob die Phase am Ausgang fQ des Frequenzteilers 12 gegenüber der binären Bitfrequenz voreilt (Leitung 28) oder nacheilt (Leitung 30).
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Eilt die Phase der Signale fQ vor, so werden Impulse in dem mit dem Qurzoszillator 10 erzeugten Impulszug unterdrückt, so daß die Frequenz der Ausgangsimpulse des UND-Gatters 22 den Wert Nf^ .- fQ hat. Eilt die Phase des Signals fQ nach, so werden Impulse in den Impulszug des Quarzoszillators 10 eingefügt, so daß die Frequenz des Ausgangssignals des NAND-Gatters 22 den Wert Nf^ + fQ hat. Eine eingehende Beschreibung der Betriebsweise erfolgt noch anhand der Fig. 3»
Das Ausgangssignal des UND-Gatters 22 steuert den Frequenzteiler 12 mit einer Frequenz über N · f^, wenn das Signal fQ den Bitübergängen der binären Daten nacheilt. Es steuert den Teiler 12 mit einer Frequenz unter N · f-^, wenn das Signal fQ den Bitübergängen der birnären Daten voreilt. Die Zählung wird mit dieser Frequenz fortgesetzt, bis der Phasendetektor 26 eine Anzeige des jeweils entgegengesetzten Phasenzustandes liefert. Es sei bemerkt, daß der Augenblickswert des Ausgangssignals des Frequenzteilers 12 niemals ganz synchron mit den empfangenen binären Daten ist, sondern zwischen den Werten f, + '£ /N geändert wird, was bei den vorstehend genannten Parametern einem Änderungsanteil von ca. 0,04 % des gewünschten Wertes entspricht. Diese Änderung liegt innerhalb der Toleranzgrenzen der meisten digitalen Synchronisationssysteme. Es sei ferner darauf hingewiesen, daß der mittlere Wert des Ausgangssignals des Freuqnezteilers bzw. der Größe fg gleich F- ist.
Die Bandbreite der digitalen Phasenregelschleife ist durch die Frequenz des Korrekturoszillators 18 und das Teilungsverhältnis N bestimmt und beträgt 2f„/N oder + f_/N, Daher kann der Korrekturoszillator zur Einstellung der Empfindlichkeit bzw. zur Anpassung an verschiedene binäre Bitfrequenzen verwendet werden. Ferner verhindert die geringe Bandbreite die Beeinträchtigung der Phase dee Frequenzteilers 12 durch infolge Rauschen erzeugte Bits. Der Phasenfehler Z im eingeschwungenen Bustand (flackern) ist für jede Frequenzdifferenz zwischen F^ und f^ konstant bie zu + ίΛ/Ν und ist gleich 360/N Grad für empfangene
— c
Bitübergänge mit ZeitIntervallen, die häufiger als 1/fc sind.
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Er steigt in mehrfachen von KZ an (K = 1, 2, 3.ο.), wenn die empfangenen Bitübergänge einen zeitlichen Abstand zueinander haben, der größer als K/fQ ist (für fQ kleiner als f^/2.).
Es wurde bereits beschrieben, daß die Erfindung ein im Bereich der Betriebsfrequenzen konstantes Verhältnis zwischen Phase und. Frequenz haben soll . Diese Eigenschaft verringert die den Phasenfehler erzeugenden Parameter, so daß eine genaue Steuerung des Phasenfehlers durch Steuerung des Teilungsverhältnisses N möglich ist. Wie bereits beschrieben, erfolgt eine Einstellung des Ausgangssignals des Frequenzteilers 12 entweder durch Einfügung oder durch Unterdrückung von Impulsen innerhalb des Impulszuges vom UIID-Gatter-22. Eingefügte Impulse verschieben die Phase in Richtung einer Voreilung, unterdrückte Impulse verzögern die Phase, Der digitale Phasendetektor 26 bestimmt, ob die dem Frequenzteiler zugeführten Impulse mit einer Einfügung oder eine Unterdrückung zu versehen sind. Das Ausgangssignal fQ an der Klemme 34 representiert synchronisierte Ausgangsimpulse mit einer Augenblicksfreque^ des Viertes f·, + f_/N, während die mittlere Frequenz f, + (^. fc/N) ist. Das Ausgangs signal fQ wird allgemein auch als Bittakt bezeichnet, weshalb diese Bezeichnung im folgenden auch verwendet wird.
In Figo 2 sind der Phasendetektor 26 und der Korrekturoszillator 18 im einzelnen dargestellt, während Verknüpfungsschaltungen in Blockdarstellung gezeigt sind. Es sei bemerkt, daß eine eingehende Beschreibung der besonderen Schaltungsausführung des quarzgesteuerten Oszillators 10, der Verknüpf ungs schaltungen und des Frequenzteilers 12 nicht erforderlich ist, da ihre Komponenten bekannt sind. Der Korrekturoszillator 18 enthält einen transistorisierten astabilen Multivibrator mit Transistoren 40 und 42„ Die Basis des Transistors 40 ist mit dem Kollektor des Transistors 42 über einen Kondensator 44 verbunden, während die Basis des Transistors 42 mit dem Kollektor des Transistors 40 über einen Kondensator 46 verbunden ist. Das Ausgangs signal des astabilen Multivibrators am Kollektor des Transistors 42 ist ein Impulszug, der in idealisierter Form dargestellt ist und
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beispielsweise eine Frequenz von 175 Hz hat. Der Kollektor des Transistors 42 ist mit der Anode einer Halbleiterdiode 50 verbunden, deren Kathode mit dem Ausgang des quarzgesteuerten Oszillators 10 verbunden ist. Wie bereits beschrieben, bewirkt das Ausgangssignal des quarzgesteuerten Oszillators 10 eine leichte Synchronisation des KorrekturOszillators 18 mit dem quarzgesteuerten Oszillator 10, um sicherzustellen, daß keine zeitliche Koinzidenz der Impulse des Korrekturoszillators mit den Zählimpulsen des quarzgesteuerten Oszillators auftritt» Hierzu ist folgende Funktion vorgesehen« Die Amplitude der Impulse des quarzgesteuerten Oszillators 10 ist so eingestellt, daß sie viel geringer als die Amplitude der am Kollektor des Transistors 42 erscheinenden Impulse ist. Wenn das Potential am Kollektor des Transistors 42 niedrig ist, so haben die Impulse des quarzgesteuerten Oszillators keine Wirkung auf die zeitliche Steuerung des Oszillators 18, wenn die Diode 50 in Sperrichtung gepolt ist. Wenn das Potential am Kollektor des Transistors 42 hoch ist, so fließt ein Strom vom Kollektor des Transistors 42 über die Diode 50, wenn das Ausgangssignal des Oszillators 10 seinen geringen Amplitudenwert hat. Diese geringen Amplitudenimpulse haben innerhalb des größeren Teils des Zeitzyklus keine Wirkung auf die zeitliche Steuerung des Oszillators 18. Kurz vor dem Ende des positiven Teils des Zyklus des Oszillators 18 am Kollektor des Transistors 42 schalten die durch die Wirkung des Oszillators 10 an der Diode 50 erscheinenden Impulse den Oszillator 18 etwas f früher, als dies ohne Synchronisation geschehen würde. Dieser Vorgang erfolgt in zeitlicher Synchronisation mit der Anstiegsflanke der Impulse des Oszillators 10. Da die dem Kollektor des Transistors 42 nachgeordnete Schaltung bis zum Eingang des Frequenzteilers 12 eine größere Verzögerung hat, als sie am Ausgang des Oszillators 10 erscheint, besteht die Wirkung der Synchronisation der Anstiegsflanken am Kollektor des Transistors 42 mit den Anstiegsflanken des Oszillators 10 darin, daß die erhaltenen Signalverläufe nicht zeitlich koinzident am Eingang des Frequenzteilers 12 auftreten«, Der Kollektor des Transistors 42 ist ferner mit dem Eingang des Inverters 52 über eine erste
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Differenzierschaltimg verbunden, die aus einem Kondensator 54 und Widerständen 56 und 58 besteht. Der Eingang des Inverters 60 ist mit dem Kollektor 'des Transistors 42 über eine zweite Differenzierschaltung· verbunden, die aus einem Kondensator 62 und Widerständen 64 und 65 besteht. Die Differenzierschaltungen wirken auf die Ausgangsimpulse am Kollektor des Transistors 42 ein und erzeugen eine Reihe schmaler Impulse, die an den Übergängen der Ausgangsimpulse auftreten. Die Widerstands- und Kapazitätswerte der Differenzierschaltungen sind so gewählt, daß die zeitliche Dauer der mit der ersten Differenzierschaltung erzeugten schmalen Impulse, die dem Inverter 52 zugeführt werden, langer ist als die zeitliche Dauer der mit der zweiten Differenzierschaltung erzeugten schmalen Impulse, die dem Inverter 60 zugeführt werden„ Der Inverter 52 invertiert und formt die ihm zugeführten Impulse, sein Ausgangssignal wird einem Eingang des NAND-Gatters 18 zugeführt. Wie noch beschrieben wird, sind die durch den Inverter 52 gelieferten Impulse "Unterdrückungsimpulse". Die dem Inverter 60 zugeführten 'Impulse werden invertiert und einem Eingang des NAND-Gatters 20 zugeführt. Es handelt sich dabei um "Einfügungsimpulse". Das Ausgangssignal des NAND-Gatters 20 ist auf einen Eingang des NAND-Gatters 16 geführt. Das Ausgangssignal des NAND-Gatters 16 ist auf einen Eingang des UND-Gatters 22 geführt, dessen Ausgangs signal mit dem hochfrequenten Eingang des Frequenzteilers 12 verbunden ist. Der Ausgang des NAND-Gatters 18 ist mit dem zweiten Eingang des UND-Gatters 22 verbunden« Der Ausgang des quarzgesteuerten Oszillators 10 ist mit dem zweiten Eingang des NAND-Gatters 16 verbunden.
Die binären Datenbitübergänge werden einem Eingang der NAND-Gatter 80 und 82 zugeführt. Das Taktausgangssignal des Frequenzteilers 12 wird dem anderen Eingang des NAND-Gatters 82 über die Leitung 13 zugeführt, während das Taktausgangssignal entgegengesetzter Phase dem anderen Eingang des NAND-Gatters 80 über die Leitung 15 zugeführt wird. Das Ausgangssignal des NAND-Gatters 80 ist mit einem Eingang des NAND-Gatters 84 verbunden, das Ausgangssjpal des NAND-Gatters 82 ist auf einen Eingang des NAND-Gatters 86 geführt. Die Ausgänge der Gatter 84 und 86 sind
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jeweils aufeinander zurückgeführt, so daß beide Gatter als Flip-Flop-Schaltung arbeiten, die mit Setz- und Rückstelleingängen in der dargestellten Weise versehen ist.
Die Arbeitsweise einer Einrichtung nach der Erfindung wird im folgenden anhand der in Fig. 3a bis 3e gezeigten Signälverläufe beschrieben.
Der in Fig. 3a gezeigte Signalverlauf ist ein typisches Datensignal, das aus den binären Werten 1 und 0 zusammengesetzt ist0 Der in Fig. 3b gezeigte Signalverlauf kennzeichnet eine gewünschte Phasenbeziehung zwischen den Datensignalen und dem Bittakt.
Wie bereits beschrieben, erfolgt der Phasenvergleich üblicherweise zwischen den Datenbitübergängen und dem Taktsignal. Die die Übergänge der Anstiegsflanken der Datenimpulse kennzeichnenden Impulse sind in Fig. 3c dargestellt. Ein Signalverlauf, der dem Taktsignal mit entgegengesetzter Phase entspricht, ist in Fig. 3d dargestellt. Das auf der Leitung 13 des Frequenzteilers 12 erzeugte Taktsignal ist in Fig. 3e dargestellt.
Die NAND-Gatter 84 und 86 bilden eine Verriegelungs- oder Flip-Flop-Schaltung, die durch die negativen Impulse des NAND-Gatters 80 oder des NAND-Gatter s 82 gesteuert wird. Das Ausgangssignal des NAND-Gatters 84 kennzeichnet den Zustand, in dem der Bit-Takt voreilt, das Ausgangssignal des NAND-Gatters kennzeichnet den Zustand, in&em der Bit-Takt nacheilt.
Die in den Fig. 3a bis 3e dargestellten Signalverläufe gelten unter der Voraussetzung, daß bei Einschaltung der Anordnung der Bit-Takt den Datenübergängen nacheilt. Zu diesem Zeitpunkt ändert sich das Ausgangsisignal des NAND-Gatters 82, das den Anfangswert 0 hat, nicht. Das Taktsignal entgegengesetzter Phase eilt jedoch den Datenübergängen voraus. Dadurch wird ein negativer Impuls am Ausgang des NAND-Gatters 80 erzeugt (unter Fig. 3e dargestellt), der das Ausgangssignal des NAND-Gatters 84 auf den Wert 1 umschaltet, wie es in Fig. 3f dargestellt ist. Da
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die NAND-Gatter 84 und 86 in Form einer Flip-Flop-Schaltung angeordnet sind, wird das Ausgangssignal des ITAND-Gatters öG vom Anfangswert 1 auf den Wert O"umgeschaltet, wie es in Fig. 3g dargestellt ist. Das Ausgangssignal des quarzgesteuerten Oszillators 10 erzeugt in der in Fig. 3h dargestellten Weise Unterdrückungs- und Einfügungsimpulse, wie sie in Fig. 3i und 3 j dargestellt sind. Die Unterdrückungsimpulse haben beispielsweise eine Dauer von ca. 2,5 Hikrosekunde bei einer Frequenz des Qarzoszillators von 400 kHz, während die Einfügungsimpulse eine Dauer von ca. 100 Nanosekunden haben. Das Eingangssignal für das NAND-Gatter 18 besteht aus den Unterdrückungs impulsen und den Voreilungssignalen, die in Fig. 3f dargestellt sind. Das Ausgangssignal des NAND-Gatters 18 ist zum Zeitpunkt der Unterdrückungsimpulse für ein positives Voreilungssignal O0 Dieses Signal sperrt das UND-Gatter 22 für eine seiner Länge entsprechende Zeit. Zu diesem Zeitpunkt besteht das Eingangssignal am
NAND-Gatter 20 aus den in Fig. 3d gezeigten Einfügungsimpulsen und dem Nacheilungssignal, das in Fig. 3g mit dem Wert 0 dargestellt ist. In diesem Zustand wird das NAND-Gatter 20 in der in Fige 3k gezeigten Weise aufgesteuert. Das positive Ausgangssignal des NAND-Gatters 20 mit dem Wert 1 ist auf einen Eingang des NAND-Gatters 16 geführt. Das Ausgangssignal des Quarzoszillators wird dem anderen Eingang des UND-Gatters 22 über das NAND-Gatter 16 zugeführt. Da das Ausgangssignal des ITAND-Gatters für eine zeitliche Dauer den Wert 0 hat, die gleich der zeitlichen Dauer der Unterdrückungsimpulse ist, was der Unterdrückung eines Zählimpulses des Oszillators 10 entspricht, ist die Frequenz des Ausgangssignals des UND-Gatters 22 in der in Fig. 31 dargestellten Weise gleich der Frequenz des Quarzoszillators abzüglich der Frequenz der Unterdrückungsimpulse, d.h. Nf^ - fc·
Das vorstehende Verfahren der Unterdrückung von Impulsen wird wiederholt, bis der Bit-Takt den Datenübergängen voreilt. In diesem Zustand verursachen die zeitlich konizidenten Spannungen am Eingang des NAND-Gatters 82 die Erzeugung eines negativen Impulses (dargestellt unter Fig. 3f)» Dieser negative Impuls
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stellt die Flip-Flop-Schaltung zurück, so daß das Ausgangssignal des NAHD-Gatters 86 von 0 auf 1 umgeschaltet wird, wie es in Fig. 3g dargestellt ist„ Das Ausgangssignal des NAND-Gatters wird auf 0 umgeschaltet.
Die Eingangs signale des NAND-Gatters 18, die Unterdrückungs impulse und das Voreilungssignal erzeugen ein Ausgangssignal am NAND-Gatter 18, welches das UND-Gatter 22 für die zeitliche Dauer des Hacheilungssignals aufsteuert»
Die Eingangssignale am NAND»Gatter 20, die Einfügungsimpulse und das Nacheilungssignal sperren das NAND-Gatter 20 für die zeitliche Dauer des Einfügungsimpulses. Das Ausgangssignal des NAND-Gatters 16 representiert daher die Frequenz des Quarzoszillators zuzüglich der Frequenz der Einfügungsimpulse. Das Ausgangssignal des UND-Gatters 22, das in Fig. 31 dargestellt ist, ist identisch mit dem Ausgangssignal des NAND-Gatter 16, dar das Gatter 22 durch das Ausgangssignal des NAND-Gatters 18 während derjenigen Zeit, in der das Nacheilungssignal den Wert 1 hat, aufgesteuert ist. Die Frequenz am Ausgang des UND-Gatters 22 hat daher den Wert N ; f, + f β
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Die Erfindung wurde vorstehend anhand eines Ausführungsbeispiels beschrieben, ist auf dieses jedoch nicht beschränkt, denn es können zahlreiche Änderungen der AusXührungsform und ihrer Bestandteile vorgesehen sein, ohne vom Grundgedaken der Erfindung abzuweichenο
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Claims (6)

  1. 212U05
    Patentansprüche
    Synchronisationseinrichtung für digitale Datensignale, gekennzeichnet durch eine Aufnahmeschaltung für Datensignale einer Bitfrequenz P^, eine erste Schaltung (10) zur Erzeugung eines Impulssignalzuges einer Frequenz N ° f, , wobei f, ungefähr gleich F, ist, eine zweite Schaltung (18) zur Erzeugung eines Impulssignalzuges einer Frequenz f., die niedriger als die Frequenz f^ ist, eine Schaltung (12) zur Erzeugung eines Zeitbezugssignals mit einer Augenblicksfrequenz f·, + f„/N, eine Schaltung (26) zum Vergleich der Phasenbe-Ziehung zwischen jedem Datensignalübergang und jedem Zeitbezugsimpuls und eine mit der ersten und der zweiten Schaltung (10, 18) zur Erzeugung eines Impulssignalzuges und der Vergleichsschaltung (26) verbundene Verknüpfungsschaltung (16, 18, 20, 22), die Impulszüge mit der Frequenz N · fb + fcund ~i N · f-u + f erzeugt und eirien dieser Impulszüge der Schaltung (12) zur Erzeugung des Zeitbezugssignals zuführt, wenn deren Signale den aufgenommenen Datensignalen voreilen oder nacheilen«
  2. 2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Schaltung (18) zur Erzeugung eines Impulssignalzuges die Bandbreite der Synchronisierung bestimmt.
  3. 3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Verhältnis zwischen Phase und Frequenz innerhalb des Betriebsfrequenzbereiches im wesentlichen konstant ist.
  4. 4. Einrichtung nach einem der Ansprüche 1 bis 3» dadurch gekennzeichnet, daß die Schaltung (12) zur Erzeugung eines Zeitbezugssignals ein N Bit-Frequenzteiler ist.
  5. 5". Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das Ausgangssignal der ersten Schaltung (10) zur Erzeugung eines Impulssignalzuges die zweite Schaltung (18) zur Erzeugung
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    eines Impulssignalzuges synchronisiert, so daß eine Koinzidenz zwischen .den Ausgangsimpulsen beider Schaltungen (10, 18) verhindert ist.
  6. 6. Einrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die zweite Schaltung (18) zur Erzeugung eines Impulssignalzuges einen astaMlen Multivibrator (40, 42) sowie eine erste und eine zweite Differenzierschaltung (54, 56, 58 j 62, 64, 65) am Ausgang des Multivibrators (40, 42) enthält und daß die Vergleichsschaltung (26) aus digitalen logischen Schaltelementen gebildet ist.
    7· Einrichtung nach Anspruch 5 und 6, dadurch gekennzeichnet, daß die Verknüpfungsschaltung ein erstes und ein zweites NAND-Gatter (18, 20) umfaßt, von denen jeweils ein Eingang mit einer Differenzierschaltung (54, 56, 58; 62, 64, 65) und der andere Eingang über Verbindungen (28, 30) mit Ausgängen der Vergleichsschaltung (26) verbunden ist, daß der Ausgang des ersten HAND-Gatters (18) mit einem Eingang eines UND-Gatters (22) verbunden ist, dass ein drittes NAND-Gatter (16) vorgesehen ist, dessen einer Eingang mit dem Ausgang des zweiten NAND-Gatters (20) verbunden ist und dessen anderer Eingang mit dem Ausgang der ersten Schaltung (10) zur Erzeugung eines Impulssignalzuges verbunden ist, während sein Ausgang mit dem zweiten Eingang des UND-Gatters (22) verbunden ist, und daß dar Ausgang des UND-Gatters (22) mit dem Eingang der Schaltung (12) zur Erzeugung eines Zeitbezugssignals verbunden ist.
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    Leeseite
DE19712121405 1970-05-01 1971-04-30 Synchronisationseinrichtung für digitale Datensignale Pending DE2121405A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US3380570A 1970-05-01 1970-05-01

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DE2121405A1 true DE2121405A1 (de) 1971-11-18

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