JPH0644746B2

JPH0644746B2 - 並列型パルス挿入回路

Info

Publication number: JPH0644746B2
Application number: JP63069336A
Authority: JP
Inventors: 尚延藤本; 幸夫須田; 勝利宮路
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-25
Filing date: 1988-03-25
Publication date: 1994-06-08
Anticipated expiration: 2009-06-08
Also published as: EP0334357B1; DE68922930D1; DE68922930T2; JPH01243632A; US5014271A; EP0334357A3; CA1317379C; EP0334357A2

Description

【発明の詳細な説明】〔概要〕データの多重変換装置に於けるフレーム同期信号や監視
ビット等のパルスを挿入する為の並列型パルス挿入回路
に関し、高速データに対するパルス挿入を経済的な構成で実現す
ることを目的とし、直列入力データを並列に変換した並列データを書込クロ
ック信号に従って書込み、読出クロック信号に従って前
記並列データを読出す並列型エラスティックメモリと、
該並列型エラスティックメモリから読出した並列データ
の一方のデータと、該データを遅延回路により１ビット
遅延したデータとの何れかを選択し、且つ選択されたデ
ータと前記並列データの他方のデータとの入替えを行う
か否かを制御する選択切替部と、パルス挿入要求により
前記並列型エラスティックメモリに加える前記読出クロ
ック信号を１パルス抜くか否かを制御し、且つ前記選択
切替部を制御して、該選択切替部の出力の並列データに
１ビット分の抜けを形成させる制御部と、前記１ビット
分の抜けを形成した部分に前記パルス挿入要求に従った
パルスを挿入するパルス挿入部とを備えて構成した。

〔産業上の利用分野〕

本発明は、データの多重変換装置に於けるフレーム同期
信号や監視ビット等のパルスを挿入する為の並列型パル
ス挿入回路に関するものである。

データ伝送システムに於ける多重変換装置に於いては、
フレーム同期信号やパリティビット等をデータ中に挿入
する必要があり、その為にパルス挿入回路が設けられて
いる。このパルス挿入回路は、データの速度に対応した
動作速度であることが必要であるから、高速データを処
理する場合は高価な構成となる。従って、高速データを
処理する場合でも、経済的な構成でパルスを挿入できる
構成が要望されている。

〔従来の技術〕

データ伝送システムに於いては、複数チャネルのデータ
を多重化して伝送し、受信側では多重分離して各チャネ
ルのデータとするものがあり、例えば、４５Ｍｂ／ｓの
速度のデータを、３６チャネル分多重化して、１．６Ｇ
ｂ／ｓの光信号に変換して伝送するシステムが提案され
ている。

第８図は多重変換装置の中で最も広く使用されているス
タッフ型の多重変換装置を例とした場合のフレーム説明
図であり、４チャネル分のデータを多重変換した場合を
示す。同図に於いて、Ｆ１〜Ｆ４はフレーム同期信号、
Ｈ１〜Ｈ８はスタッフ情報や監視情報等のハウスキーピ
ング情報、Ｖ１〜Ｖ４はスタッフィングの為のバリアブ
ルスロット、Ｄ１〜Ｄ２０はデータを示す。

このようなフレーム構成を用いた多重化信号を形成する
場合、高速動作を必要とする回路の規模を小さくする為
に、従来は、第９図に示す構成が用いられている。即
ち、各チャネルＣＨ１〜ＣＨ４対応にパルス挿入回路５
１〜５４を設け、各チャネルＣＨ１〜ＣＨ４のデータ
に、それぞれフレーム同期信号Ｆ１〜Ｆ４、ハウスキー
ピング情報Ｈ１〜Ｈ８、バリアブルスロットＶ１〜Ｖ４
へのスタッフビットの挿入等を行い、多重化部５５に於
いて多重化して送出するものである。従って、パルス挿
入回路５１〜５４は、チャネルＣＨ１〜ＣＨ４のデータ
の速度に対応した動作速度の回路構成とし、それらのデ
ータを多重化する多重化部５５は、多重化信号の速度に
対応した高速動作の回路構成とすれば良いことになる。

チャネルＣＨ１に対応するパルス挿入回路５１は、例え
ば、第１０図に示す構成を有し、６１はエラスティック
メモリ、６２，６３はパルス挿入部、６４は制御回路で
ある。チャネルＣＨ１のデータＤＡ１とクロック信号Ｃ
Ｋ１とがエラスティックメモリ６１に加えられ、このク
ロック信号ＣＫ１を書込クロック信号としてデータＤＡ
１が書込まれる。

エラスティックメモリ６１に書込まれたデータＤＡ１
は、制御回路６４からの読出要求信号ｅにより読出され
て、パルス挿入部６２，６３に加えられる。又エラステ
ィックメモリ６１のアンダフローを防止する為に、書込
アドレスと読出アドレスとの比較等により得られた位相
比較情報が制御回路６４に加えられ、アンダフローが生
じる前に制御回路６４からの読出要求信号ｅが阻止さ
れ、バリアブルスロットにスタッフビットの挿入が行わ
れる。又制御回路６４は、多重化部５５（第９図参照）
からのクロック信号ＣＫ２が加えられ、このクロック信
号ＣＫ２に同期して前述の読出要求信号ｅが出力され、
又パルス挿入部６２，６３に対する要求信号ａ〜ｄが出
力される。

従って、エラスティックメモリ６１から読出されたデー
タＤＡ１に、フレーム同期信号Ｆ１，ハウスキーピング
情報Ｈ１，Ｈ５及びバリアブルスロットＶ１へのスタッ
フビットが挿入され、クロック信号ＣＫ２に同期したデ
ータＤＡ２として多重化部５５へ加えられる。

第１１図は前述のチャネルＣＨ１が分担するフレーム構
成を示し、チャネルＣＨ１のデータＤＡ１（Ｄ１，Ｄ
５，Ｄ９，Ｄ１３，Ｄ１７，・・）に、フレーム同期信
号Ｆ１，ハウスキーピング情報Ｈ１，Ｈ５及びバリアブ
ルスロットＶ１へのスタッフビットが挿入されている。

第１２図は動作説明図であり、(a)〜(d)は制御回路６４
から出力される要求信号ａ〜ｄ、(e)は読出要求信号
ｅ、(f)はフレーム信号である。即ち、(a)に示す要求信
号がパルス挿入部６２に加えられて、フレーム同期信号
Ｆ１が挿入される時に、(e)に示すように、読出要求信
号ｅは“０”となる。読出要求信号ｅが“０”となる
と、エラスティックメモリ６１からのデータＤＡ１の読
出しは中止され、又読出要求信号ｅが“１”となると、
データＤＡ１の読出しが開始される。

従って、フレーム同期信号Ｆ１の挿入の後、読出要求信
号ｅが“１”となり、データＤ１，Ｄ５が読出され、次
に読出要求信号ｅが“０”となると共に、(b)示す要求
信号ｂが“１”となり、ハウスキーピング情報Ｈ１がデ
ータＤ５の後に挿入される。そして、再び読出要求信号
ｅが“１”となり、データＤ９，Ｄ１３が読出される。
次に読出要求信号ｅが“０”となると共に要求信号ｃが
(c)に示すように“１”となり、ハウスキーピング情報
Ｈ５がデータＤ１３の後に挿入される。

エラスティックメモリ６１に一時的に蓄積されるデータ
ＤＡ１の量が少なくなったことを示す位相比較情報が制
御回路６４に加えられると、制御回路６４は、読出要求
信号ｅを点線で示すように更に１ビット分“０”とし、
又(d)に於ける点線で示す要求信号ｄをパルス挿入部６
３に加えて、バリアブルスロットＶ１にスタッフビット
の挿入を行わせる。

このようにして、データＤＡ１中に所望のパルスが挿入
されたデータＤＡ２が多重化部５５に加えられて、複数
チャネルのデータの多重化が行われることになる。

〔発明が解決しようとする課題〕

前述のチャネル対応のパルス挿入回路は、データ伝送速
度に対応した動作速度の論理ＩＣ（集積回路）等により
構成することになる。例えば、伝送速度が４０Ｍｂ／ｓ
以下の場合はＣ−ＭＯＳ回路で構成することができる。
又５０Ｍｂ／ｓ以下の場合はＴＴＬ回路で構成すること
ができ、又４００Ｍｂ／ｓ以下の場合はＥＣＬ回路で構
成することができる。

前述のように、チャネルの伝送速度が４５Ｍｂ／ｓの場
合、Ｃ−ＭＯＳ回路により構成することができないの
で、ＴＴＬ回路により構成することになる。しかし、Ｔ
ＴＬ回路は、Ｃ−ＭＯＳ回路に比較して消費電力が約１
０倍程度大きい欠点がある。又伝送速度が更に大きい場
合には、ＥＣＬ回路により構成することになるが、ＴＴ
Ｌ回路より更に消費電力が大きくなるので、大規模集積
回路化は困難となる。又ＥＣＬ回路により構成したとし
ても、４００Ｍｂ／ｓ以上の伝送速度のデータに対する
パルス挿入回路を構成することができない欠点があっ
た。

本発明は、高速データに対するパルス挿入を経済的な構
成で実現することを目的とするものである。

〔課題を解決するための手段〕

本発明の並列型パルス挿入回路は、並列データに変換し
て低速データ化して、所望の位置に１ビットのパルス挿
入を可能とするものであり、第１図を参照して説明す
る。

直列入力データを並列に変換し並列データを書込クロッ
ク信号に従って書込み、読出クロック信号に従って並列
データを読出す並列型エラスティックメモリ１と、この
並列型エラスティックメモリ１から読出した並列データ
の一方のデータと、このデータを遅延回路２により１ビ
ット遅延したデータとの何れか一方と、並列データの他
方のデータとの入替えを行うか否かを制御する選択切替
部３と、フレーム同期信号等を挿入する為のパルス挿入
要求により並列型エラスティックメモリ１に加える読出
クロック信号を１パルス抜くか否かを制御すると共に、
選択切替部３を制御して、その出力データに１ビット分
の抜けを形成させる制御部４と、選択切替部３から出力
された１ビット分抜けの部分にパルス挿入要求に従った
パルスを挿入するパルス挿入部５とを備えたもので、こ
のパルス挿入部５に於いてパルスが挿入されたデータ列
が多重化部で他のチャネルのデータ列と共に多重化され
る。

〔作用〕

直列入力データを並列に変換することにより、直列入力
データの伝送速度の１／２の伝送速度の並列データとな
る。並列型エラスティックメモリ１は、この並列データ
を書込クロック信号により同時に書込み、読出クロック
信号により同時に読出す構成を有し、読出された並列デ
ータは、選択切替部３に直接及び遅延回路２を介して加
えられる。

この選択切替部３は、並列データの一方のデータと、こ
のデータを遅延回路２により１ビット遅延されたデータ
とを選択し、この選択されたデータと、並列データの他
方のデータとを入替えるものであり、例えば、遅延回路
２を介したデータを選択し、このデータと他方のデータ
とを入替えると、その直前の並列データの一方のデータ
の１ビットが他方のデータの１ビットとして再度出力さ
れるから、これを１ビットの抜けとして処理することが
できる。

選択切替部３のこの制御状態から元の制御状態に戻すと
共に、読出クロック信号を１パルス抜くと、並列データ
の他方のデータに前述の場合と同様に、一方のデータの
１ビットが他方のデータの１ビットとして再度出力され
るから、これを１ビットの抜けとして処理することがで
きる。即ち、前の制御状態に対して選択切替部３を制御
することにより、並列データの一方と他方とを任意に選
択して１パルスを挿入することができると共に、直列デ
ータに変換した時に、元の直列入力データの順序を保持
できるものである。

そして、各部は、直列入力データの伝送速度の１／２の
動作速度の回路構成で実現することができるから、経済
的な構成で高速データに対するパルス挿入を行うことが
できる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、チャネル
対応のパルス挿入回路を、第１０図の従来例に対応して
示すものである。同図に於いて、１０は直並列変換部、
１１は並列型エラスティックメモリ、１２，１３はパル
ス挿入部、１４は制御部である。直列入力データはＤＡ
１はクロック信号ＣＫ１と共に直並列変換部１０に加え
られて、並列データＤＡａ１，ＤＡａ２に変換され、ク
ロック信号ＣＫ１も１／２に分周されたクロック信号Ｃ
Ｋａとなって、並列型エラスティックメモリ１１に加え
られる。

並列型エラスティックメモリ１１のアンダフローを防止
する為の位相比較情報が制御部１４に加えられ、又図示
を省略した多重化部からのクロック信号ＣＫ２が制御部
１４に加えられる。この制御部１４からの読出要求信号
ｅ（読出クロック信号）により並列型エラスティックメ
モリ１１から並列データＤＡａ１，ＤＡａ２が読出され
てパルス挿入部１２，１３に加えられる。

パルス挿入部１２，１３は、第１図に於ける遅延回路２
と選択切替部３とパルス挿入部５とを含むものであり、
制御部１４からの要求信号ａ〜ｄに従って並列データＤ
Ａａ１，ＤＡａ２の何れかに、フレーム信号Ｆ１，ハウ
スキーピング情報Ｈ１，Ｈ５又はバリアブルスロットＶ
１へのスタッフビットの挿入を行い、並列データＤＡ
Ａ，ＤＡＢとして、図示を省略した多重化部へ加えて他
のチャネルの並列データと共に多重化することになる。

第３図は本発明の実施例の要部ブロック図であり、第１
図に於ける遅延回路２と選択切替部３とパルス挿入部５
との要部を示す。同図に於いて、２１，２２はＤ型フリ
ップフロップ、２３，２４はＪ−Ｋフリップフロップ、
２５，２６は排他的オア回路、２７はナンド回路、２８
はアンド回路、２９はオア回路、３０は選択切替部、３
１はパルス挿入部である。

又ＤＡａ１，ＤＡａ２は直列入力データを並列に変換し
た並列データ、ＣＡ，ＣＢは並列データにパルスを挿入
する為の制御信号、ＲＳＴはリセット用の制御信号、Ｃ
Ｋａは並列データに同期したクロック信号、ＣＲは読出
クロック信号ＲＣＫを１パルス分抜く為の制御信号、Ｄ
ａ１，Ｄａ２は選択切替部３０からの並列データ、ＤＡ
Ａ，ＤＡＢはパルスＰが挿入された並列データであり、
図示を省略した多重化部へ加えられる。

データＤＡａ２がデータ端子Ｄに加えられ、クロック信
号ＣＫａがクロック端子ＣＫに加えられるフリップフロ
ップ２１は、第１図の遅延回路２に相当し、データＤＡ
ａ２を１ビット分遅延させたデータＤＡａ２′とする為
のものである。又選択切替部３０は、端子Ａ１，Ｂ２に
データＤＡａ１が加えられ、端子Ａ２に１ビット遅延さ
れたデータＤＡａ２′が加えられ、端子Ｂ１にデータＤ
Ａａ２が加えられる。又端子Ｓにフリップフロップ２３
の出力端子の出力信号ｆが加えられる。この端子Ｓに
加えられる信号ｆによって端子Ａ１，Ａ２，Ｂ１，Ｂ２
と出力端子Ａ，Ｂとの接続が切替えられるものであり、
その信号ｆが“１”の時、Ａ１→Ａ，Ｂ１→Ｂの接続と
なり、“０”の時、Ａ２→Ａ，Ｂ２→Ｂの接続となる。

又フリップフロップ２２は、データ端子Ｄに制御信号Ｃ
Ｂが加えられ、クロック端子ＣＫにクロック信号ＣＫａ
が加えられるので、制御信号ＣＢ１を１ビット分遅延さ
せることになる。そのフリップフロップのＱ端子出力信
号と制御信号ＣＡとが排他的オア回路２５に加れられ、
その排他的オア回路２５の出力信号ｃはフリップフロッ
プ２３のＪ，Ｋ端子に加えられ、Ｔ端子にクロック信号
ＣＫａが加えられるので、フリップフロップ２２は反転
動作し、その端子出力信号ｆが前述の選択切替部３０
の端子Ｓに加えられ、Ｑ端子出力信号ｄがフリップフロ
ップ２４のＱ端子出力信号ａと共に排他的オア回路２６
に加えられる。又フリップフロップ２３，２４は、電源
投入等の初期時及び動作が非同期状態となった時に、制
御信号ＲＳＴによりナンド回路２７を介してリセットさ
れる。

フリップフロップ２４は、Ｊ，Ｋ端子に制御信号ＣＲが
加えられ、Ｔ端子にクロック信号ＣＫａが加えられるの
で、クロック信号ＣＫａに同期した信号ａを出力するこ
とになる。このクロック信号ＣＫａに同期したＱ端子出
力信号ａと、制御信号ＣＲとがアンド回路２８に加えら
れ、その出力信号ｂとクロック信号ＣＫａとがオア回路
２９を介して読出クロック信号ＲＣＫとなる。従って、
１ビット幅の制御信号ＣＲが“１”となると、アンド回
路２８の出力信号ｂは１ビット幅の“１”となり、オア
回路２９からは２パルス分連続して“１”となる読出ク
ロック信号ＲＣＫが出力され、１パルス抜いた読出クロ
ック信号ＲＣＫが並列型エラスティックメモリ１１（第
２図参照）に加えられるので、連続して同一データＤＡ
ａ１，ＤＡａ２が入力されることになる。

第４図は選択切替部３０の動作モードの説明図であり、
動作モードＩ〜IVと、前の状態に於ける遅延の有無と、
入力としてのパルスの挿入要求の上下、即ち、直列並列
変換による２列データの上下と、出力としてのパルスの
歯抜けと入替えと、次の状態に於ける遅延の有無とを示
す。例えば、動作モードＩは、前の状態に於ける遅延は
無く、パルスの挿入要求が２列データの上側の場合で、
歯抜けを生じさせることなく、選択切替部３０により入
出力端子の関係の入替えを行い、それにより、前の状態
では、フリップフロップ２１のＱ端子出力信号を選択出
力しない状態、即ち、遅延無しの状態であったが、次の
状態では、フリップフロップ２１のＱ端子出力信号を選
択出力する状態となる。

又動作モードIIは、パルスの挿入要求が２列データの下
側の場合で、選択切替部３０の制御は、動作モードＩの
場合と同様となる。

又動作モードIIIは、前の状態に於ける遅延が有り、パ
ルスの挿入要求が２列データの上側の場合で、歯抜けを
生じさせると共に、戻し、即ち、選択切替部３０は最初
の選択出力状態に戻すものであり、従って、次の状態で
は遅延は無しとなる。

又動作モードIVは、パルスの要求が２列データの下側の
場合で、選択切替部３０の制御は、動作モードIIIの場
合と同様となる。

第５Ａ図乃至第５Ｄ図は、本発明の実施例の動作説明図
であり、各図に於いて、第３図に於ける各部の信号と同
一符号及び括弧付きの符号で波形の一例を示すものであ
る。

第５Ａ図は、直列並列変換した２列データの上側（早
目）のデータにパルスを挿入する場合を示す。制御信号
ＣＢは“０”のままであるが、制御信号ＣＡはパルス挿
入要求により、図示のように“１”となる。又制御信号
ＣＡ，ＣＢに同期して制御信号ＣＲが“１”となり、フ
リップフロップ２４は、制御信号ＣＲの立下りのタイミ
ングで反転動作し、そのＱ端子出力信号ａは(a)示すも
のとなる。従って、アンド回路２８の出力信号ｂは、
(b)に示すように、ＣＲ＝“１”、(a)＝“１”の時に
“１”となり、クロック信号ＣＫａの１周期間のパルス
幅となるから、オア回路２９の出力信号の読出クロック
信号ＲＣＫは、クロック信号ＣＫａの２パルス分連続で
“１”となり、読出クロック信号ＲＣＫとしては１パル
ス分抜けたことになる。

データＤＡａ１，ＤＡａ２は、直列並列変換した２列デ
ータであり、データＤＡａ１を上或いは早目のデータと
称し、データＤＡａ２を下或いは遅目のデータと称する
ものであって、連続数字の直列データを並列に変換し
て、奇数をデータＤＡａ１、偶数をデータＤＡａ２とし
て示している。従って、読出クロック信号ＲＣＫが１パ
ルス抜けた場合に、「１３」，「１４」のように、連続
して同一のデータとなり、又データＤＡａ２′は、デー
タＤＡａ２に対して１ビット分遅延されたものとなる。

又制御信号ＣＢが“０”であるから、排他的オア回路２
５の出力信号ａは、制御信号ＣＡのみとなり、フリップ
フロップ２３のＱ端子出力信号ｄは“１”となり、端
子出力信号ｆは“０”となる。この場合は、動作モード
Ｉであり、選択切替部３０は、Ａ２→Ａ、Ｂ２→Ｂの入
替えの状態となる。従って、端子ＡからのデータＤａ１
は、１，３，５，６，８，・・・となり、端子Ｂからの
データＤａ２は、２，４，６，７，８，・・・となる。
この場合、下側のデータＤａ２の「６」が上側のデータ
Ｄａ１として再度選択切替部３０から出力されることに
なるから、この「６」を１パルス抜けとすることがで
き、で示す位置にパルスを挿入することができる。

又排他的オア回路２６の出力信号ｅは、フリップフロッ
プ２３，２４の反転動作が完全に同一であれば常に
“０”となるが、僅かな時間差があると、(e)に示すよ
うに、ひげ状のパルスが出力される。しかし、制御信号
ＲＳＴが“１”となるタイミングと一致しなければ、ナ
ンド回路２７の出力信号は“１”のままとなるから、フ
リップフロップ２３，２４はリセットされない。

又２回目の制御信号ＣＡのタイミングの制御信号ＣＲに
より、フリップフロップ２２のＱ端子出力信号ａは
“０”となるが、その時の制御信号ＣＲによりアンド回
路２８の出力信号ｂは“１”となる。それによって、前
述のように、読出クロック信号ＲＣＫが１パルス抜ける
ことになり、データＤＡａ１，ＤＡａ２は２回同一のも
のとなり、又フリップフロップ２３が反転して端子出
力信号ｆは“０”から“１”になる。この場合は動作モ
ードIIIであり、選択切替部３０は、Ａ１→Ａ、Ｂ１→
Ｂの初期状態に戻る戻しの状態となる。従って、「１
３」を１パルス抜けとすることができるから、データＤ
ａ１ので示す位置にパルスを挿入することができる。

又３回目の制御信号ＣＡのタイミングで制御信号ＣＲが
“１”となると、選択切替部３０は入替えの状態とな
り、データＤａ１ので示す位置にパルスを挿入するこ
とができる。

第５Ｂ図は上側（早目）のデータにパルスを挿入し、次
に下側（遅目）のデータにパルスを挿入する場合を示
し、最初に制御信号ＣＡが“１”となると、第５Ａ図の
最初の制御信号ＣＡが“１”となった場合と同様に、選
択切替部３０は入替えの状態となり、データＤａ１の
の位置にパルスを挿入することができる。

次に制御信号ＣＢが“１”となると、この制御信号ＣＢ
はフリップフロップ２２より１ビット分遅延されて排他
的オア回路２５に加えられ、その出力信号ｃは(c)に示
すものとなる。この出力信号ｃにより、フリップフロッ
プ２３の端子出力信号ｆは、(f)に示すように“０”
から“１”に変化する。この場合は、動作モードIVであ
り、選択切替部３０は、Ａ１→Ａ、Ｂ１→Ｂの初期状態
に戻る戻しの状態となり、その時にで示すデータＤａ
２が繰り返し選択出力されるので、そので示す位置に
パルスを挿入することができる。

第５Ｃ図は下側（遅目）のデータにパルスを挿入し、次
に上側（早目）のデータにパルスを挿入する場合を示
し、最初に制御信号ＣＢが“１”となると、フリップフ
ロップ２２により１ビット分遅延されて排他的オア回路
２５に加えられることになり、排他的オア回路２５の出
力信号ｃによりフリップフロップ２３は反転動作し、フ
リップフロップ２３の端子出力信号ｆにより選択切替
部３０は入替えの状態となり、動作モードはIIとなる。
又その時、下側のデータＤａ２の「８」が再度上側のデ
ータＤａ１として出力されて、１パルス抜けとすること
ができるから、で示す位置にパルスを挿入することが
できる。

次に制御信号ＣＡが“１”となると、フリップフロップ
２３は反転動作し、端子出力信号ｆは(f)に示すよう
に“０”から“１”となり、選択切替部３０は初期状態
に戻る戻しの状態となる。その時、下側のデータＤａ２
の「１３」が再度上側のデータＤａ１として出力され
る。従って、で示す位置にパルスを挿入することがで
きる。

第５Ｄ図は下側（遅目）のデータにパルスを挿入する場
合を示し、最初に制御信号ＣＢが“１”となると、第５
Ｃ図に於ける最初の制御信号ＣＢが“１”となった場合
と同様に、選択切替部３０は入替えの状態となり、で
示す位置にパルスを挿入することができる。

次に制御信号ＣＢが再び“１”となると、第５Ｂ図に於
いて制御信号ＣＢが“１”となった場合と同様に、選択
切替部３０が戻しの状態となり、で示す位置にパルス
を挿入することができる。

第６図は第２図の直並列変換部１０の一例のブロック図
であり、ＦＦ１〜ＦＦ４はフリップフロップであり、ク
ロック信号ＣＫ１はフリップフロップＦＦ３のクロック
端子Ｃ加えられて分周される。その分周出力のクロック
信号ＣＫａが前述の第３図に於けるクロック信号ＣＫａ
としてフリップフロップ２１〜２４及びオア回路２９に
加えられる。

又直列データＤＡ１は、フリップフロップＦＦ１，ＦＦ
２のデータ端子Ｄに加えられ、フリップフロップＦＦ１
のクロック端子Ｃに、フリップフロップＦＦ３のＱ端子
出力信号ｃが加えられ、フリップフロップＦＦ２のクロ
ック端子Ｃに、フリップフロップＦＦ３の端子出力信
号ｄが加えられ、又フリップフロップＦＦ１のＱ端子出
力信号ｅはフリップフロップＦＦ４のデータ端子Ｄに加
えられ、そのクロック端子Ｃにクロック信号ＣＫａが加
えられるから、フリップフロップＦＦ４，ＦＦ２のＱ端
子出力信号ｅ，ｇは、直列データＤＡ１を２並列に変換
したデータＤＡａ１，ＤＡａ２となる。

第７図は直並列変換動作説明図であり、第６図に於ける
各部の信号ａ〜ｇを(a)〜(g)で示す。クロック信号ａ
（ＣＫ１）は、(a)に示すように、直列入力データｂ
（ＤＡ１）に同期したものであり、直列入力データｂ
は、Ｄ１，Ｄ２，Ｄ３，・・・のように入力される。フ
リップフロップＦＦ３によりクロック信号ａが分周され
て、(c)，(d)に示すように、それぞれ反転した位相とな
り、フリップフロップＦＦ１，ＦＦ２のクロック端子Ｃ
に加えられ、フリップフロップＦＦ１のＱ端子出力信号
ｅは(e)に示すように、直列入力データＤＡ１の中のＤ
１，Ｄ３，Ｄ５，・・・となり、又フリップフロップＦ
Ｆ２のＱ端子出力信号ｆは(f)に示すように、直列入力
データＤＡ１の中のＤ２，Ｄ４，Ｄ６，・・・となる。
フリップフロップＦＦ１，ＦＦ２のＱ端子出力信号ｅ，
ｆは、位相が異なるので、フリップフロップＦＦ４によ
りフリップフロップＦＦ２のＱ端子出力ｆと同一位相と
なるようにする。即ち、(g)に示すように、フリップフ
ロップＦＦ４のＱ端子出力信号ｇは、(f)に示すフリッ
プフロップＦＦ２のＱ端子出力ｆと同一の位相となる。

前述のように、並列データとして各種のパルスの挿入処
理を行うことができる。なお、本発明は前述の実施例の
みに限定されるものではなく、種々付加変更することが
できるものである。

〔発明の効果〕

以上説明したように、本発明は、直列入力データを並列
に変換した並列データを並列型エラスティックメモリ１
に書込み、読出クロック信号に従って読出し、読出され
た並列データと、その中の一方のデータを遅延回路２に
より１ビット遅延させ、パルス挿入要求に従って制御部
４から選択切替部３を制御して、１ビット抜けを形成
し、パルス挿入部５に於いてパルスを挿入するものであ
り、直列入力データが例えば８０Ｍｂ／ｓの速度であっ
ても、並列処理を行うことにより４０Ｍｂ／ｓの動作が
可能のＣ−ＭＯＳ回路で実現できることになり、又ＥＣ
Ｌ回路を用いた場合は、８００Ｍｂ／ｓの直列入力デー
タに対するパルス挿入処理が可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例の要部ブロック
図、第４図は本発明の実施例のモード説明図、第５Ａ図
乃至第５Ｄ図は本発明の実施例の動作説明図、第６図は
直並列変換部のブロック図、第７図は直並列変換動作説
明図、第８図はスタッフ同期式多重変換フレームの説明
図、第９図は多重変換装置のブロック図、第１０図は従
来例の要部ブロック図、第１１図はチャネルＣＨ１が分
担するフレーム構成説明図、第１２図は従来例の動作説
明図である。１は並列型エラスティックメモリ、２は遅延回路、３は
選択切替部、４は制御部、５はパルス挿入部である。

Claims

【特許請求の範囲】

【請求項１】直列入力データを並列に変換した並列デー
タを書込クロック信号に従って書込み、読出クロック信
号に従って前記並列データを読出す並列型エラスティッ
クメモリ（１）と、該並列型エラスティックメモリ（１）から読出した並列
データの一方のデータと、該データを遅延回路（２）に
より１ビット遅延したデータとの何れかを選択し、且つ
選択されたデータと前記並列データの他方のデータとの
入替えを行うか否かを制御する選択切替部（３）と、パルス挿入要求により前記並列型エラスティックメモリ
（１）に加える前記読出クロック信号を１パルス抜くか
否かを制御し、且つ前記選択切替部（３）を制御して、
該選択切替部（３）の出力の並列データに１ビット分の
抜けを形成させる制御部（４）と、前記１ビット分の抜けを形成した部分に前記パルス挿入
要求に従ったパルスを挿入するパルス挿入部（５）とを
備えたことを特徴とする並列型パルス挿入回路。