JP2694807B2 - データ伝送方式 - Google Patents
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Description
間、ボード間インタコネクションあるいは伝送システ
ム、交換システムの局内インタフェース等におけるデー
タ伝送方式に関する。
ル信号をパケット化して伝送するデータリンクにおいて
は、パケットの先頭、あるいは先頭と末尾の両方にデリ
ミッタと呼ばれる特定パターンを付加することが多い。
特に、パケットが可変長の場合はデリミッタを確実に検
出しなければパケットの先頭、末尾を認識することが出
来ない。また、並列デジタル信号を伝送する場合、信号
線数を削減するため並列信号を時分割多重により直列信
号に変換して伝送する方式がしばしば用いられる。この
ような伝送方式では、受信側で直列/並列変換を行う際
にフレーム同期をとって、送信側で入力した並列信号の
各チャネルと受信側から出力される並列信号の各チャネ
ルとが一致するようにしなければならない。先に述べた
デリミッタを付加することにより、受信側でフレーム位
相を知ることもできるので、フレーム同期も実現され
る。このような方式のデータリンクに光ファイバ通信を
適用したものとしてファイバチャネル(例えばファイバ
ーチャネルフィジカルレイヤーレビュー2.1、FIB
ER CHANNEL PHYSICAL LAYER
(FC−PH) REV2.1 ANSI X3T9.
3/91−071 May 25,1991)等があ
る。
クにおける第1の課題は、デリミッタを付加して伝送す
る際に、デリミッタ自体に伝送誤りが生じるとパケット
やフレーム位相が認識できなくなり、そのパケットやフ
レームに含まれるデータ全体が無効になることである。
特に、ファイバチャネルのような光データリンクでは、
基本的に伝送路がエラーフリーではないので、この問題
が生じやすい。パケットやフレームが固定長であれば、
デリミッタの検出部にフライホイール的な動作をさせ
る、いわゆる前方保護を適用することでこの問題をかな
り防ぐことができるが(例えば、金子、“PCM通信の
技術”、pp.109−116、産報、1976)、パ
ケットやフレームが可変長の場合はこのような方法も使
えない。また、これとは逆に、データの中にデリミッタ
と同じパターンが存在して、この部分を誤ってデリミッ
タと判断してしまう場合もある。この問題を避けるた
め、通常のデータリンクではデータの中にデリミッタと
同じパターンが存在しないように、データにある種の操
作を加える。例えば先に述べたファイバチャネルでは、
8B10B符号という伝送路符号を用いており、データ
部には定められたデータキャラクタだけが用いられる。
デリミッタにはデータキャラクタの中に含まれないパタ
ーンを用いるので、通常はデータをデリミッタと誤認す
ることはない。しかし、そのような場合でもデータに伝
送誤りが生じることにより、デリミッタと同じパターン
が出現する可能性がある。
いて各チャネル間に生じる伝送時間差(スキュー)の問
題がある。スキューを吸収する方法としては、各チャネ
ルの受信側にFIFO(First In First
Out)バッファを設け、各FIFOバッファからの
データの読み出しを位相の等しいクロックにより行う方
法が知られているが、その分ハードウェア量が増加する
という問題がある。
送する場合に特有の課題として、受信側でのフレーム同
期の問題がある。直列/並列変換する際のフレーム位相
にフィードバック制御を加えるか、あるいは直列/並列
変換後にチャネル識別を行ってチャネルの入れ替えを行
わなければ元の並列信号を復元することが出来ない。前
者の方法では、制御の引き込みにある程度の時間がかか
るので、その間はデータを送れない。したがって、瞬時
にフレーム同期を確立するには後者の方法を用いる必要
がある。チャネル識別の方法としては、各チャネルに独
立なデリミッタを用いる方法(類似の方法として特開平
04−115734号公報)や、データの中にチャネル
識別子を付加する方法等がある。しかし、前者では各チ
ャネルのデリミッタ識別回路を共通の構成にすることが
出来ないため高コストであり、後者では伝送効率が低下
するという問題がある。
ジタル信号のデータの先頭、または先頭と末尾にある特
定パターンの送信デリミッタを付加して伝送するデータ
伝送方式において、送信側では複数チャネルのデジタル
信号の全てのチャネルに適当なタイミングで送信デリミ
ッタを付加することによりデリミッタ群を生成し、受信
側では各チャネルで前記送信デリミッタと長さの等しい
受信信号系列を適当なタイミングで抽出することにより
受信信号系列群を生成し、この受信信号系列群を前記デ
リミッタ群と照合したときの不一致ビット数があるしき
い値以下である場合に、前記受信信号系列群を構成する
各チャネルの受信信号系列がそれぞれ前記デリミッタ群
を構成する各送信デリミッタであると判断することを特
徴とするデータ伝送方式である。
タの先頭、または先頭と末尾にある特定パターンの送信
デリミッタを付加して伝送するデータ伝送方式におい
て、送信側では複数チャネルのデジタル信号の全てのチ
ャネルに適当なタイミングで送信デリミッタを付加する
ことによりデリミッタ群を生成した後、並列/直列変換
して送信し、受信側では受信した直列信号を直列/並列
変換した後、各チャネルで前記送信デリミッタと長さの
等しい受信信号系列を適当なタイミングで抽出すること
により受信信号系列群を生成し、この受信信号系列群を
前記デリミッタ群と照合したときの不一致ビット数があ
るしきい値以下である場合に、前記受信信号系列群を構
成する各チャネルの受信信号系列がそれぞれ前記デリミ
ッタ群を構成する各送信デリミッタであると判断するこ
とを特徴とするデータ伝送方式である。
おいて、受信信号系列群をデリミッタ群と照合する際
に、直列/並列変換のタイミングにより生じる全てのチ
ャネル配置に対応するデリミッタ群のパターンと照合を
行い、該パターン照合の結果を用いてチャネル配置の識
別を行うことを特徴とするデータ伝送方式である。
列デジタル信号からなる並列デジタル信号を伝送するデ
ータ伝送方式において、送信側では前記並列デジタル信
号の全チャネルに適当なタイミングで予め定められた固
定信号系列を付加することにより固定信号系列群を生成
し、受信側では各チャネルにおいて前記固定信号系列と
長さの等しい受信信号系列を適当なタイミングで抽出す
ることにより受信信号系列群を生成し、該受信信号系列
群を前記固定信号系列群と照合したときの不一致ビット
数があるしきい値以下である場合に、前記受信信号系列
群を構成する各々の受信信号系列群がそれぞれ前記固定
信号系列群を構成する各々の前記固定信号系列であると
判断し、各チャネルにおいて前記固定信号系列を検出し
たタイミングを比較することにより各チャネルの間に生
じた伝送スキューを検出することを特徴とするデータ伝
送方式である。
列デジタル信号からなる並列デジタル信号を伝送するデ
ータ伝送方式において、送信側では前記並列デジタル信
号の全チャネルを複数のチャネル群に分け、各々の前記
チャネル群毎に並列/直列変換して複数の直列デジタル
信号を生成し、全ての該直列デジタル信号に適当なタイ
ミングで予め定められた固定信号系列を付加することに
より固定信号系列群を生成し、受信側では各々の前記直
列デジタル信号において前記固定信号系列と長さの等し
い受信信号系列を適当なタイミングで抽出することによ
り受信信号系列群を生成し、該受信信号系列群を前記固
定信号系列群と照合したときの不一致ビット数があるし
きい値以下である場合に、前記受信信号系列群を構成す
る各々の受信信号系列群がそれぞれ前記固定信号系列群
を構成する各々の前記固定信号系列であると判断し、各
々の前記直列デジタル信号において前記固定信号系列を
検出したタイミングを比較することにより、各々の前記
直列デジタル信号の間に生じた伝送スキューを検出し、
該伝送スキューを吸収すると共に各々の前記直列デジタ
ル信号を直列/並列変換して元の並列デジタル信号を得
ることを特徴とするデータ伝送方式である。
のデジタル信号の全てのチャネルに予め適当なタイミン
グでデリミッタ(固定信号系列)を付加することにより
デリミッタ群を生成する。このとき受信側ではデリミッ
タ群を構成する各チャネルのデリミッタが検出されるタ
イミングが既知であることを利用している。例えば、送
信側で全てのチャネルに同時にデリミッタを付加すると
き、スキューが無ければ、受信側では各チャネルのデリ
ミッタが同時に検出される。そこで、受信側ではその既
知のタイミングで(つまり、先の例では同時に)各チャ
ネルの受信信号系列を抽出することにより受信信号系列
群を生成し、この受信信号系列群とデリミッタ群とを照
合して、不一致があるしきい値以下である場合に受信信
号系列群を構成する各チャネルの受信信号系列がそれぞ
れデリミッタであると判断する。こうすることにより次
のような効果がある。まず、一部チャネルのデリミッタ
に多少の伝送誤りが生じた場合を考えると、それらのチ
ャネルではデリミッタのパターンと一致しなくても他の
大部分のチャネルではデリミッタパターンと一致するの
で、全体としてデリミッタ検出が誤りなく行えることに
なる。次に、あるチャネルのデータの中にデリミッタと
同じパターンが出現した場合を考えると、そのチャネル
ではその部分がデリミッタパターンと一致するが、他の
チャネルでは一致しないので、結局その部分はデリミッ
タとは見なされない。つまり、本発明はデリミッタを各
チャネル毎に付加することで冗長性を持たせ、デリミッ
タ部に伝送エラー訂正機能を持たせることを特徴として
いる。
加した複数のデジタル信号を並列/直列変換して伝送す
ることにより、単に信号線数を削減できるだけでなく、
チャネル間のスキューが伝送路部分では全く生じない。
このことは、本願の第1の発明を実施する上で大変好都
合である。例えば、本願の第1の発明の最も一般的な実
施例として、送信側で各チャネルに同時にデリミッタを
付加し、受信側でも各チャネルで同時に受信信号系列の
照合を行う方式が考えられるが、この方式では各チャネ
ル間でスキューが生じないことが前提となる。本願の第
2の発明を適用すれば、FIFOバッファ等を用いなく
ても無スキュー伝送を実現することが出来るので、装置
の小型化、制御の簡略化が可能になる。したがって、本
願の第2の発明は、本願の第1の発明を実現するのに最
も適した方式である。
おいて、受信した直列デジタル信号を直列/並列変換す
る際のチャネル識別の手段を提供するものである。直列
/並列変換を行う際に、フレーム同期がとれていないと
チャネルの入れ換えが起こる。このときのチャネル配置
の数は多重数に等しい。例えば1:8の直列/並列変換
では8通りのチャネル配置が生じる。チャネル配置に応
じて各チャネルの信号に時間的なズレが生じるので、デ
リミッタ群のパターンもチャネル配置と同じ数だけ存在
する。そこで、第3の発明では、直列/並列変換した
後、受信信号系列群をデリミッタ群と照合する際に、こ
れらのデリミッタ群のパターンの全てと照合を行う。そ
の結果、どのパターンと一致したかにより、チャネル配
置を知ることが出来る。この方法は、全てのチャネルの
デリミッタが確実に検出されることが前提となるので、
本願の第2の発明との組み合わせが非常に有効であり、
かつ、コストや伝送効率の悪化を招かないという利点を
有する。
2、第3の発明と同様に送信側で全チャネルに予め定め
られたタイミングで固定信号系列を付加することにより
固定信号系列群を生成し、受信側ではこの固定信号系列
群を検出することにより各チャネルにおける固定信号系
列群の検出精度を高めることが出来る。さらに各チャネ
ルで各々固定信号系列を検出したタイミングを比較する
ことによりスキューを検出することが出来、スキュー補
償を行うことが可能になる。例えば送信側では各チャネ
ルに同時に固定信号系列(同期パターン)を付加すると
する。受信側では各チャネルで等しいタイミングで受信
信号系列と同期パターンの照合を行い、さらに全チャネ
ル間で照合結果の一致/不一致の多数決を行い、過半数
のチャネルが“一致”であれば同期パターン群が検出さ
れたとする。このとき“一致”のチャネル間にはスキュ
ーが生じていない。一方、“不一致”のチャネルでは前
後数タイムスロットの範囲に渡って同期パターンを検索
する。この検索の範囲が十分広ければ必ず同期パターン
が検出される(ただし、伝送エラーが生じない場合を仮
定している。同期パターンの照合の際にある程度の不一
致を許容すれば伝送エラーが生じた場合にも対応でき
る)ので、検出されたタイミングを同期パターン群が検
出されたタイミングと比較することによりスキューを検
出することが出来る。検出したスキューを例えばFIF
Oバッファなどを用いて吸収すればスキュー補償が実現
される。本発明では同期パターン群の検出を行うことに
より各チャネルの同期パターン検出の精度を高め、その
結果スキュー補償の精度も非常に高くなる。
複数チャネル毎にグループ化し、各グループ毎に送信側
で並列/直列変換し、受信側で直列/並列変換すること
により物理的な伝送チャネルの数を削減した並列データ
リンクに、本願の第4の発明を適用するものである。確
実に検出される同期パターンの検出タイミングを比較す
ることにより、スキュー補償に加えて、直列/並列変換
の際のフレーム同期を確実にするという新たな作用が得
られる。本発明ではグループ毎に直列/並列変換した複
数の直列デジタル信号にそれぞれ固定信号系列(同期パ
ターン)を付加することにより同期パターンを生成す
る。受信側では第4の発明と同様に同期パターン群の検
出と直列デジタル信号間のスキューの検出を行い、スキ
ュー補償を行うとともに直列/並列変換を行う。例えば
FIFOバッファを用いてスキュー補償をした後で全グ
ループで等しいタイミングで直列/並列変換を行うこと
によりフレーム同期をとるか、あるいは先ず直列/並列
変換を行い、その後で検出したスキュー情報を参照して
チャネルの入れ替え(ビット・ローテート)を行うこと
によりスキュー補償とフレーム同期を同時に実現する等
の方法がある。
である。第1の実施例は本願の第1の発明を適用した光
データリンクであり、1チャネルあたりのビットレート
が150Mb/sのデジタル信号を4チャネル伝送す
る。並列デジタル信号1は、最初に符号化回路10で
(0101)というパターンを含まない符号に変換され
た後、デリミッタ付加回路11に入力される。データの
先頭において、タイミングパルス発生回路40がタイミ
ング信号30をLowレベルからHighレベルにする
(以後、Lowレベルを0、Highレベルを1とす
る)。タイミング信号30は4個のデリミッタ付加回路
11に同時に伝わり、これにより各デリミッタ付加回路
11は、SOFデリミッタとして(0101)というパ
ターンをデータの先頭に付加する。デリミッタを付加さ
れた並列信号は、電気/光変換回路20で光信号に変換
されて光ファイバ21中を伝送される。受信側では光/
電気変換回路22で電気信号に変換され、FIFOバッ
ファ15に書き込まれる。FIFOバッファ15に書き
込まれたデータは、各チャネルで共通な出力クロック信
号37により読み出されるので、ここでチャネル間の1
タイムスロット以内のスキューは吸収される。読み出さ
れた信号はデリミッタ検出回路16に入力される。デリ
ミッタ検出回路16は、4ビットのシフトレジスタとデ
リミッタ検出のための論理回路からなり、シフトレジス
タ上のデータとデリミッタのパターンが3ビット以上一
致した場合にデリミッタ検出信号31を0から1にす
る。制御回路41は全てのデリミッタ検出信号31を参
照し、全部が1となっている場合のみデリミッタが検出
されたと認め、それ以外の場合は無視する。最後に信号
は復号化回路19で元の信号に復号され、デリミッタを
除去された後出力される。
の伝送誤りが生じても確実にデリミッタを検出すること
が出来る。また、逆にあるチャネルでデータ部に伝送誤
りが生じてデリミッタと同じパターンが発生した場合で
も、そのとき他のチャネルではデリミッタが検出されな
いのでデータをデリミッタと誤認することはない。
を示す構成図である。第2の実施例は本願の第1から第
3の発明を適用した600Mb/s光データリンクであ
り、1チャネルあたりのビットレートが150Mb/s
の4チャネル並列デジタル信号1を並列/直列変換して
伝送する。並列デジタル信号1は、最初に符号化回路1
0で(0101)というパターンを含まない符号に変換
された後、デリミッタ付加回路11に入力される。デー
タの先頭において、タイミングパルス発生回路40がタ
イミング信号30を0から1にする。タイミング信号3
0は4個のデリミッタ付加回路11に同時に伝わり、こ
れにより各デリミッタ付加回路11は、SOFデリミッ
タとして(0101)というパターンをデータの先頭に
付加する。デリミッタを付加された並列信号は、並列/
直列変換回路13で4多重され、600Mb/sの直列
信号になった後、電気/光変換回路20で光信号に変換
されて光ファイバ21中を伝送される。受信側では光/
電気変換回路22で電気信号に変換された後、直列/並
列変換回路14で再び150Mb/s/ch×4チャネ
ルの並列信号に戻る。この信号は、直列/並列変換のタ
イミングにより、図3の右側に示す4通りのチャネル配
置をもつ。これらの信号は、それぞれデリミッタ検出回
路16に入力される。デリミッタ検出回路16は、4ビ
ットのシフトレジスタとデリミッタ検出のための論理回
路からなり、SOFデリミッタを検出したときにデリミ
ッタ検出信号31を0から1にする。このとき図3に示
すタイミングにおいてデリミッタ検出信号31は図3中
に示すように0001,0011,0111,1111
となり、この信号を参照すれば現在のチャネル配置を知
ることが出来る。そこで制御回路41はビット・ローテ
ータ17を制御し、出力される並列デジタル信号2のチ
ャネル配置が送信側並列デジタル信号1と一致するよう
にビットを入れ替える。最後に信号は復号化回路19で
元の信号に復号され、デリミッタを除去された後出力さ
れる。
/並列変換のタイミングによりチャネル間で1ビット以
内のズレが生じる。このような場合にも確実にデリミッ
タを検出するため、デリミッタ検出回路16と制御回路
41は以下のように動作する。デリミッタ検出回路16
は、シフトレジスタ上のデータとデリミッタのパターン
が3ビット以上一致した場合にデリミッタ検出信号31
を1にし、これを1タイムスロット保持した後0に戻
す。制御回路41は、4チャネルのデリミッタ検出信号
31のうち何れかが1になると次のタイムスロットにお
いて全てのデリミッタ検出信号31を参照し、全部が1
となっている場合のみデリミッタが検出されたと認め、
それ以外の場合は無視する。このようにしてデリミッタ
が確実に検出され、前述したようにチャネル配置も判る
ので、次のタイムスロットで制御回路41はビット・ロ
ーテータ制御信号32を更新する。また、ビット・ロー
テータ17ではパケットが他のチャネルより1タイムス
ロット進んでいるチャネル、すなわち図3においてデリ
ミッタ検出信号が1になっているチャネルに1タイムス
ロットの遅延を与え、パケットを揃える働きもする。
の伝送誤りが生じても、そのパケットが無効にならず、
かつ、送信データと受信データのチャネルが確実に一致
する並列データリンクが実現された。
を示す構成図である。第3の実施例は本願の第1から第
3の発明において、伝送される並列デジタル信号の各チ
ャネルが、それぞれさらにビットレートの低い並列信号
を並列/直列変換した信号である場合、すなわち、多チ
ャネルの並列デジタル信号に対して2段階の並列/直列
変換を行って伝送する場合である。本実施例では、1チ
ャネルあたりのビットレートが125Mb/sの16チ
ャネル並列デジタル信号を4チャネルずつのグループに
分け、それぞれ4対1の並列/直列変換をしてビットレ
ート500Mb/s/chの4チャネル並列デジタル信
号を生成し、さらにこの信号を再び4対1の並列/直列
変換により1本の2Gb/s直列信号として伝送する。
受信側では逆に1対4の直列/並列変換を2回繰り返し
て元の並列デジタル信号を得る。
10で(0101)というパターンを含まない符号に変
換された後、デリミッタ付加回路11に入力される。デ
ータの先頭において、タイミングパルス発生回路40が
第1のタイミング信号30を0から1にする。第1のタ
イミング信号30は4個のデリミッタ付加回路11に同
時に伝わる。このとき例えばグループ0のデリミッタ付
加回路では、ch.0,ch.1,ch.2,ch.3
にそれぞれ0,1,0,1という信号を付加する。この
信号は、次の並列/直列変換回路12において(010
1)という直列信号に変換され、これがSOFデリミッ
タとなる。同様にしてグループ1、グループ2、グルー
プ3のデリミッタ付加回路でもSOFデリミッタ(01
01)を付加する。デリミッタを付加された並列信号
は、第1の並列/直列変換回路12で4多重された後、
第2の並列/直列変換回路13でさらに4多重されて伝
送される。この第2の並列/直列変換回路から受信側の
ビット・ローテータ17までは、第2の実施例と全く同
じ構成であり、同じ制御方式で実現できる。ビット・ロ
ーテータ17から出力される4チャネル並列信号は第2
の並列/直列変換回路13に入力された信号と等しく、
これが第2の直列/並列変換回路18に入力される。第
2の直列/並列変換回路18は、常にSOFデリミッタ
の直後のデータが最も番号の若いチャネルになるように
直列/並列変換する必要がある。そこで、制御回路41
はSOFデリミッタを検出してビット・ローテータ制御
信号32を更新した後、さらに2タイムスロット後に第
2のタイミング信号33を用いて第2の直列/並列変換
回路18をリセットする。ビット・ローテータ17でデ
ータに2タイムスロットの遅延が生じるので、第2の直
列/並列変換回路18がリセットされた次のタイムスロ
ットでデリミッタの直後のデータビットが第2の直列/
並列変換回路18に入力される。以上のようにして第2
の直列/並列変換回路18においてもフレーム同期が確
立し、出力された並列デジタル信号2の各チャネルは、
送信側から入力された並列デジタル信号1の各チャネル
と一致する。
を示す構成図である。第4の実施例は本願の第4の発明
を適用した光データリンクである。1チャネルあたりの
ビットレートが150Mb/sのデジタル信号を4チャ
ネル伝送し、スキュー補償も実現する。クロック変換回
路42は入力クロック信号35の周波数を36/32倍
して伝送クロック信号36を生成する。並列デジタル信
号1は、最初に符号化回路10で(0101)というパ
ターンを含まない符号に変換された後、同期パターン付
加回路11に入力される。同期パターン付加回路11で
は、データの書き込みは入力クロック信号35に同期し
て行われ、データの読み出しは伝送クロック信号36に
同期して行われる。そのため、同期パターン付加回路1
1から出力される信号には32タイムスロット毎に4タ
イムスロット分の空白が生じる。そこで、同期パターン
付加回路11は、その空白部分に同期パターンとして
(0101)というパターンを付加する。
生するタイミング信号30は、32タイムスロット中で
1タイムスロットの間だけで1となり、それ以外は0と
なっており、4個の同期パターン付加回路11に同時に
伝わる。同期パターンの付加は、タイミング信号30が
1になったときに行われるので、同期パターンは4チャ
ネルに同時に付加される。同期パターンを付加された並
列信号は、電気/光変換回路20で光信号に変換されて
光ファイバ21中を伝送される。光信号は受信側の光/
電気変換回路22で電気信号に変換された後、同期パタ
ーン検出回路16に入力される。同期パターン検出回路
16は、4ビットのシフトレジスタと同期パターン検出
のための論理回路からなり、シフトレジスタ上のデータ
と同期パターンのパターンが3ビット以上一致した場合
に同期パターン検出信号S0,S1,S2,S3を0か
ら1にする。同期パターン検出信号S0,S1,S2,
S3は制御回路41に入力される。
る。この制御回路41の動作を、図7に示すタイミング
チャートを用いて以下に説明する。各チャネルの同期パ
ターン検出回路16に図7の最上部に示すタイミングで
同期パターンを含む信号が入力されたとする。この例で
は、ch.0およびch.1とch.2およびch.3
との間で1タイムスロットの伝送スキューが生じてい
る。同期パターン検出信号S0,S1,S2,S3は第
1のフリップ・フロップ51、第2のフリップ・フロッ
プ52、第3のフリップ・フロップ53に1タイムスロ
ット毎に順に格納される。OR回路54は3個のフリッ
プ・フロップ出力の論理和をとり、第1のAND回路5
6は各チャネルのOR回路54の出力の論理積をとる。
したがって、第1のAND回路の出力である全同期パタ
ーン検出信号Saは図7に示すように変化する。カウン
タ58は2ビットの出力D0,D1(D1が上位ビッ
ト)を持ち、全同期パターン検出信号Saが0から1に
なるとリセットされる。第2のAND回路57は全同期
パターン検出信号SaとD1の論理積であるフレーム検
出信号Fを出力する。これらの機構により、フレーム検
出信号Fは1タイムスロットだけ1となる。フレーム検
出信号Fはスキュー検出回路55に入力される。スキュ
ー検出回路55はフレーム検出信号Fが1となったとき
にフリップ・フロップ51、52、53を参照し、フリ
ップ・フロップ51が1のときは2、フリップ・フロッ
プ52が1のときは3、フリップ・フロップ53が1の
ときは4をFIFO制御信号C0,C1,C2,C3と
して出力する。FIFOバッファ15は、FIFO制御
信号が2のときは2タイムスロット、3のときは3タイ
ムスロット、4のときは4タイムスロットの遅延を信号
に与える。したがって、図7の例ではch.0およびc
h.1では3タイムスロットの遅延を与え、ch.2お
よびch.3では2タイムスロットの遅延を与える。以
上のようにして、FIFOバッファ15から出力される
信号では、図7の最下部に示すようにチャネル間のスキ
ューが吸収されている。
10で行った符号化と逆に復号される。一方、クロック
抽出回路43は光/電気変換回路22の出力より伝送ク
ロック信号36を抽出する。第2のクロック変換回路4
4は伝送クロック信号36の周波数を32/36倍して
出力クロック信号37を生成する。復号化回路19では
信号の書き込みは伝送クロック信号36に同期して行わ
れ、読み出しは出力クロック信号37に同期して行われ
るので、入力信号の36タイムスロット毎に4タイムス
ロットが余ることになり、同期パターンの除去が可能に
なる。同期パターンの除去は、制御回路41から与えら
れるフレーム検出信号Fのタイミングに従って行われ
る。以上のようにして復号化回路19から出力される並
列デジタル信号2は、伝送エラーが生じない限り、送信
側で入力された並列デジタル信号1と完全に一致する。
ビットの不一致を許容しているので同期パターンに1ビ
ット以内の伝送誤りが生じても確実に同期パターンを検
出することが出来る。逆に、あるチャネルで同期パター
ン以外のデータに伝送誤りが生じて同時パターンと同じ
パターンが発生した場合でも、そのとき他のチャネルの
では同期パターンが検出されないのでデータを同期パタ
ーンと認識することはない。さらに、図7を用いて示し
たようにスキューの補償も実現される。
を示す構成図である。第5の実施例は本願の第5の発明
を適用した光データリンクである。1チャネルあたりの
ビットレートが150Mb/sのデジタル信号を12チ
ャネル伝送し、スキュー補償も実現する。クロック変換
回路42は入力クロック信号35の周波数を9/8倍し
てロー・クロック信号38を生成する。12ビット幅の
並列デジタル信号1は3ビット幅毎にグループ分けさ
れ、それぞれ符号化回路10に入力される。符号化回路
10は3ビット幅の並列信号を3B4B符号化して4ビ
ット幅の並列信号に変換する。ただし、符号化の際(0
101)というパターンは使用しない。符号化された並
列信号は同期パターン付加回路11に入力される。同期
パターン付加回路11では、データの書き込みは入力ク
ロック信号35に同期して行われ、データの読み出しは
ロー・クロック信号38に同期して行われる。そのた
め、同期パターン付加回路11の出力信号には入力クロ
ックの9タイムスロット毎に1タイムスロット分の空白
が生じる。そこで、同期パターン付加回路11は、その
空白のタイムスロットにおいてch.0,ch.1,c
h.2,ch.3(グループ0の場合)にそれぞれ0,
1,0,1という信号を付加する。この信号は次の並列
/直列変換回路12において(0101)という直列信
号に変換され、これが同期パターンとなる。
生するタイミング信号30は、9タイムスロット中で1
タイムスロットの間だけ1となり、それ以外は0となっ
ており、4個の同期パターン付加回路11に同時に伝わ
る。同期パターンの付加は、タイミング信号30が1に
なったときに行われるので、同期パターンは4チャネル
に同時に付加される。同期パターンを付加された並列信
号は、電気/光変換回路20で光信号に変換されて光フ
ァイバ21中を伝送される。光信号は受信側の光/電気
変換回路22で電気信号に変換された後、同期パターン
検出回路16に入力される。同期パターン検出回路16
は、4ビットのシフトレジスタと同期パターン検出のた
めの論理回路からなり、シフトレジスタ上のデータと同
期パターンのパターンが3ビット以上一致した場合に同
期パターン検出信号S0,S1,S2,S3を0から1
にする。同期パターン検出信号S0,S1,S2,S3
は制御回路41に入力される。制御回路41の構成、動
作は実施例4の場合と全く同様である(ただし、図7の
ch.0,ch.1,ch.2,ch.3は、本実施例
ではそれぞれグループ0、グループ1、グループ2、グ
ループ3となる)。したがって、同期パターン検出回路
16に入力された信号のグループ間に図7の最上部に示
すようにスキューが生じている場合でも、FIFOバッ
ファ15から出力されるときには、図7の最下部に示す
ようにスキューが吸収されている。FIFOバッファ1
5から出力された信号は直列/並列変換回路18により
4ビット幅の並列信号に変換される。このとき直列/並
列変換回路18は制御回路41より与えられるフレーム
検出信号Fのタイミングに従って直列/並列変換を行う
ことにより、フレーム同期をとることが出来る。
号化される。一方、クロック抽出回路43は光/電気変
換回路22の出力より伝送クロック信号36を抽出す
る。伝送クロック信号36はクロック分周回路45にお
いて4分周されてロー・クロック信号38に変換され、
さらに第2のクロック変換回路44で周波数を8/9倍
されて出力クロック信号37となる。復号化回路19で
は信号の書き込みはロー・クロック信号38に同期して
行われ、読み出しは出力クロック信号37に同期して行
われるので、入力信号の9タイムスロット毎に1タイム
スロットが余ることになり、同期パターンの除去が可能
になる。以上のようにして、復号化回路19から出力さ
れる並列デジタル信号2は、伝送エラーが生じない限
り、送信側で入力された並列デジタル信号1と完全に一
致する。
ビットの不一致を許容しているので同期パターンに1ビ
ット以内の伝送誤りが生じても確実に同期パターンを検
出することが出来る。逆に、あるグループで同期パター
ン以外のデータ部分を誤って同期パターンと判断して
も、そのとき他のグループでは同期パターンが検出され
ないのでデータを同期パターンと誤認することはない。
さらに、同期パターンを用いてスキューの補償とフレー
ム同期も実現される。
を示す構成図である。第6の実施例は本願の第5の発明
を適用した光データリンクである。第5の実施例と同様
に1チャネルあたりのビットレートが150Mb/sの
デジタル信号を12チャネル伝送し、スキュー補償も実
現する。本実施例と第5の実施例とは送信側の構成は全
く同じであり、受信側のフレーム同期およびスキュー補
償の方式のみが異なる。したがって、ここでは受信側の
み説明する。
信側の光/電気変換回路22で電気信号に変換された
後、直列/並列変換回路18により並列信号に変換され
る。ここでフレーム同期は全く考慮されていないので、
多くの場合チャネルの入れ替えが生じる。並列信号は同
期パターン検出回路16に入力される。同期パターン検
出回路16は、後で述べる機構により、直列/並列変換
の際にチャネルの入れ替えが生じた場合にも同期パター
ンを検出することが可能であり、検出結果を同期パター
ン検出信号S0,S1,S2,S3により制御回路41
に伝える。制御回路41は全ての同期パターン検出信号
S0,S1,S2,S3を参照して同期パターン群を検
出し、その結果に従いビット・ローテータ17を制御す
る。ビット・ローテータ17は並列信号のチャネル配置
が送信側と同じになるようにチャネルの入れ替えを行
う。すなわち、同期パターン検出回路16と制御回路4
1とビット・ローテータ17によりフレーム同期と同時
にスキュー補償を実現していることになる。図10に同
期パターン検出回路16、ビット・ローテータ17、制
御回路41の詳細な構成を示す。実際には各回路の区分
ははっきりせず、全体としてそれぞれの機能を果たして
いる。図12のタイムチャートを用いて回路の動作の詳
細を説明する。
直列/並列変換回路18に、図12に示すようなタイミ
ングで信号が入力されたとする。本来ならば各グループ
の同期パターンは同時に直列/並列変換回路18に入る
はずであるが、伝送路で生じたスキューのためグループ
間に1タイムスロットずつのズレが生じている。このた
め、直列/並列変換された信号は、グループによりチャ
ネル配置が入れ替わっている。ここで、図12中のa,
b,c,dは図9の符号化回路10の出力ポートa,
b,c,dを意味し、A,B,C,Dは直列/並列変換
回路18の出力ポートA,B,C,Dを意味している。
つまり、本来Aのポートにはaの信号が出力されるべき
ところが、グループ0、1、2ではチャネルの入れ替え
が生じた結果、それぞれd,c,bの信号が出力されて
いることになる。第1の入力レジスタ60に入力された
4ビット幅の並列信号は、次のタイムスロットには第2
の入力レジスタ61にラッチされる。ビット抽出回路6
2は2つの入力レジスタにラッチされている8ビットか
ら4ビットを抽出する。このとき4個のビット抽出回路
62は、それぞれ異なる4ビットを抽出する。この4通
りの抽出の仕方を状態0,状態1,状態2,状態3と呼
ぶことにし、各々を図11のように定める(斜線部が抽
出されるビットを示す)。各々の照合回路63は、抽出
された4ビットのパターンを同期パターン(0101)
と照合し、その結果3ビット以上が一致した場合は1を
出力し、それ以外は0を出力する。これらの照合回路出
力信号はOR回路54にそれぞれ入力され、4個のOR
回路54の出力が同期パターン検出信号S2,S1,S
2,S3となる。AND回路56は同期パターン検出信
号S0,S1,S2,S3の論理積をとり全同期パター
ン検出信号Saを出力する。すなわち、全同期パターン
検出信号Saは全グループで同期パターンが検出された
ときのみ1となる。
プ1の状態2、グループ2の状態1、グループ3の状態
0の照合回路出力が同時に1となり、このとき全同期パ
ターン検出信号Saも1になる。全同期パターン検出信
号Saは各グループのスキュー検出回路55に伝達され
る。スキュー検出回路55は全同期パターン検出信号S
aが1になったときに4つの照合回路出力を参照し、状
態0,状態1,状態2,状態3が1,0,0,0のとき
に2ビットのセレクタ制御信号として00を出力し、同
様に0,1,0,0のときに01、0,0,1,0のと
きに10、0,0,0,1のときに11を出力する。セ
レクタ64はセレクタ制御信号が00,01,10,1
1のときそれぞれ状態0,状態1,状態2,状態3のポ
ートを選択する。したがって、出力レジスタ65に入力
される信号は図12の最下部のようになり、フレーム同
期とスキュー補償が実現されている。
号は復号化回路19で4B3B復号化される。一方、ク
ロック抽出回路43は光/電気変換回路22の出力より
伝送クロック信号36を抽出する。伝送クロック信号3
6はクロック分周回路45において4分周されてロー・
クロック信号38に変換され、さらに第2のクロック変
換回路44で周波数を8/9倍されて出力クロック信号
37となる。復号化回路19では信号の書き込みはロー
・クロック信号38に同期して行われ、読み出しは出力
クロック信号37に同期して行われるので、入力信号の
9タイムスロット毎に1タイムスロットが余ることにな
り、同期パターンの除去が可能になる。以上のようにし
て、復号化回路19から出力される並列デジタル信号2
は、伝送エラーが生じない限り、送信側で入力された並
列デジタル信号1と完全に一致する。
ビットの不一致を許容しているので同期パターンに1ビ
ット以内の伝送誤りが生じても確実に同期パターンを検
出することが出来る。逆に、あるグループで同時パター
ン以外のデータ部分を誤って同期パターンと判断して
も、その時他のグループでは同期パターンが検出されな
いのでデータを同期パターンと誤認することはない。さ
らに、同期パターンを用いてスキューの補償とフレーム
同期も実現される。
実施例が考えられる。例えば、先の6つの実施例は全て
光伝送を用いる方式であったが、電気信号のまま同軸ケ
ーブルやペア線を用いて伝送しても良い。信号のビット
レート、チャネル数、多重数、デリミッタ、同期パター
ンの長さやパターンなども、当然この限りではなく、任
意に選ぶことができる。
に同時にデリミッタ(同期パターン)を付加したが、必
ずしも同時である必要はなく、例えば送信側で各チャネ
ルに8ビットずつずらしてデリミッタを付加し、受信側
でも各チャネルで8ビットずつずらして受信信号系列の
照合を行っても良い。
例で述べた方法に限らず、デリミッタ群と受信信号系列
群とを群同士で照合し、いくつかの誤りを許容するもの
であれば良い。例えば、全チャネルのデリミッタ検出回
路のシフトレジスタの全てのビットを、1つの多数決回
路に接続して、これらをデリミッタ群のパターンと一括
して照合し、一致するビット数があるしきい値より大き
ければデリミッタを検出したとする方法などが考えられ
る。
実施例3で用いた方法以外に、例えばチャネル毎に独立
なパターンのデリミッタを用いる、あるいはデータの中
にチャネル識別子を入れる等の方法も考えられる。
複数チャネルのデジタル信号を全てのチャネルに予め定
められたタイミングで固定信号系列(デリミッタ)を付
加して固定信号系列群を生成し、受信側では各チャネル
で固定信号系列と等しい長さの受信信号系列を抽出して
受信信号系列群を形成し、この受信信号系列群と固定信
号系列群のパターンを照合し、その結果、不一致ビット
数があるしきい値以下である場合に固定信号系列が検出
されたと見なすことにより、固定信号系列部分に伝送誤
りが生じた場合にも確実に固定信号系列を検出すること
が出来る。
ミッタ検出回路16において1ビットの誤りを許容する
ので、デリミッタ部分に1ビットの伝送誤りが生じても
デリミッタを検出できる。一方、制御回路41は全ての
デリミッタ検出回路で同時にデリミッタが検出された場
合以外はデリミッタと認めないので、デリミッタ以外の
部分を誤ってデリミッタと判断する確率は無視できるほ
ど小さい。
て、デリミッタ群を付加した並列デジタル信号を並列/
直列変換して伝送したことにより、信号線数を削減でき
たのみならず、用いたデリミッタ検出方式の前提となっ
ているスキューが非常に小さい状態を、実施例1のよう
にFIFOバッファを用いること無く、容易に実現する
ことが出来る。
により、チャネル識別子などを新たに加える事無く確実
なチャネル識別を実現した。
たことにより、1タイムスロットを超えるスキューの補
償が実現された。送信側では全チャネルに予め定められ
たタイミングで同期パターンを付加して同期パターン群
を生成し、受信側では同期パターン群の検出を行うこと
により、個々の同期パターンを確実に検出することが出
来る。さらに各チャネルの同期パターンが検出されたタ
イミングを比較することによりスキューの検出も可能と
なり、確実なスキュー補償が実現される。
の発明を適用したことにより、スキュー補償とフレーム
同期が同時に実現された。本発明では、本願の第4の発
明と同様に受信側で同期パターン群の検出を行うことに
より、個々の同期パターンを確実に検出し、同時にスキ
ューを検出することによりスキュー補償を実現する。さ
らに、得られたスキュー情報を用いて直列/並列変換の
際のフレーム同期をも実現することが可能である。した
がって、伝送エラーとスキューの両方に対する耐力を兼
ね備えた、非常に強力なフレーム同期方式が実現され
る。
識別方法を説明するための図。
の構成図。
の動作を説明するためのタイミングチャート図。
回路、ビット・ローテータ、制御回路の構成図。
路の動作を説明するための図。
回路、ビット・ローテータ・制御回路の動作を説明する
ためのタイムチャート図。
Claims (8)
- 【請求項1】 デジタル信号のデータの先頭、または先
頭と末尾に予め定められた固定信号系列(デリミッタ)
を付加して伝送するデータ伝送方式において、送信側で
は複数チャネルのデジタル信号の全てのチャネルに適当
なタイミングで固定信号系列を付加することにより固定
信号系列群を生成し、受信側では各チャネルで前記固定
信号系列と長さの等しい受信信号系列を適当なタイミン
グで抽出することにより受信信号系列群を生成し、この
受信信号系列群と前記固定信号系列群とをビット毎に照
合したときの不一致ビット数があるしきい値以下である
場合に、前記受信信号系列群を構成する各チャネルの受
信信号系列がそれぞれ前記固定信号系列群を構成する各
固定信号系列であると判断することを特徴とするデータ
伝送方式。 - 【請求項2】 デジタル信号のデータの先頭、または先
頭と末尾に予め定められた固定信号系列を付加して伝送
するデータ伝送方式において、送信側では複数チャネル
のデジタル信号の全てのチャネルに適当なタイミングで
固定信号系列を付加することにより固定信号系列群を生
成した後、並列/直列変換して送信し、受信側では受信
した直列信号を直列/並列変換した後、各チャネルで前
記固定信号系列と長さの等しい受信信号系列を適当なタ
イミングで抽出することにより受信信号系列群を生成
し、この受信信号系列群と前記固定信号系列群とをビッ
ト毎に照合したときの不一致ビット数があるしきい値以
下である場合に、前記受信信号系列群を構成する各チャ
ネルの受信信号系列がそれぞれ前記固定信号系列群を構
成する各固定信号系列であると判断することを特徴とす
るデータ伝送方式。 - 【請求項3】 受信信号系列群を固定信号系列群と照合
する際に、直列/並列変換のタイミングにより生じる全
てのチャネル配置に対応する固定信号系列群のパターン
と照合を行い、該パターン照合の結果を用いてチャネル
配置の識別を行うことを特徴とする請求項2記載のデー
タ伝送方式。 - 【請求項4】 複数チャネルの時系列デジタル信号から
なる並列デジタル信号を伝送するデータ伝送方式におい
て、送信側では前記並列デジタル信号の全チャネルに適
当なタイミングで予め定められた固定信号系列を付加す
ることにより固定信号系列群を生成し、受信側では各チ
ャネルにおいて前記固定信号系列と長さの等しい受信信
号系列を適当なタイミングで抽出し、該受信信号系列と
前記固定信号系列との照合を行い、該照合の結果あるし
きい値以上のビットが等しい場合に一致したと判定し、
さらに全チャネル間で前記照合の結果の一致/不一致の
多数決を行うことにより前記固定信号系列群を検出した
か否かを判定し、該固定信号系列群の検出をもって前記
受信信号系列群を構成する各々の受信信号系列がそれぞ
れ前記固定信号系列群を構成する各々の前記固定信号系
列であると判断し、各チャネルにおいて前記受信信号系
列を抽出したタイミングと前記固定信号系列群を検出し
たタイミングとを比較することにより各チャネルの間に
生じた伝送スキューを検出することを特徴とする並列デ
ータ伝送方式。 - 【請求項5】 複数チャネルの時系列デジタル信号から
なる並列デジタル信号を伝送するデータ伝送方式におい
て、送信側では前記並列デジタル信号の全チャネルを複
数のチャネル群に分け、各々の前記チャネル群毎に並列
/直列変換して複数の直列デジタル信号を生成し、全て
の該直列デジタル信号に適当なタイミングで予め定めら
れた固定信号系列を付加することにより固定信号系列群
を生成し、受信側では各々の前記直列デジタル信号にお
いて前記固定信号系列と長さの等しい受信信号系列を適
当なタイミングで抽出し、該受信信号系列と前記固定信
号系列との照合を行い、該照合の結果あるしきい値以上
のビットが等しい場合に一致したと判定し、さらに全て
の前記直列デジタル信号の間で前記照合の結果の一致/
不一致の多数決を行うことにより前記固定信号系列群を
検出したか否かを判定し、該固定信号系列群の検出をも
って前記受信信号系列群を構成する各々の受信信号系列
がそれぞれ前記固定信号系列群を構成する各々の前記固
定信号系列であると判断し、各々の前記直列デジタル信
号において前記受信信号系列を抽出したタイミングと前
記固定信号系列群を検出したタイミングとを比較するこ
とにより各々の前記直列デジタル信号の間に生じた伝送
スキューを検出し、該伝送スキューを吸収すると共に各
々の前記直列デジタル信号を直列/並列変換して元の並
列デジタル信号を得ることを特徴とする並列データ伝送
方式。 - 【請求項6】 デジタル信号のデータの先頭、または先
頭と末尾に予め定められた固定信号系列を付加して伝送
するデータ伝送方式において、送信側では複数チャネル
のデジタル信号の全てのチャネルに適当なタイミングで
固定信号系列を付 加することにより固定信号系列群を生
成し、受信側では各チャネルにおいて前記固定信号系列
と長さの等しい受信信号系列を適当なタイミングで抽出
し、該受信信号系列と前記固定信号系列との照合を行
い、該照合の結果あるしきい値以上のビットが等しい場
合に一致したと判定し、さらに全チャネル間で前記照合
の結果の一致/不一致の多数決を行うことにより前記固
定信号系列群を検出したか否かを判定し、該固定信号系
列群の検出をもって前記受信信号系列群を構成する各々
の受信信号系列がそれぞれ前記固定信号系列群を構成す
る各々の前記固定信号系列であると判断することを特徴
とするデータ伝送方式。 - 【請求項7】 デジタル信号のデータの先頭、または先
頭と末尾に予め定められた固定信号系列を付加して伝送
するデータ伝送方式において、送信側では複数チャネル
のデジタル信号の全てのチャネルに適当なタイミングで
固定信号系列を付加することにより固定信号系列群を生
成した後、並列/直列変換して送信し、受信側では受信
した直列信号を直列/並列変換した後、各チャネルにお
いて前記固定信号系列と長さの等しい受信信号系列を適
当なタイミングで抽出し、該受信信号系列と前記固定信
号系列との照合を行い、該照合の結果あるしきい値以上
のビットが等しい場合に一致したと判定し、さらに全チ
ャネル間で前記照合の結果の一致/不一致の多数決を行
うことにより前記固定信号系列群を検出したか否かを判
定し、該固定信号系列群の検出をもって前記受信信号系
列群を構成する各々の受信信号系列がそれぞれ前記固定
信号系列群を構成する各々の前記固定信号系列であると
判断することを特徴とするデータ伝送方式。 - 【請求項8】 受信信号系列群を固定信号系列群と照合
する際に、直列/並列変換のタイミングにより生じる全
てのチャネル配置に対応する固定信号系列群のパターン
と照合を行い、該パターン照合の結果を用いてチャネル
配置の識別を行うことを特徴とする請求項7記載のデー
タ伝送方式。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6232919A JP2694807B2 (ja) | 1993-12-16 | 1994-09-28 | データ伝送方式 |
EP94119844A EP0659001B1 (en) | 1993-12-16 | 1994-12-15 | Parallel data transmission system using specific pattern for synchronisation |
US08/356,555 US5887039A (en) | 1993-12-16 | 1994-12-15 | Data transmission system using specific pattern for synchronization |
DE69430175T DE69430175T2 (de) | 1993-12-16 | 1994-12-15 | Paralleles Datenübertragungssystem unter Verwendung spezifischer Muster zur Synchronisierung |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31619993 | 1993-12-16 | ||
JP5-316199 | 1993-12-16 | ||
JP6232919A JP2694807B2 (ja) | 1993-12-16 | 1994-09-28 | データ伝送方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07226730A JPH07226730A (ja) | 1995-08-22 |
JP2694807B2 true JP2694807B2 (ja) | 1997-12-24 |
Family
ID=26530736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6232919A Expired - Fee Related JP2694807B2 (ja) | 1993-12-16 | 1994-09-28 | データ伝送方式 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5887039A (ja) |
EP (1) | EP0659001B1 (ja) |
JP (1) | JP2694807B2 (ja) |
DE (1) | DE69430175T2 (ja) |
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- 1994-12-15 DE DE69430175T patent/DE69430175T2/de not_active Expired - Lifetime
- 1994-12-15 EP EP94119844A patent/EP0659001B1/en not_active Expired - Lifetime
Also Published As
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---|---|
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DE69430175T2 (de) | 2002-10-02 |
EP0659001B1 (en) | 2002-03-20 |
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