DE3686763T2

DE3686763T2 - Halbleiterspeicheranordnung mit einer ruecksetzsignalgeneratorschaltung.

Info

Publication number: DE3686763T2
Application number: DE8686402852T
Authority: DE
Inventors: Kazuto Furumochi; Atuo C O Seiwa-So Koshizuka
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-12-18
Filing date: 1986-12-18
Publication date: 1993-02-04
Anticipated expiration: 2006-12-19
Also published as: EP0228958A3; EP0228958B1; DE3686763D1; US4800552A; EP0228958A2

Description

HINTERGRUND DER ERFINDUNG

1. Erfindungsgebiet

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicheranordnung und, im besonderen, auf eine Halbleiterspeicheranordnung mit einer Schaltung, die ein Rücksetzsignal zum Ausgleichen der Potentiale eines Paares von komplementären Bitleitungen erzeugt, die mit einer Speicherzelle mit wahlfreiem Zugriff des statischen Typs (SRAM) verbunden sind. Die Anordnung gemäß der vorliegenden Erfindung wird zum Beispiel in einem Informationssystem eines Computers, elektronischen Apparats und dergleichen verwendet.

2. Beschreibung der verwandten Technik

Bei einer konventionellen Halbleiterspeicheranordnung ist zum Reduzieren der Zugriffszeit, d. h., einer Zeit, die zum Lesen von Daten aus einer Speicherzelle benötigt wird, ein Verfahren des Ausgleichens der Potentiale eines Paares von Signalleitungen zum Übertragen des komplementären Signals, zum Beispiel ein Paar von Bitleitungen oder ein Paar von Datenbusleitungen, die mit der Speicherzelle im Nichtauswahl-Zustand des Chips verbunden sind, benutzt worden. In diesem Fall müssen die Potentiale des Paares von Bit leitungen oder Datenbusleitungen zuverlässig rückgesetzt oder ausgeglichen werden, ungeachtet der Länge der Impulsbreite eines im unteren Zustand aktiven Chipauswahlsignals, auf welches nachstehend als Chip-Nichtauswahlsignal Bezug genommen wird. In der bekannten Anordnung werden jedoch die Rücksetzsignale mit einer konstanten Impulsbreite ansprechend auf eine Veränderung des Chip-Nichtauswahlsignals vom hohen Pegel auf den niedrigen Pegel erzeugt, ungeachtet der Länge der Impulsbreite des Chip-Nichtauswahlsignals. Wenn die Impulsbreite des Chip-Nichtauswahlsignals kurz ist, ergibt sich demzufolge ein ernstes Problem dahingehend, daß die Potentiale des Paares von Bitleitungen nicht voll rückgesetzt werden können, und somit wird eine lange Zeit benötigt, bis die Speicherzelle den Bereitschaftszustand erreicht, was zu einer Erhöhung der Zugriffszeit führt.
Andererseits wird zur Verminderung der während der Bereitschaftsperiode der Speicherzelle gestreuten Ströme gewöhnlich ein durch das Chip-Nichtauswahlsignal gesteuerter Schalttransistor in einen Schaltungsteil, in dem ein stetiger Gleichstrom fließt, einer Decoderschaltung und dergleichen in der Anordnung eingefügt, um die während der Bereitschaftsperiode gestreuten Gleichströme auf null Volt zu bringen. Als Ergebnis können die während der Bereitschaftsperiode gestreuten Ströme verringert werden, und sie bestehen nur aus den sehr kleinen Strömen, die durch die Lastwiderstände in der Speicherzelle fließen. Jedoch wird bei einem System, in dem viele solcher SRAM-Anordnungen verwendet werden, oft eine Struktur benutzt, bei der Adreßanschlüsse jeder SRAM-Anordnung mit einem gemeinsamen Adreßbus verbunden sind und eine gewünschte SRAM-Anordnung durch die Steuerung des Chip-Nichtauswahlsignals ausgewählt wird. Unter Berücksichtigung jeder der SRAM-Anordnungen werden in diesem System Eingangssignale zum Adressieren von Signalanschlüssen während der Bereitschaftsperiode verändert. Bei einer komplementären Metalloxidhalbleiter- (CMOS) Schaltung sind bekanntlich die im eingeschwungenen Zustand gestreuten Ströme extrem klein, aber die Ströme, die gestreut werden, wenn das Eingangssignal mit hoher Geschwindigkeit verändert wird, sind beachtlich groß. Somit können in einem System der oben erwähnten Struktur die Ströme, die in einer erststufigen CMOS-Schaltung, die einen Eingang hat, der mit Adreßsignaleingangsanschlüssen verbunden ist, und in einer nachfolgenden CMOS- Pufferschaltung, die durch die erststufige CMOS-Schaltung getrieben wird, gestreut werden, beträchtlich groß werden. Besonders bei einer SRAM-Anordnung mit einer extrem großen Kapazität mit einer großen Anzahl von Adreßeingangsanschlüssen und einer entsprechenden Anzahl von Schaltungen sind die in der gesamten Schaltung der ersten Stufe und der nachfolgenden Pufferschaltung gestreuten Ströme, die ständig auf die Adreßänderung ansprechen, extrem groß, im Gegensatz zu den gesamten Strömen, die während der Bereitschaftsperiode gestreut werden. Um mit diesem Problem fertig zu werden, ist das Verfahren der Chipauswahl- (CS) Erststufensteuerung hierfür verwendet worden.
Bei einem Beispiel der Anordnung der verwandten Technik, bei der diese CS-Erststufensteuerung verwendet wird, sind ein CS-Puffer und ein Adreßpuffer vorgesehen, und die Änderung des Adreßsignals wird nicht an die interne Schaltung, die dem Adreßpuffer folgt und Speicherzellen enthält, übertragen, so daß die Verlustleistung verringert werden kann. Wenn jedoch solch eine CS-Erststufensteuerung ausgeführt wird, tritt im CS-Puffer unvermeidlich eine Verzögerung von der Zeit an ein, wenn das Chip- Nichtauswahlsignal eingegeben wird, bis zu der Zeit, wenn der Adreßpuffer gesteuert wird.
Deshalb können bei der Halbleiterspeicheranordnung unter Verwendung der oben erwähnten CS-Erststufensteuerung, wenn die Impulsbreite des Chip-Nichtauswahlsignals kurz ist, die Potentiale des Paares von Bitleitungen nicht voll rückgesetzt werden, und so dauert es lange, bis die Speicherzelle den Bereitschaftszustand erreicht, und ferner addiert sich hierzu die Verzögerungszeit auf Grund der CS- Erststufensteuerung, was zu einer nachteiligen Zugriffsoperation führt, besonders bei einer Zugriffsoperation in einer Hochgeschwindigkeits-SRAM- Anordnung.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung ist das Realisieren einer Halbleiterspeicheranordnung, die ungeachtet der Länge der Impulsbreite eines Chip- Nichtauswahlsignals ein zuverlässiges Rücksetzen der Potentiale eines Paares von Bitleitungen ermöglicht, wobei eine Verzögerung bei einer Zugriffsoperation verhindert wird.
Eine andere Aufgabe der vorliegenden Erfindung ist das Realisieren einer Halbleiterspeicheranordnung, die eine Verzögerung bei einer Zugriffsoperation verhindern kann, selbst wenn eine CS-Erststufensteuerung ausgeführt wird.
Die oben erwähnten Ziele werden erreicht, indem eine Halbleiterspeicheranordnung mit einem Chip-Auswahlzustand und einem Chip-Nichtauswahlzustand vorgesehen wird, die ein Adreßsignal und ein Chip-Nichtauswahlsignal empfängt, wobei die Anordnung umfaßt: ein Paar von Signalleitungen zum Übertragen eines komplementären Signals; ein Rücksetzmittel, das zwischen den genannten Signal leitungen zum Ausgleichen der Potentiale der Signalleitungen ansprechend auf ein Rücksetzsignal operativ verbunden ist; eine erste Takterzeugungsschaltung zum Erzeugen eines ersten Taktsignals ansprechend auf einen Übergang des Chipauswahlsignals; eine zweite Takterzeugungsschaltung zum Erzeugen eines zweiten Taktsignals ansprechend auf einen Übergang des Adreßsignals; eine logische ODER-Schaltung, die die ersten und zweiten Taktsignale empfängt und das Rücksetzsignal ausgibt; und eine Steuerschaltung. Bei solch einer Anordnung (wie z. B. in EP-A-O 155 787 beschrieben) ist gemäß der Erfindung vorgesehen, daß die Steuerschaltung mit der zweiten Takterzeugungsschaltung operativ verbunden ist und die Erzeugung des zweiten Taktsignals nach dem Übergang von dem Chip-Nichtauswahlzustand zum Chip- Auswahlzustand nur gestattet, wenn der genannte Chip- Nichtauswahlzustand eine kürzere Zeitperiode als eine erste, vorher festgelegte Zeitperiode hat, wodurch die Zeitgabe der Erzeugung des zweiten Taktes (ATC) und jene des ersten Taktes (CTC) einander versetzt sind; und daß die logische ODER-Schaltung das genannte Rücksetzsignal ausgibt, das eine längere Impulsbreite als das genannte erste Taktsignal hat, wenn die genannte Zeitperiode des genannten Chip- Nichtauswahlzustandes kürzer als die genannte erste, vorher festgelegte Zeitperiode ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Andere Aufgaben und Eigenschaften der vorliegenden Erfindung werden nachstehend detailliert an Hand einer bevorzugten Ausführungsform unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben, in denen:
Fig. 1 ein Schaltungsdiagramm ist, das ein Beispiel einer Halbleiterspeicheranordnung mit einer Rücksetzsignalerzeugungsschaltung darstellt;
Fig. 2a bis 2c Wellenformdiagramme gemäß dem Stand der Technik zum Erläutern der Operation der in Fig. 1 gezeigten Anordnung sind;
Fig. 3 ein Blockdiagramm ist, das eine Halbleiterspeicheranordnung mit einer Rücksetzsignalerzeugungsschaltung als Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 4 ein Schaltungsdiagramm ist, das ein konkretes Beispiel des in Fig. 3 gezeigten CS-Puffers darstellt;
Fig. 5 ein Schaltungsdiagramm ist, das ein konkretes Beispiel der in Fig. 4 gezeigten ATC-Steuerschaltung darstellt;
Fig. 6 ein Schaltungsdiagramm ist, das ein konkretes Beispiel der in Fig. 3 dargestellten ATC-Erzeugungsschaltung darstellt;
Fig. 7 ein Schaltungsdiagramm ist, das ein konkretes Beispiel der in Fig. 3 gezeigten CTC-Erzeugungsschaltung darstellt;
Fig. 8a bis 8i Wellenformdiagramme zum Erläutern der Operation der in Fig. 3 gezeigten Anordnung sind, unter der Bedingung, daß die Impulsbreite eines Chip- Nichtauswahlsignals kürzer als die vorher festgelegte Zeitperiode ist; und
Fig. 9a bis 9i Wellenformdiagramme entsprechend Fig. 8a bis 8i sind, aber unter der Bedingung, daß die Impulsbreite eines Chip-Nichtauswahlsignals länger als die vorher festgelegte Zeitperiode ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Zum besseren Verständnis der bevorzugten Ausführungsform werden jetzt die Probleme des Standes der Technik unter Bezugnahme auf Fig. 1 und Fig. 2a bis 2c erläutert.
Figur 1 zeigt ein Beispiel einer Halbleiterspeicheranordnung mit einer Rücksetzsignalerzeugungsschaltung. In Fig. 1 bezeichnet das Bezugszeichen 11 einen SRAM, der Teil einer Speicherzellenanordnung (nicht dargestellt) ist. Im SRAM 11 bezeichnen Q1 und Q2 Lasttransistoren für Bitleitungen BL bzw. ; Q3 und Q4 bezeichnen Übertragungsgatetransistoren, die durch das Potential einer Wortleitung WL an- und ausgeschaltet werden; Q5 und Q6 bezeichnen Transistoren, die ein Flip-Flop in der Speicherzelle bilden; und Q7 bezeichnet einen Rücksetztransistor zum Ausgleichen der Potentiale von Bitleitungen BL und durch einen Kurzschluß dazwischen ansprechend auf ein Rücksetzsignal φ. Bezugszeichen 12 bezeichnet eine Rücksetzsignalerzeugungsschaltung, die das Rücksetzsignal φ ansprechend auf einen Chip-Nichtauswahlsignal- Eingang erzeugt und eine konventionelle bekannte Schaltung ist.
Zum Erläutern der Operation der in Fig. 1 gezeigten Anordnung sind in Fig. 2a bis 2c Wellenformdiagramme gemäß dem Stand der Technik dargestellt, in denen die Bezugszeichen C1 und C2 Lesezyklen bezeichnen. Im Lesezyklus C1 ist ein Chip-Nichtauswahlsignal mit einer genügend langen Impulsbreite gegeben, aber im Lesezyklus C2 ist ein Chip-Nichtauswahlsignal mit einer relativ kurzen Impulsbreite gegeben. Wie in Fig. 2b gezeigt, haben die Rücksetzsignale φ gemäß des Betriebes des Standes der Technik eine konstante Impulsbreite und werden ansprechend auf eine Veränderung des Chip-Nichtauswahlsignals vom hohen Pegel auf den niedrigen Pegel erzeugt, ungeachtet der Länge der Impulsbreite des Signals .
Im Lesezyklus C1, in dem das Chip-Nichtauswahlsignal mit einer genügend langen Impulsbreite gegeben ist, erreichen demzufolge die Speicherzellen den Bereitschaftszustand auf Grund der langen Bereitschaftsperiode tSB1, und somit ist die Potentialdifferenz zwischen den Bitleitungen BL und klein genug, damit ein zuverlässiges Rücksetzen ausgeführt werden kann. Als Ergebnis wird die zum Auslesen der Daten benötigte Potentialdifferenz ΔV zwischen den Bitleitungen BL und in einer relativ kurzen Periode t1 erhalten, wie in Fig. 2c dargestellt.
Im Lesezyklus C2 jedoch, in dem das Chip- Nichtauswahlsignal mit einer relativ kurzen Impulsbreite gegeben ist, erreichen die speicherzellen den ereitschaftszustand auf Grund der kurzen Bereitschaftsperiode tSB2 nicht, und so wird die Potentialdifferenz zwischen den Bitleitungen BL und bei Auftreten des Rücksetzsignals φ nicht klein genug, damit das Rücksetzen ausgeführt werden kann. Da das Rücksetzsignal φ eine kurze Impulsbreite hat, können dementsprechend die Potentiale der Bitleitungen BL und nicht ausgeglichen (rückgesetzt) werden, und als Ergebnis wird die für ein Auslesen von Daten erforderliche Potentialdifferenz ΔV zwischen den Bitleitungen BL und in einer beträchtlich langen Periode t2 erhalten, wie in Fig. 2c dargestellt. Dies führt zu einer Verzögerung bei der Zugriffsoperation.
Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird jetzt detailliert unter Bezugnahme auf Fig. 3 bis 9a bis hin zu 9i beschrieben.
Figur 3 stellt ein Blockdiagramm einer Halbleiterspeicheranordnung mit einer Rücksetzsignalerzeugungsschaltung als Ausführungsform der vorliegenden Erfindung dar. In Fig. 3 bezeichnet Bezugszeichen 31 einen chip-Auswahl- (CS) Puffer, der mit einer CTC-Erzeugungsschaltung 32, einer ATC- Erzeugungsschaltung 33, einem Eingang eines NOR-Gatters 34, einem Adreßpuffer 35 und einem Leseverstärker 36 zum Lesen von Daten aus einer Speicherzellenanordnung 39 verbunden ist. CTC und ATC bezeichnen einen Takt auf der Grundlage der Veränderung eines Chip-AuswahlsignalS CS oder Chip- Nichtauswahlsignals bzw. einen Takt auf der Grundlage der Veränderung eines Adreßsignals ADD. Der CS-Puffer 31 empfängt das Chip-Nichtauswahlsignal an einem Knoten Nb, verarbeitet die Inversion und die Verzögerung des Signals und versieht jede der oben erwähnten Schaltungen mit dem verarbeiteten Signal. In diesem Fall versieht der CS-Puffer 31 das NOR-Gatter 34 mit einem Steuersignal Se über einen Knoten Ne und versieht die ATC-Erzeugungsschaltung 33 mit einem Steuersignal Sf über einen Knoten Nf. Das Steuersignal Sf wird nach der Erzeugung des Steuersignals Se erzeugt. Die Erzeugung der Signale Se und Sf ist davon abhängig, ob die Impulsbreite des Chip-Nichtauswahlsignals kürzer ist als eine vorher festgelegte Zeitperiode, die zu einer zum Rücksetzen der Potentiale des Paares von mit der Speicherzellenanordnung verbundenen Bitleitungen erforderlichen Zeitperiode äquivalent ist oder nicht. Falls die Impulsbreite des Signals länger als die vorher festgelegte Zeitperiode ist, wird ein Signal Se mit hohem Pegel erzeugt und zum NOR-Gatter 34 übertragen, so daß das Adreßsignal ADD oder eine Veränderung davon nicht zum Adreßpuffer 35 übertragen wird. Andererseits, falls die Impulsbreite des Signals kürzer als die vorher festgelegte Zeitperiode ist, wird ein Signal Se mit niedrigem Pegel erzeugt und zum NOR-Gatter 34 übertragen, so daß das Adreßsignal ADD oder eine Veränderung davon zum Adreßpuffer 35 übertragen werden kann. Zu beachten ist, daß das Signal Se nachstehend als Erststuf ensteuersignal bezeichnet wird. Auch werden der konkrete Aufbau des CS- Puffers 31 und jedes Steuersignal davon später detailliert beschrieben.
Das Adreßsignal ADD wird an einen anderen Eingang des NOR-Gatters 34 angelegt, und der Ausgang des NOR-Gatters 34 wird an den Adreßpuffer 35 angelegt, der mit der ATC- Erzeugungsschaltung 33 und dem Decoder 37 verbunden ist. Der Decoder 37, der den Adreßsignal- ADD Eingang durch den Adreßpuffer 35 dekodiert, ist mit der Speicherzellenanordnung 39 verbunden, in der der Adreßzugriff ausgeführt wird. Die CTC-Erzeugungsschaltung 32 erzeugt den Takt CTC ansprechend auf das Chip- Nichtauswahlsignal unter Steuerung des CS-Puffers 31, und die ATC-Erzeugungsschaltung 33 erzeugt den Takt ATC ansprechend auf das Adreßsignal ADD, auch unter Steuerung des CS-Puffers 31. Der Takt ATC wird nach der Erzeugung des Taktes CTC erzeugt. Der konkrete Aufbau der CTC- Erzeugungsschaltung 32 und der ATC-Erzeugungsschaltung 33 werden später beschrieben. Die Takte CTC und ATC werden einer Gatterschaltung 38 angelegt, die durch logisches Addieren der Takte CTC und ATC ein Rücksetzsignal φ zum Ausgleichen der Potentiale des Paares von komplementären Bitleitungen, die mit jeder der Zellen in der Speicherzellenanordnung 39 verbunden sind, erzeugt.
Figur 4 stellt ein konkretes Beispiel des in Fig. 3 gezeigten CS-Puffers 31 dar. In Fig. 4 bezeichnen die Referenzzeichen 41, 45, 46, 47 und 48 CMOS-Inverter, von denen jeder durch einen p-Kanal-MOS-Transistor als Last, die mit einer Leitung höherer Energie Vcc verbunden ist, und durch einen N-Kanal-MOS-Transistor als Treiber, der mit einer Leitung niedrigerer Energie Vss verbunden ist, gebildet ist und die Funktion hat, einen Signaleingang mit dem zu einem gewissen Maße verzögerten Signal zu invertieren. Bezugszeichen 42 bezeichnet eine Verzögerungsschaltung, die, ansprechend auf die Veränderung des Signals, d. h., des Chip-Auswahlsignals CS, an einem Knoten Nc am Ausgang des Inverters 41, nach einer vorher festgelegten Verzögerungszeit ta einsetzt und nach einer anderen vorher festgelegten Verzögerungszeit tb endet, wobei tb kleiner als ta ist. Die Verzögerungszeit ta ist als Zeitperiode definiert, die zum Setzen der Speicherzellenanordnung in den Bereitschaftszustand erforderlich ist, mit anderen Worten, die Zeitperiode, die zum Rücksetzen der Potentiale des Paares von mit der Speicherzellenanordnung verbundenen Bitleitungen erforderlich ist. Bezugszeichen 43 bezeichnet ein NOR- Gatter, welches das Erststufensteuersignal Se mit einem hohen Pegel am Knoten Ne nur ausgibt, wenn sowohl das Signal Sd am Knoten Nd am Ausgang der Verzögerungsschaltung 42 als auch das Signal CS am Knoten Nc am Ausgang des Inverters 41 auf einem niedrigen Pegel sind. Bezugszeichen 44 bezeichnet eine ATC-Steuerschaltung, die das Steuersignal Sf am Knoten Nf ausgibt, je nachdem, ob das Steuersignal Se am Knoten Ne auf einem niedrigen Pegel ist oder nicht, und die ATC- Erzeugungsschaltung 33 mit dem Steuersignal Sf versieht. Die ATC-Steuerschaltung 44 hat nämlich die Funktion, die ATC- Erzeugungsschaltung 33 zu steuern, um die Gatterschaltung 38 mit dem Takt ATC zu versehen, wenn das Signal Se am Knoten Ne auf einem niedrigen Pegel ist, und die ATC- Erzeugungsschaltung 33 zu steuern, um die Lieferung des Taktes ATC an die Gatterschaltung 38 zu unterbinden, wenn das Signal Se auf einem hohen Pegel ist. Der konkrete Aufbau der ATC-Steuerschaltung 44 wird später beschrieben.
Das Signal CS am Knoten Nc wird durch das Passieren zweier Inverter 45 und 46 verzögert und der CTC- Erzeugungsschaltung 32 zugeführt. Deshalb wird der Takt CTC mit einer vorher festgelegten verzögerungszeit von der Zeit an, zu der das Chip-Nichtauswahlsignal vom hohen Pegel auf den niedrigen Pegel wechselt, erzeugt. Diese Verzögerungszeit ist im wesentlichen mit einer Zeitperiode äquivalent, in der das Signal drei Inverter 41, 45 und 46 passiert, und wird nachstehend durch Bezugszeichen tA bezeichnet. Auch das Signal CS am Knoten Nc wird durch das Passieren von vier Invertern 45, 46, 47 und 48 verzögert und dem Adreßpuffer 35 und dem Leseverstärker 36 zugeführt. Andererseits, wie in Fig. 3 gezeigt, wird der Takt ATC mit einer vorher festgelegten verzögerungszeit von der Zeit an, zu der sich das Adreßsignal ADD ändert, erzeugt. Diese verzögerungszeit ist im wesentlichen mit einer Zeitperiode äquivalent, in der das Signal ADD das NOR-Gatter 34 und den Adreßpuffer 35 passiert, und wird nachstehend durch Bezugszeichen tB bezeichnet. Die Zeitgabe der Erzeugung des Taktes ATC und jener des Taktes CTC sind gegeneinander versetzt, und erstere erfolgt immer nach letzterer. Wenn das Signal Se am Knoten Ne auf einem niedrigen Pegel ist, d. h., wenn die Impulsbreite des Chip-Nichtauswahlsignals kürzer als die vorher festgelegte Zeitperiode ta ist, wird dementsprechend der Takt ATC zum Takt CTC addiert, so daß die Impulsbreite des Rücksetzsignals φ länger wird, als wenn nur der Takt CTC der Gatterschaltung 38 eingegeben wird. Umgekehrt, wenn das Signal Se auf einem hohen Pegel ist, d. h., wenn die Impulsbreite des Signals länger als die vorher festgelegte Zeitperiode ta ist, wird der Takt ATC nicht erzeugt, so daß die Impulsbreite des Rücksetzsignals φ die gleiche wird, wie jene des Taktes CTC. Das Rücksetzsignal φ wird nämlich in Abhängigkeit von der Länge der Impulsbreite des Chip-Nichtauswahlsignals erzeugt.
Wenn das Signal Se am Eingang des NOR-Gatters 34 auf einem niedrigen Pegel ist, mit anderen Worten, wenn die CS- Erststufensteuerung von dem CS-Puffer 31 nicht ausgeführt wird, kann das Adreßsignal ADD oder dessen Veränderung über das NOR-Gatter 34 zum Adreßpuffer 35 übertragen werden. Wie vorher beschrieben, ist die CS-Erststufensteuerung eine Maßnahme, die zur Verringerung der während der Bereitschaftsperiode der Speicherzelle gestreuten Ströme ergriffen wird. Wenn, wie in Fig. 3 dargestellt, das Signal Se auf einem hohen Pegel ist, d. h., wenn die CS- Erststufensteuerung ausgeführt wird, behält das NOR-Gatter 34 den Niederpegelausgang ungeachtet der Veränderung des Adreßsignals ADD bei. Als Resultat kann die interne Schaltung, die den Adreßpuffer 35, den Decoder 37 und die Speicherzellenanordnung 39 enthält, nicht arbeiten, und der Stromverlust kann verringert werden.
Figur 5 stellt ein konkretes Beipiel der in Fig. 4 gezeigten ATC-Steuerschaltung 44 dar. In Fig. 5 bezeichnen die Bezugszeichen 51, 52, 54, 57, 58 und 59 CMOS-Inverter, von denen jeder aus einem P-Kanal-MOS-Transistor als Last, verbunden mit einer Leitung höherer Energie Vcc, und einem N-Kanal-MOS-Transistor als Treiber, verbunden mit einer Leitung niedrigerer Energie Vss, gebildet ist, und einen Signaleingang mit dem zu einem gewissen Maße verzögerten Signal invertiert. Unter Bezugnahme auf den CMOS-Inverter 54 ist der P-Kanal-MOS-Transistor über einen Widerstand 55 mit der Energieleitung Vcc verbunden. Bezugszeichen 56 bezeichnet einen MOS-Kondensator, der zwischen den zwei Invertern 54 und 57 verbunden ist; die Elemente 54, 55, 56 und 57 bilden eine Verzögerungsschaltung; und Bezugszeichen 53 bezeichnet ein NOR-Gatter, das aus zwei CMOS-Invertern gebildet ist. Das Signal Se wird an den Eingang eines CMOS- Inverters von NOR-Gatter 53 über die Inverter 51 und 52 angelegt, und das Signal Se wird an den Eingang des anderen CMOS-Inverters von NOR-Gatter 53 über die Inverter 51, 52, 54 und 57 angelegt. Das NOR-Gatter 53 gibt das Signal mit hohem Pegel nur aus, wenn beide Eingänge auf einem niedrigen Pegel sind. Die Ausgabe von NOR-Gatter 53 wird über die Inverter 58 und 59 zu der ATC-Erzeugungsschaltung 33 übertragen. Demzufolge hat die ATC-Steuerschaltung 44 die Funktion, die Veränderung des Signals Se zu verzögern und das Signal Sf als verzögertes Signal zu erzeugen.
Figur 6 stellt ein konkretes Beispiel der in Fig. 3 gezeigten ATC-Erzeugungsschaltung dar. In Fig. 6 bezeichnen die Bezugszeichen A und ein Signal, das einem Bit aus einer Vielzahl von Bits, die das Adreßsignal bilden, entspricht, welches vom Adreßpuffer 35 übertragen wird. Eines der Adreßbitsignale wird einem NAND-Gatter 61 eingegeben, und das andere wird einem NAND-Gatter 62 eingegeben. Die NAND-Gatter 61 und 62 bilden ein Flip-Flop, dessen Ausgang einem NAND-Gatter 63 eingegeben wird. Der Ausgang des NAND-Gatters 63 wird über einen Inverter 64 an einen der Eingänge eines NAND-Gatters 65 angelegt, und die Adreßbits des restlichen Adreßsignals werden an andere Eingänge des Gatters 65 angelegt. Der Ausgang des NAND- Gatters 65 wird an einen der Eingänge eines NAND-Gatters 66 angelegt, und das Signal Sf von dem CS-Puffer 31 wird an einen anderen Eingang des Gatters 66 angelegt. Der Ausgang des NAND-Gatters 66 wird an einen Inverter 67 angelegt, von dem Takt ATC an die Gatterschaltung 38 übertragen wird. Jedes der Elemente 61 und 67 ist durch eine Vielzahl von MOS-Transistoren gebildet und ist bekannt. Dementsprechend hat die ATC-Erzeugungsschaltung 33 die Funktion, den Takt ATC mit einer vorher festgelegten Verzögerungszeit von der Zeit an zu erzeugen, zu der sich das Adreßsignal ändert, je nachdem, ob das Steuersignal Sf auf einem niedrigen Pegel ist oder nicht. Diese Verzögerungszeit ist, wie oben beschrieben, durch tB definiert.
Figur 7 stellt ein konkretes Beispiel der in Fig. 3 gezeigten CTC-Erzeugungsschaltung 32 dar. In Fig. 7 wird das verzögerte Chip-Nichtauswahlsignal vom CS-Puffer 31 an einen der Eingänge eines NAND-Gatters 71 angelegt. Dieses Chip- Nichtauswahlsignal wird auch über einen Inverter 72 an einen anderen Eingang des NAND-Gatters 71 angelegt, und der Ausgang des Gatters 71, d. h., der Takt CTC, wird zu der Gatterschaltung 38 übertragen. Jedes der Elemente 71 und 72 ist durch eine Vielzahl von MOS-Transistoren gebildet und ist bekannt. Dementsprechend hat die CTC-Erzeugungsschaltung 32 die Funktion, eine weitere Verzögerung zu dem verzögerten Signal von CS-Puffer 31 hinzu zu addieren. Das heißt, der Takt CTC wird mit einer vorher festgelegten Verzögerungszeit von der Zeit an, zu der sich das Chip-Nichtauswahlsignal vom hohen Pegel auf den niedrigen Pegel ändert, erzeugt. Diese Verzögerungszeit ist, wie oben beschrieben, durch tA definiert.
Figur 8a bis 8i und 9a bis 9i stellen Betriebswellenformen jedes Teils in der in Fig. 3 gezeigten Anordnung dar. Figur 8a bis 8i entspricht dem Fall, bei dem die Impulsbreite des Chip-Nichtauswahlsignals kürzer ist, als die vorher festgelegte Zeitperiode ta, d. h., wenn eine CS-Erststufensteuerung nicht ausgeführt wird. Figur 9a bis 9i entspricht dem Fall, bei dem die Impulsbreite des Signals länger ist als die vorher festgelegte Zeitperiode ta, d. h., wenn eine CS-Erststufensteuerung ausgeführt wird. Die oben erwähnte vorher festgelegte Zeitperiode ta ist definiert als die Zeitperiode, die für das Rücksetzen der Potentiale des Paares von Bitleitungen, die mit jeder Zelle in der Speicherzellenanordnung verbunden sind, erforderlich ist, wie oben beschrieben.
Unter Bezugnahme auf Fig. 8a bis 8i ist das Signal Se am Knoten Ne, d. h., das Erststufensteuersignal Se, auf einem niedrigen Pegel auf Grund der kurzen Impulsbreite des Signals Ansprechend auf das Signal mit niedrigem Pegel veranlaßt die ATC-Steuerschaltung 44 die ATC- Erzeugungsschaltung 33, die Gatterschaltung 38 mit dem Takt ATC zu versehen. Die Zeitgabe der Erzeugung des Taktes ATC ist gegen jene des durch die CTC-Erzeugungsschaltung 32 erzeugten Taktes CTC versetzt. Dementsprechend hat das Ausgangssignal der Gatterschaltung 38, d. h., das Rücksetzsignal φ, eine Impulsbreite, die durch die logische Addition der Taktes CTC und ATC länger ist. Wenn, wie oben beschrieben, die Impulsbreite des Signals CS kurz ist, dauert es lange, bis die Speicherzelle den Bereitschaftszustand erreicht, was zu einer Verzögerung beim Zugriff führt. Jedoch wird gemäß dem vorliegenden Beispiel die Impulsbreite des Rücksetzsignals φ länger, so daß die Potentiale des Paares von Bitleitungen zuverlässig rückgesetzt werden können, was zu einer Reduzierung der Zugriffszeit führt.
Auch ist in dem in Fig. 8a bis 8i gezeigten Fall das NOR-Gatter 34 auf Grund des niedrigen Pegels des Signals Se offen. Die Verzögerung auf Grund der Erststufensteuerung innerhalb des CS-Puffers 31 fehlt nämlich, so daß eine weitere Verzögerung des Zugriffs nicht erforderlich ist.
Als nächstes ist unter Bezugnahme auf Fig. 9a bis 9i das Erststufensteuersignal Se auf einem hohen Pegel auf Grund der langen Impulsbreite des Signals . Ansprechend auf das Signal mit hohem Pegel steuert die ATC- Steuerschaltung 44 die ATC-Erzeugungsschaltung 33, um die Lieferung des Taktes ATC an die Gatterschaltung 38 zu unterbinden. Dementsprechend wird nur der Takt CTC der Gatterschaltung 38 eingegeben, und der Takt CTC als solcher stellt das Rücksetzsignal φ dar. In diesem Fall, da die Impulsbreite des Signals CS die volle Länge hat, wird nur eine kurze Zeit benötigt, bis die Speicherzelle den Bereitschaftszustand erreicht. Deshalb kann selbst das Rücksetzsignal φ mit kurzer Impulsbreite, wie in Fig. 9i gezeigt, die Potentiale des Paares von Bitleitungen, die mit jeder Speicherzelle verbunden sind, zuverlässig rücksetzen. Da die Pulsbreite des Rücksetzsignals φ kürzer wird, verglichen mit dem in Fig. 8i gezeigten Fall, kann auch die Zugriffsoperation schnell ausgeführt werden.
In dem in Fig. 9a bis 9i gezeigten Fall ist auch das NOR-Gatter 34 auf Grund des Signals Se mit hohem Pegel geschlossen. Dementsprechend wird das Adreßsignal ADD oder eine Veränderung davon nicht zu der internen Schaltung nach dem Adreßpuffer 35 übertragen, und somit kann der Leistungsverlust in der internen Schaltung verringert werden. Obwohl auf Grund der Erststufensteuerung innerhalb des CS-Puffers eine Verzögerung auftritt, kann die nächste CS-Zugriffsoperation schneller als der Adreßzugriff ausgeführt werden, vorausgesetzt, daß der Adreßzugriff auszuführen ist, weil die Impulsbreite des Chip- Nichtauswahlsignals die volle Länge hat und die Speicherzelle in den Bereitschaftszustand versetzt und auf den Zugriff vorbereitet wird, auf der Grundlage des zuverlässigen Rücksetzens der Potentiale des Paares von Bitleitungen. Deshalb beeinträchtigt die Verzögerung auf Grund der Erststufensteuerung nicht die Zugriffsoperation der Anordnung insgesamt.
Obwohl die vorliegende Erfindung an Hand von nur einer Ausführungsform beschrieben und erörtert worden ist, ist klar, daß für Fachleute andere Ausführungsformen und Modifikationen der vorliegenden Erfindung möglich sind, ohne deren wesentliche Merkmale zu verlassen.

Claims

1. Eine Halbleiterspeicheranordnung, die einen Chip- Auswahlzustand und einen Chip-Nichtauswahlzustand hat und ein Adreßsignal (ADD) und ein Chip-Nichtauswahlsignal empfängt, welche genannte Anordnung umfaßt:

ein Paar von Signalleitungen (BL, ) zum Übertragen eines komplementären Signals;

ein Rücksetzmittel (Q7), das zwischen den genannten Signalleitungen operativ verbunden ist, zum Ausgleichen der Potentiale der genannten Signalleitungen ansprechend auf ein Rücksetzsignel (φ);

eine erste Takterzeugungsschaltung (32) zum Erzeugen eines ersten Taktsignals (CTC) ansprechend auf einen Übergang des genannten Chip-Nichtauswahlsignals;

eine zweite Takterzeugungsschaltung (33) zum Erzeugen eines zweiten Taktsignals (ATC) ansprechend auf einen Übergang des genannten Adreßsignals;

eine logische ODER-Schaltung (38), die die genannten ersten und zweiten Taktsignale empfängt und das genannte Rücksetzsignal ausgibt; und

eine Steuerschaltung (31)

dadurch gekennzeichnet, daß die Steuerschaltung (31) mit der genannten zweiten Takterzeugungsschaltung operativ verbunden ist und die Erzeugung des genannten zweiten Taktsignals (ATC) nach dem Übergang vom genannten Chip-Nichtauswahlzustand zum genannten Chip-Auswahlzustand nur gestattet, wenn der genannte Chip-Nichtauswahlzustand eine kürzere Zeitperiode als eine erste vorbestimmte Zeitperiode hat, wodurch die Zeitgabe der Erzeugung des zweiten Taktes (ATC) und jener des ersten Taktes (CTC) gegeneinander versetzt sind; und dadurch, daß die logische ODER-Schaltung (38) das genannte Rücksetzsignal (φ) ausgibt, das eine längere Impulsbreite als das genannte erste Taktsignal (CTC) hat, wenn die genannte Zeitperiode des genannten Chip-Nichtauswahlzustandes kürzer als die genannte erste, vorbestimmte Zeitperiode (Fig. 8) ist.

2. Eine Anordnung nach Anspruch 1, bei der die genannte Steuerschaltung (31) die genannte zweite Takterzeugungsschaltung (33) steuert, um eine Erzeugung des genannten zweiten Taktsignals (ATC) zu unterbinden, wenn die genannte Zeitperiode des genannten Chip-Nichtauswahlzustandes länger als die genannte erste, vorbestimmte festgelegte Zeitperiode ist.

3. Eine Anordnung nach Anspruch 1, bei der das genannte erste Taktsignal (CTC) von einer Zeit an, zu der der Pegel des genannten Chip-Auswahlsignals geändert wird, verzögert ist, und das genannte zweite Taktsignal (ATC) von einer Zeit an, zu der das genannte Adreßsignal (ADD) verändert wird, verzögert ist.

4. Eine Anordnung nach Anspruch 3, bei der das genannte zweite Taktsignal (ATC) nach der Erzeugung des genannten ersten Taktsignals (CTC) erzeugt wird.

5. Eine Anordnung nach Anspruch 1, bei der die genannte logische ODER-Schaltung (38) das genannte erste Taktsignal (CTC) als genanntes Rücksetzsignal (φ) ausgibt, wenn die genannte Zeitperiode des genannten Chip- Nichtauswahlzustandes länger als die genannte erste, vorbestimmte Zeitperiode ist.

6. Eine Anordnung nach Anspruch 1, die ferner eine Eingangsstufe (34) umfaßt, die mit der genannten zweiten Takterzeugungsschaltung (33) operativ verbunden ist, zum Empfangen des genannten Adreßsignals (ADD), bei der die genannte Steuerschaltung (31) mit der genannten Eingangsstufe verbunden ist, um die genannte Eingangsstufe zu sperren, wenn die genannte Zeitperiode des genannten Chip-Nichtauswahlzustandes länger als eine zweite, vorbestimmte Zeitperiode ist.

7. Eine Anordnung nach Anspruch 6, bei der die genannte zweite, vorbestimmte Zeitperiode die gleiche Zeitlänge wie die genannte erste, vorbestimmte Zeitperiode hat.