JPH02131010A - アドレス変化検出回路 - Google Patents
アドレス変化検出回路Info
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- JPH02131010A JPH02131010A JP63284272A JP28427288A JPH02131010A JP H02131010 A JPH02131010 A JP H02131010A JP 63284272 A JP63284272 A JP 63284272A JP 28427288 A JP28427288 A JP 28427288A JP H02131010 A JPH02131010 A JP H02131010A
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- 230000005669 field effect Effects 0.000 claims abstract description 33
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アドレス信号が変化した時それを検出して検出信号を出
力するアドレス変化検出回路に関し、小なるサイズの回
路構成で、アドレス信号変化時点から即座に検出信号を
出力することを目的どし、 変化を検出すべぎアドレス信号と逆相の第１の信号と同
相の第２の信号とが別々に各々の一方の入力端子に供給
される第１及び第２のゲート回路と、該第１及び第２の
ゲート回路の各出力端子を他方の該第２及び第１のゲー
ト回路のもう一方の入力端子に接続する第１及び第２の
負荷手段と、該第１及び第２のゲート回路の出力信号が
別々にゲートに供給され、かつ、互いに直列に接続され
たスイッチング用の第１及び第２の電界効果トランジス
タと、該第１の電界効果トランジスタのドレイン及びソ
ースのうち該第２の電界効果トランジスタに接続されて
いない方の端子と第１の電源端子との間に接続された第
３の負荷手段と、該第２の電界効果！・ランジスタのド
レイン及びソースのうち該第１の電界効果トランジスタ
に接続されていない方の端子と第２の電源端子との間に
接続された第４の負荷手段と、該第１の電界効果トラン
ジスタと該第３の負荷手段との接続点にコレクタが接続
され、該第２の電界効果トランジスタと該第４の負荷手
段の一端との接続点にベースが接続され、該第４の負荷
手段の他端にエミッタが接続されたバイポーラトランジ
スタとよりなり、該第１の電界効果トランジスタ該第３
の負荷手段及び該バイポーラトランジスタの共通接続点
より前記アドレス信号の変化の検出信号を取り出すよう
構成する。
力するアドレス変化検出回路に関し、小なるサイズの回
路構成で、アドレス信号変化時点から即座に検出信号を
出力することを目的どし、 変化を検出すべぎアドレス信号と逆相の第１の信号と同
相の第２の信号とが別々に各々の一方の入力端子に供給
される第１及び第２のゲート回路と、該第１及び第２の
ゲート回路の各出力端子を他方の該第２及び第１のゲー
ト回路のもう一方の入力端子に接続する第１及び第２の
負荷手段と、該第１及び第２のゲート回路の出力信号が
別々にゲートに供給され、かつ、互いに直列に接続され
たスイッチング用の第１及び第２の電界効果トランジス
タと、該第１の電界効果トランジスタのドレイン及びソ
ースのうち該第２の電界効果トランジスタに接続されて
いない方の端子と第１の電源端子との間に接続された第
３の負荷手段と、該第２の電界効果！・ランジスタのド
レイン及びソースのうち該第１の電界効果トランジスタ
に接続されていない方の端子と第２の電源端子との間に
接続された第４の負荷手段と、該第１の電界効果トラン
ジスタと該第３の負荷手段との接続点にコレクタが接続
され、該第２の電界効果トランジスタと該第４の負荷手
段の一端との接続点にベースが接続され、該第４の負荷
手段の他端にエミッタが接続されたバイポーラトランジ
スタとよりなり、該第１の電界効果トランジスタ該第３
の負荷手段及び該バイポーラトランジスタの共通接続点
より前記アドレス信号の変化の検出信号を取り出すよう
構成する。
本発明はアドレス変化検出回路に係り、特にアドレス信
号が変化した時それを検出して検出信号を出力覆るアド
レス変化検出回路に関する。
号が変化した時それを検出して検出信号を出力覆るアド
レス変化検出回路に関する。
アドレス変化検出回路はメモリ回路へのアドレスが変化
した時にそれを検出して、ビット線やワード線などのレ
ベルを中間レベルにもってきておき、その後のアドレス
信号入力に対応したレベルに直ちに切換えられるように
するために用いられる。
した時にそれを検出して、ビット線やワード線などのレ
ベルを中間レベルにもってきておき、その後のアドレス
信号入力に対応したレベルに直ちに切換えられるように
するために用いられる。
従って、アドレス変化検出回路においてはアドレス信号
が変化した時、その変化検出情報を如何に早く出力する
ことができるかが重要となる。
が変化した時、その変化検出情報を如何に早く出力する
ことができるかが重要となる。
〔従来の技術）
第４図は従来のアドレス変化検出回路の一例の回路図を
示す。同図中、Ａ ｏ ” Ａ Ｔ＋の（ｎ＋１＞ビッ
トのアドレス信号は各々−度位相反転された信号Ａｏ〜
Ａηと、２度位相反転された信号ＡＯ〜Ｘηとされてか
ら、ビット対応の検出回路１０〜１ηに並列に入）〕さ
れる。
示す。同図中、Ａ ｏ ” Ａ Ｔ＋の（ｎ＋１＞ビッ
トのアドレス信号は各々−度位相反転された信号Ａｏ〜
Ａηと、２度位相反転された信号ＡＯ〜Ｘηとされてか
ら、ビット対応の検出回路１０〜１ηに並列に入）〕さ
れる。
検出回路１０〜１ｒｌは夫々同一回路構成であるので、
検出回路１゜について代表してその回路構成及び動作に
ついて説明する。検出回路１０は一方の入力端子に上記
アドレス信号Ａｏ、Ａｏが別々に入力される２つの２人
力ＮＡＮＤ回路２．３と、ＮＡＮＤ回路２，３の出力端
子を他方のＮＡＮＤ回路３．２の他方の入力端子に接続
する負荷手段Ｚ＋ 、Ｚ２と、ＮチャンネルのＭＯ８型
電界効果トランジスタ（以下、単に「トランジスタ」と
いう）Ｎ１．Ｎ２とから構成されている。
検出回路１゜について代表してその回路構成及び動作に
ついて説明する。検出回路１０は一方の入力端子に上記
アドレス信号Ａｏ、Ａｏが別々に入力される２つの２人
力ＮＡＮＤ回路２．３と、ＮＡＮＤ回路２，３の出力端
子を他方のＮＡＮＤ回路３．２の他方の入力端子に接続
する負荷手段Ｚ＋ 、Ｚ２と、ＮチャンネルのＭＯ８型
電界効果トランジスタ（以下、単に「トランジスタ」と
いう）Ｎ１．Ｎ２とから構成されている。
まず、アドレス信号Ａｏがハイレベルで、八〇がローレ
ベルであるものとすると、この時はＮＡＮＤ回路３の出
力信号はハイレベルとなるから、ＮΔＮＤ回路２の２つ
の入力信号は共にハイレベルとなり、よってＮＡＮＤ回
路２の出力信号はローレベルとなる。従って、ＮＡＮＩ
）回路２，３の各出力信号がゲートに印加されるトラン
ジスタＮ＋ 、Ｎ２は、トランジスタＮ１がオフ、Ｎ２
がオンとなる。
ベルであるものとすると、この時はＮＡＮＤ回路３の出
力信号はハイレベルとなるから、ＮΔＮＤ回路２の２つ
の入力信号は共にハイレベルとなり、よってＮＡＮＤ回
路２の出力信号はローレベルとなる。従って、ＮＡＮＩ
）回路２，３の各出力信号がゲートに印加されるトラン
ジスタＮ＋ 、Ｎ２は、トランジスタＮ１がオフ、Ｎ２
がオンとなる。
次にアドレス信号へ〇がローレベル、Ｔｏがハイレベル
に変化したものとする。この時はＮＡＮＤ回路２の一方
の入ノｊ信号Ａｏがローレベルだから、他方の入力信号
（ＮＡＮＤ回路３の出力信号）に関係なく、ＮＡＮＤ回
路２の出力信号は直ちにハイレベルとなる。
に変化したものとする。この時はＮＡＮＤ回路２の一方
の入ノｊ信号Ａｏがローレベルだから、他方の入力信号
（ＮＡＮＤ回路３の出力信号）に関係なく、ＮＡＮＤ回
路２の出力信号は直ちにハイレベルとなる。
これに対し、ＮΔＮＤ回路３の一方の入力信号Ａｏはハ
イレベルであり、ＮＡＮＤ回路３の他方の入力端子に供
給されるＮＡＮＤ回路２の出力信号レベルに応じてＮＡ
ＮＤ回路３の出ツノ信号レベルが決まる。ここで、ＮＡ
ＮＤ回路２の出力信号は上記の如くローレベルからハイ
レベルへ直ちに変化しているが、ＮＡＮＤ回路２の出力
信号は負荷手段Ｚ１を介してＮＡＮＤ回路３の他方の入
力端子に供給されるよう構成されているため、負荷手段
Ｚ１とＮＡＮＤ回路３の他方の入力端子の寄生容量とに
より決まる簡定数に従って、ＮＡＮＤ回路３の他方の入
力端子の信号レベルはローレベルから徐々にハイレベル
に向って立ち上がる。
イレベルであり、ＮＡＮＤ回路３の他方の入力端子に供
給されるＮＡＮＤ回路２の出力信号レベルに応じてＮＡ
ＮＤ回路３の出ツノ信号レベルが決まる。ここで、ＮＡ
ＮＤ回路２の出力信号は上記の如くローレベルからハイ
レベルへ直ちに変化しているが、ＮＡＮＤ回路２の出力
信号は負荷手段Ｚ１を介してＮＡＮＤ回路３の他方の入
力端子に供給されるよう構成されているため、負荷手段
Ｚ１とＮＡＮＤ回路３の他方の入力端子の寄生容量とに
より決まる簡定数に従って、ＮＡＮＤ回路３の他方の入
力端子の信号レベルはローレベルから徐々にハイレベル
に向って立ち上がる。
このため、ＮＡＮＤ回路３の出力信号は、ＮＡＮＤ回路
２の出力信号がハイレベルに変化した時点からＮＡＮＤ
回路３のしきい値を越えるまでの一定期間経過するまで
はハイレベルのままであり、この一定期間経過してから
初めて［１−レベルへと変化する。
２の出力信号がハイレベルに変化した時点からＮＡＮＤ
回路３のしきい値を越えるまでの一定期間経過するまで
はハイレベルのままであり、この一定期間経過してから
初めて［１−レベルへと変化する。
従って、上記の一定期間の間はトランジスタＮ１及びＮ
２が共にオンとなり、プルアップ用負荷手段Ｚ５→トラ
ンジスタＮ１→トランジスタＮ２の経路で電流が流れる
。このため、負荷手段Ｚ５．トランジスタＮ１のドレイ
ン及びインバータ５の入力端子の共通接続点■の電位は
ローレベルとなる。
２が共にオンとなり、プルアップ用負荷手段Ｚ５→トラ
ンジスタＮ１→トランジスタＮ２の経路で電流が流れる
。このため、負荷手段Ｚ５．トランジスタＮ１のドレイ
ン及びインバータ５の入力端子の共通接続点■の電位は
ローレベルとなる。
その棲上記の一定期間経過すると、トランジスタＮ１は
オンのままであるが、トランジスタＮ２がオンからオー
７へと切換わるので上記の電流は流れなくなり、よって
１記接続点■の電位は前記しより取り出される変化検出
信号は、アドレス信号Ａｏ（Δ０．Δ。）の変化により
、一定期間ハイレベルの正極性パルスとなる。
オンのままであるが、トランジスタＮ２がオンからオー
７へと切換わるので上記の電流は流れなくなり、よって
１記接続点■の電位は前記しより取り出される変化検出
信号は、アドレス信号Ａｏ（Δ０．Δ。）の変化により
、一定期間ハイレベルの正極性パルスとなる。
他の検出回路１１〜１ηも上記の検出回路１゜と同様の
動作を行なうから、結局、この従来回路ではアドレス信
号Ａｏ〜Ａηのうちどれか１ピッ］−でも変化したとき
は、インバータ５からは一定期間ハイレベルの正極性パ
ルスが変化検出信号として取り出されることになる。
動作を行なうから、結局、この従来回路ではアドレス信
号Ａｏ〜Ａηのうちどれか１ピッ］−でも変化したとき
は、インバータ５からは一定期間ハイレベルの正極性パ
ルスが変化検出信号として取り出されることになる。
しかるに、上記の従来回路では（ｎ＋１＞個の検出回路
１゜〜１７を並列に配置してそれらの出力を負荷手段Ｚ
５に共通に接続しているので、上記出力と負荷手段Ｚ５
どの間の配線之１の寄生容量が犬である。このため、接
続点■の電位は急峻に変化できず、成る傾斜で変化する
こととなり、立ち下がりが遅れる。従って、従来回路は
インバータ５から取り出される変化検出信号の立ち上が
り位置、すなわち変化検出時点が遅いという欠点があっ
た。
１゜〜１７を並列に配置してそれらの出力を負荷手段Ｚ
５に共通に接続しているので、上記出力と負荷手段Ｚ５
どの間の配線之１の寄生容量が犬である。このため、接
続点■の電位は急峻に変化できず、成る傾斜で変化する
こととなり、立ち下がりが遅れる。従って、従来回路は
インバータ５から取り出される変化検出信号の立ち上が
り位置、すなわち変化検出時点が遅いという欠点があっ
た。
他方、トランジスタＮ＋ 、Ｎ２のサイズを大きくする
ことにより、接続点のにおりる電位の変化を急峻にする
ことはできるが、この場合はトランジスタＮ＋ 、Ｎ２
だりでなく、それらを駆動する回路のサイズも大きくな
り広いスペースが必要どなってしまう。
ことにより、接続点のにおりる電位の変化を急峻にする
ことはできるが、この場合はトランジスタＮ＋ 、Ｎ２
だりでなく、それらを駆動する回路のサイズも大きくな
り広いスペースが必要どなってしまう。
本発明は上記の点に鑑みてなされたもので、小なるサイ
ズの回路構成で、アドレス信号変化時点から即座に検出
信号を出力し得るアドレス変化検出回路を促供すること
を目的とする。
ズの回路構成で、アドレス信号変化時点から即座に検出
信号を出力し得るアドレス変化検出回路を促供すること
を目的とする。
第１図は本発明の原理回路図を示す。同図中、Ａは変化
を検出すべきアドレス信号Ａと逆相の第１の信号、Ａは
同相の第２の信号で、これらは第１及び第２のグー１〜
回路（ここではＮＡＮＤ回路として図示している）１０
．１１の各一方の入力端子に別々に供給される。
を検出すべきアドレス信号Ａと逆相の第１の信号、Ａは
同相の第２の信号で、これらは第１及び第２のグー１〜
回路（ここではＮＡＮＤ回路として図示している）１０
．１１の各一方の入力端子に別々に供給される。
１２及び１３はスイッチング用電界効果１ヘランジスタ
で各ゲートがゲート回路１０．１１の各出力端子に別々
に接続されており、また互いに直列に接続されている。
で各ゲートがゲート回路１０．１１の各出力端子に別々
に接続されており、また互いに直列に接続されている。
ゲート回路１０の出力端子は負荷手段Ｚ１を介して他方
のゲート回路１１の入力端子に接続され、ゲート回路１
１の出力端子は負荷手段７２を介して他方のゲート回路
１０の入力端子に接続されている。
のゲート回路１１の入力端子に接続され、ゲート回路１
１の出力端子は負荷手段７２を介して他方のゲート回路
１０の入力端子に接続されている。
電界効果トランジスタ１２の電界効果トランジスタ１３
に接続されていない方のドレイン又はソースは負荷手段
Ｚ３を介して第１の電源端子に接続されている。また電
界効果トランジスタ１３の電界効果トランジスタ１２に
接続されていない方のドレイン又はソースは負荷手段Ｚ
４を介して第２の電源端子に接続されている。
に接続されていない方のドレイン又はソースは負荷手段
Ｚ３を介して第１の電源端子に接続されている。また電
界効果トランジスタ１３の電界効果トランジスタ１２に
接続されていない方のドレイン又はソースは負荷手段Ｚ
４を介して第２の電源端子に接続されている。
Ｑｌは本発明の要部をなすバイポーラトランジスタで、
そのベース、エミッタは負荷手段Ｚ４の両端に夫々接続
され、そのコレクタは電界効果トランジスタ１２と負荷
手段Ｚ３の接続点に接続されている。
そのベース、エミッタは負荷手段Ｚ４の両端に夫々接続
され、そのコレクタは電界効果トランジスタ１２と負荷
手段Ｚ３の接続点に接続されている。
上記の第１の電源端子の直流電圧が上記の第２の電源端
子の直流電圧に比べて高い場合は、第１図に示す如く、
ゲート回路１０．１１は夫々ＮＡＮＤ回路、電源効果ト
ランジスタ１２．１３は夫々Ｎチャンネル、バイポーラ
トランジスタＱ１はＮＰＮ型で夫々構成される。
子の直流電圧に比べて高い場合は、第１図に示す如く、
ゲート回路１０．１１は夫々ＮＡＮＤ回路、電源効果ト
ランジスタ１２．１３は夫々Ｎチャンネル、バイポーラ
トランジスタＱ１はＮＰＮ型で夫々構成される。
しかし、上記の第１の電源端子の直流電圧が上記第２の
電源端子の直流電圧に比べて低い場合は、上記と論理が
反転し、ゲート回路１０．１１はＡＮＤ回路、電界効果
トランジスタ１２．１３はＰヂャンネル、Ｑ＋ はＩＤ
Ｎ Ｐ型で構成される。
電源端子の直流電圧に比べて低い場合は、上記と論理が
反転し、ゲート回路１０．１１はＡＮＤ回路、電界効果
トランジスタ１２．１３はＰヂャンネル、Ｑ＋ はＩＤ
Ｎ Ｐ型で構成される。
第１図において、ゲート回路（ＮＡＮＤ回路）１０．１
１．負荷手段７＋ 、Ｚ２ 、電界効果トランジスタ１
２及び１３は、第４図に示した従来の検出回路１ｏと同
一回路構成であり、従来と同一の動作を行なう。従って
、前記したように、信号Ａ、Ａのレベルが変化した時に
、トランジスタ１２及び１３が夫々一定期間だけ同時に
オンとなる。
１．負荷手段７＋ 、Ｚ２ 、電界効果トランジスタ１
２及び１３は、第４図に示した従来の検出回路１ｏと同
一回路構成であり、従来と同一の動作を行なう。従って
、前記したように、信号Ａ、Ａのレベルが変化した時に
、トランジスタ１２及び１３が夫々一定期間だけ同時に
オンとなる。
トランジスタ１２及び１３が夫々オンになると、負荷手
段Ｚ３．トランジスタ１２．１３を順次に介してトラン
ジスタＱ１のベースにベース電流が流れるため、バイポ
ーラトランジスタＱ１がオンとなる。バイポーラトラン
ジスタＱ１がオンになると、トランジスタ１２．０＋及
び負荷手段Ｚ３の接続点■の電位はローレベルに低下す
る。
段Ｚ３．トランジスタ１２．１３を順次に介してトラン
ジスタＱ１のベースにベース電流が流れるため、バイポ
ーラトランジスタＱ１がオンとなる。バイポーラトラン
ジスタＱ１がオンになると、トランジスタ１２．０＋及
び負荷手段Ｚ３の接続点■の電位はローレベルに低下す
る。
ここで、バイポーラトランジスタＱ＋はＭＯ８型電界効
果トランジスタよりも駆動能力が高いことが知られてお
り、よって大きな負荷容量の充電電荷を高速で放電でき
るため、上記接続点■の電位は上記の場合、トランジス
タ１２．１３のサイズを大きくしなくとも従来よりも急
峻に低下する。
果トランジスタよりも駆動能力が高いことが知られてお
り、よって大きな負荷容量の充電電荷を高速で放電でき
るため、上記接続点■の電位は上記の場合、トランジス
タ１２．１３のサイズを大きくしなくとも従来よりも急
峻に低下する。
前記一定期間経過すると、トランジスタ１２及び１３の
一方がオフとなるから、バイポーラトランジスタＱ１の
ベースに電流が流れなくなり、バイポーラトランジスタ
Ｑ１がオフとなる。これにより、接続点■の電位は電源
電圧ＶＤＤへ向って徐々に上昇していく。また、バイポ
ーラトランジスタＱ１を完全にオフとするため、Ｑｌの
ベース電荷は負荷手段Ｚ４を介して放電される。
一方がオフとなるから、バイポーラトランジスタＱ１の
ベースに電流が流れなくなり、バイポーラトランジスタ
Ｑ１がオフとなる。これにより、接続点■の電位は電源
電圧ＶＤＤへ向って徐々に上昇していく。また、バイポ
ーラトランジスタＱ１を完全にオフとするため、Ｑｌの
ベース電荷は負荷手段Ｚ４を介して放電される。
このようにして、接続点■にアドレス変化時点直後に急
峻に立ち下がる変化検出信号が得られる。
峻に立ち下がる変化検出信号が得られる。
第２図は本発明の一実施例の回路図を示す。同図中、第
１図、第４図と同一構成部分には同一符号を付しである
。第２図ではアドレス変化検出回路（ＡＴＤ回路： Ａ
ｄｄｒｅｓｓ Ｔ ｒａｎｓｌｔ Ｄ ｅｔｅｃ
−ｔｏｒ ）の前段にアドレスバッファ回路を示しで
ある。このアドレスバッフ７回路はＡ。−ＡＴＬの（ｎ
＋１）ビットのアドレス信号の各ビットに夫々対応して
設けられた２段縦続接続されたインバータ１５ｏ〜１５
ηと１６ｏ〜１６ηとからなり、入力アドレス信号と逆
相の第１の信号ＡＯ−ＡＴＩと同相の第２の信号Ａｏ−
′−Ａ１を出力する。
１図、第４図と同一構成部分には同一符号を付しである
。第２図ではアドレス変化検出回路（ＡＴＤ回路： Ａ
ｄｄｒｅｓｓ Ｔ ｒａｎｓｌｔ Ｄ ｅｔｅｃ
−ｔｏｒ ）の前段にアドレスバッファ回路を示しで
ある。このアドレスバッフ７回路はＡ。−ＡＴＬの（ｎ
＋１）ビットのアドレス信号の各ビットに夫々対応して
設けられた２段縦続接続されたインバータ１５ｏ〜１５
ηと１６ｏ〜１６ηとからなり、入力アドレス信号と逆
相の第１の信号ＡＯ−ＡＴＩと同相の第２の信号Ａｏ−
′−Ａ１を出力する。
１７ｏ〜１７Ｔｌは検出回路で、夫々同一構成であるの
で、検出回路１７ｏについて代表してその回路構成及び
動作について説明する。Ｐ＋ 、Ｐ２は夫々Ｐチャンネ
ルＭＯ８型電界効果トランジス夕（以下、「トランジス
タ」と略す）で、ＮチャンネルのＭＯ８型トランジスタ
Ｎ３ 、Ｎ４ と共に第１の２人力ＮＡＮＤ回路（第１
図のゲート回路１０に相当）を構成している。また、Ｐ
３ 、 Ｐ４は夫々ＮチャンネルのＭＯ８型トランジス
タ、Ｎ５．Ｎｅは夫々ＮチャンネルのＭＯ８型トランジ
スタで、これらは第２の２人力ＮＡＮＤ回路（第１図の
ゲート回路１１に相当）を構成している。
で、検出回路１７ｏについて代表してその回路構成及び
動作について説明する。Ｐ＋ 、Ｐ２は夫々Ｐチャンネ
ルＭＯ８型電界効果トランジス夕（以下、「トランジス
タ」と略す）で、ＮチャンネルのＭＯ８型トランジスタ
Ｎ３ 、Ｎ４ と共に第１の２人力ＮＡＮＤ回路（第１
図のゲート回路１０に相当）を構成している。また、Ｐ
３ 、 Ｐ４は夫々ＮチャンネルのＭＯ８型トランジス
タ、Ｎ５．Ｎｅは夫々ＮチャンネルのＭＯ８型トランジ
スタで、これらは第２の２人力ＮＡＮＤ回路（第１図の
ゲート回路１１に相当）を構成している。
トランジスタＰ＋ 、Ｐ２及びＮ３の共通接続点はトラ
ンジスタＮ１のゲートに接続され、またトランジスタＰ
３ 、Ｐ４及びＮ５の共通接続点はトランジスタＮ２の
ゲートに接続されている。
ンジスタＮ１のゲートに接続され、またトランジスタＰ
３ 、Ｐ４及びＮ５の共通接続点はトランジスタＮ２の
ゲートに接続されている。
トランジスタＮ＋ 、Ｎ２は直列に接続されて一方の端
子が抵抗Ｒ３を介して電源電圧ＶＤＤの端子に接続され
、他方の端子が抵抗Ｒ４を介して接地されている。×１
はＮＰＮ＋−ランジスタで、前記第１図のバイポーラト
ランジスタＱ１に相当し、そのベース、エミッタが抵抗
Ｒ４の両端に接続され、そのコレクタが抵抗Ｒ３に接続
されている。
子が抵抗Ｒ３を介して電源電圧ＶＤＤの端子に接続され
、他方の端子が抵抗Ｒ４を介して接地されている。×１
はＮＰＮ＋−ランジスタで、前記第１図のバイポーラト
ランジスタＱ１に相当し、そのベース、エミッタが抵抗
Ｒ４の両端に接続され、そのコレクタが抵抗Ｒ３に接続
されている。
検出回路１７ｏ〜１７ηの各出力端は単一の抵抗Ｒ３に
共通接続されており、それらの接続点◎はＰチャンネル
のトランジスタＰ５とＮチャンネルのトランジスタＮ７
とよりなるＣＭＯＳインバータ１８を介して出力端子１
９に接続されている。
共通接続されており、それらの接続点◎はＰチャンネル
のトランジスタＰ５とＮチャンネルのトランジスタＮ７
とよりなるＣＭＯＳインバータ１８を介して出力端子１
９に接続されている。
次に本実施例の動作について第３図のタイムチャートを
併せ参照して説明する。いま、アドレス信号Ａｏがハイ
レベルであるものとすると信号って、信号Ａ。がゲート
に印加されるトランジスタＰ２及びＮ３のうち、Ｐ２は
オン、Ｎ３がオフとなるため、トランジスタＰ２を通し
てハイレベルの信号がトランジスタＮ１のゲートに印加
され、これをオンとする。
併せ参照して説明する。いま、アドレス信号Ａｏがハイ
レベルであるものとすると信号って、信号Ａ。がゲート
に印加されるトランジスタＰ２及びＮ３のうち、Ｐ２は
オン、Ｎ３がオフとなるため、トランジスタＰ２を通し
てハイレベルの信号がトランジスタＮ１のゲートに印加
され、これをオンとする。
一方、信号Ａｏがグー１〜に印加されるトランジスタＰ
４及びＮ５のうち、Ｐ４はオフ、Ｎ５はオンであり、ま
た抵抗Ｒ１を介してトランジスタＰ３及びＮ６の各ゲー
トに入力される、トランジスタＰ２及びＮ３の接続点の
信号は上記の如くハイレベルであるから、Ｐ３がオフ、
Ｎｅがオンとなる。従って、トランジスタＮ２のゲート
入力電位はローレベルとなるのでトランジスタＮ２がオ
フとなる。
４及びＮ５のうち、Ｐ４はオフ、Ｎ５はオンであり、ま
た抵抗Ｒ１を介してトランジスタＰ３及びＮ６の各ゲー
トに入力される、トランジスタＰ２及びＮ３の接続点の
信号は上記の如くハイレベルであるから、Ｐ３がオフ、
Ｎｅがオンとなる。従って、トランジスタＮ２のゲート
入力電位はローレベルとなるのでトランジスタＮ２がオ
フとなる。
このため、トランジスタ×１にはベース電流が流れず、
×１はオフとなる。従って、接続点◎の電位はハイレベ
ル、出力端子１９への出力信号はローレベルとなる。
×１はオフとなる。従って、接続点◎の電位はハイレベ
ル、出力端子１９への出力信号はローレベルとなる。
この状態において、アドレス信号Ａｏが第３図ａに実線
で示す如く、時刻ｔ１でハイレベルからローレベルへ変
化したものとすると、信号Ａｏは第３図すに実線で示す
如く時刻ｔ２でローレベルからハイレベルへと変化し、
信号Δ０は同図Ｃに実線で示す如く時刻ｔ２でハイレベ
ルからローレベルへと変化する。
で示す如く、時刻ｔ１でハイレベルからローレベルへ変
化したものとすると、信号Ａｏは第３図すに実線で示す
如く時刻ｔ２でローレベルからハイレベルへと変化し、
信号Δ０は同図Ｃに実線で示す如く時刻ｔ２でハイレベ
ルからローレベルへと変化する。
信号ＡｏがローレベルとなるとトランジスタＰ４がオン
、Ｎｓがオフとなるから、トランジスタＰ３ 、Ｐ４
、Ｎｓの共通接続点から取り出される信号は第３図ｅに
実線で示す如く時刻ｔ２直後の時刻ｔ３でハイレベルと
なる。従って、トランジスタＮ２がオンとなる。
、Ｎｓがオフとなるから、トランジスタＰ３ 、Ｐ４
、Ｎｓの共通接続点から取り出される信号は第３図ｅに
実線で示す如く時刻ｔ２直後の時刻ｔ３でハイレベルと
なる。従って、トランジスタＮ２がオンとなる。
これに対し、信号Ａ。がハイレベルになると、トランジ
スタＰ２がオフ、Ｎ３がオンとなるが、上記ハイレベル
の信号ｅが抵抗Ｒ２を介してゲートに印加されるトラン
ジスタＰ１及びＮ４のゲート電位は、抵抗Ｒ２とＰ＋
、Ｎ４のゲート容量とで決まる時定数に従って徐々に上
昇するので、上記時刻ｔ３より一定時間経過した時刻ｔ
５まではトランジスタＰ１がそれ以前と同様にオン、Ｎ
４がオフとなっており、時刻ｔ５経過して初めてＰｌが
オフ、Ｎ４がオンになるため、トランジスタＰ＋ 、Ｐ
２及びＮ３の共通接続点から取り出される信号は第３図
ｄに実線で示す如く、上記の時刻ｔ５までハイレベルを
保持しており、ｔ５を経過してからローレベルとなる。
スタＰ２がオフ、Ｎ３がオンとなるが、上記ハイレベル
の信号ｅが抵抗Ｒ２を介してゲートに印加されるトラン
ジスタＰ１及びＮ４のゲート電位は、抵抗Ｒ２とＰ＋
、Ｎ４のゲート容量とで決まる時定数に従って徐々に上
昇するので、上記時刻ｔ３より一定時間経過した時刻ｔ
５まではトランジスタＰ１がそれ以前と同様にオン、Ｎ
４がオフとなっており、時刻ｔ５経過して初めてＰｌが
オフ、Ｎ４がオンになるため、トランジスタＰ＋ 、Ｐ
２及びＮ３の共通接続点から取り出される信号は第３図
ｄに実線で示す如く、上記の時刻ｔ５までハイレベルを
保持しており、ｔ５を経過してからローレベルとなる。
従って、上記の時刻ｔ３からｔ５までの一定期間はトラ
ンジスタＮ１及びＮ２が夫々同時にオンとなり、前記し
た抵抗Ｒ３，トランジスタＮ１及びＮ２を夫々介してト
ランジスタ×１のベースに電流が流れ、×１がオンとな
る。これにより、トランジスタ×１のコレクタ電位（共
通接続点Ｏの電位〉は、第３図ｆに実線で示す如く、時
刻ｔ３直後の時刻ｔ４でローレベルに変化する。
ンジスタＮ１及びＮ２が夫々同時にオンとなり、前記し
た抵抗Ｒ３，トランジスタＮ１及びＮ２を夫々介してト
ランジスタ×１のベースに電流が流れ、×１がオンとな
る。これにより、トランジスタ×１のコレクタ電位（共
通接続点Ｏの電位〉は、第３図ｆに実線で示す如く、時
刻ｔ３直後の時刻ｔ４でローレベルに変化する。
トランジスタ×１はバイポーラトランジスタであるから
、前記したように負荷容量（ここでは検出回路１７ｏ〜
１７Ｔｌの各出力端と抵抗Ｒ３とを夫々接続する接続線
２０の寄生容量）の充電電荷を高速で放電できるため、
上記時刻ｔ３からｔ４までの立ち下がりの傾斜が前記従
来回路のそれよりもはるかに急峻になる。
、前記したように負荷容量（ここでは検出回路１７ｏ〜
１７Ｔｌの各出力端と抵抗Ｒ３とを夫々接続する接続線
２０の寄生容量）の充電電荷を高速で放電できるため、
上記時刻ｔ３からｔ４までの立ち下がりの傾斜が前記従
来回路のそれよりもはるかに急峻になる。
従って、前記コレクタ電位ｆを位相反転して出力するＣ
ＭＯＳインバータ１８の出力信号は第３図りに実線で示
す如く、時刻ｔ４から立ち上がることになる。従って、
本実施例によれば、従来に比べて出力端子１９へ取り出
される変化検出信号の立ち上がり（これが変化検出情報
を示している）が早くなる。
ＭＯＳインバータ１８の出力信号は第３図りに実線で示
す如く、時刻ｔ４から立ち上がることになる。従って、
本実施例によれば、従来に比べて出力端子１９へ取り出
される変化検出信号の立ち上がり（これが変化検出情報
を示している）が早くなる。
上記の時刻ｔ５を経過してトランジスタＰ１がオフ、Ｎ
４がオンになると、トランジスタＮ１のゲートに印加さ
れる信号ｄが第３図に実線で示す如くローレベルになる
から、トランジスタＮ１がオフとなり、トランジスタｘ
１がオフとなる。
４がオンになると、トランジスタＮ１のゲートに印加さ
れる信号ｄが第３図に実線で示す如くローレベルになる
から、トランジスタＮ１がオフとなり、トランジスタｘ
１がオフとなる。
ここで、トランジスタ×１はオンの期間中にそのベース
容置が充電されているため、トランジスタ×１を完全に
オフとし、×１のコレクタ電位を予め設定した所定電位
とするために、抵抗Ｒ４を介してｘｌのベース蓄積電荷
が放電される。
容置が充電されているため、トランジスタ×１を完全に
オフとし、×１のコレクタ電位を予め設定した所定電位
とするために、抵抗Ｒ４を介してｘｌのベース蓄積電荷
が放電される。
トランジスタ×１が時刻ｔ６でオフになると、そのコレ
クタ電位ｆは第３図に実線で示す如く電源電圧ＶＤＤへ
向かって徐々に上昇していく。この立ち上がりの傾斜は
接続線２０の寄生容量と抵抗Ｒ３との積によって決まる
時定数に従うが、本実施例ではこの傾斜が緩かになるよ
うにこの時定数が大なる値に設定されている。
クタ電位ｆは第３図に実線で示す如く電源電圧ＶＤＤへ
向かって徐々に上昇していく。この立ち上がりの傾斜は
接続線２０の寄生容量と抵抗Ｒ３との積によって決まる
時定数に従うが、本実施例ではこの傾斜が緩かになるよ
うにこの時定数が大なる値に設定されている。
上記コレクタ電位ｆが上昇していきＣＭＯＳインバータ
１８のしきい値を時刻ｔ７で越えると、ＣＭＯＳインバ
ータ１８より出力端子１９へ取り出される変化検出信号
は第３図Ωに実線で示す如く、時刻ｔ７直後にローレベ
ルとなる。
１８のしきい値を時刻ｔ７で越えると、ＣＭＯＳインバ
ータ１８より出力端子１９へ取り出される変化検出信号
は第３図Ωに実線で示す如く、時刻ｔ７直後にローレベ
ルとなる。
従って、アドレス信号Ａ。がハイレベルからローレベル
へ変化したときは、出力端子１９に第３図０に実線で示
す如く正極性パルスが変化検出信号として取り出される
。また、この正極性パルスｇのパルス幅は抵抗Ｒ３によ
り、前記コレクタ電位ｆの立ち上がりの傾斜を調整する
ことで調整することができる。
へ変化したときは、出力端子１９に第３図０に実線で示
す如く正極性パルスが変化検出信号として取り出される
。また、この正極性パルスｇのパルス幅は抵抗Ｒ３によ
り、前記コレクタ電位ｆの立ち上がりの傾斜を調整する
ことで調整することができる。
なお、アドレス信号Ａｏが第３図ａに破線で示す如くロ
ーレベルからハイレベルへ変化した場合は、前記した各
信号す、ｃ、ｄ、ｅは第３図に破線で示す如く変化する
。すなわち、この場合はトランジスタＮ１及びＮ２が同
時に一定期間オンとなった後、トランジスタＮ２の方が
オフとなるため、上記の場合と同様にトランジスタ×１
もオフとなる。従って、トランジスタｘＩのコレクタ電
位ｆ及び出力変化検出信号０は夫々第３図に破線で示す
如くになり、上記の場合と同様に正極性パルスが変化検
出信号として取り出される。
ーレベルからハイレベルへ変化した場合は、前記した各
信号す、ｃ、ｄ、ｅは第３図に破線で示す如く変化する
。すなわち、この場合はトランジスタＮ１及びＮ２が同
時に一定期間オンとなった後、トランジスタＮ２の方が
オフとなるため、上記の場合と同様にトランジスタ×１
もオフとなる。従って、トランジスタｘＩのコレクタ電
位ｆ及び出力変化検出信号０は夫々第３図に破線で示す
如くになり、上記の場合と同様に正極性パルスが変化検
出信号として取り出される。
従って、アドレス信号Ａｏがハイレベルからロレベルへ
変化した場合とローレベルからハイレベルへ変化した場
合のいずれも、出ツノ端子１９にはその変化時点から極
めて短期間で立ち上がる正極性パルスｑが取り出される
。
変化した場合とローレベルからハイレベルへ変化した場
合のいずれも、出ツノ端子１９にはその変化時点から極
めて短期間で立ち上がる正極性パルスｑが取り出される
。
他の検出回路１７１〜１７ｙも同様の動作を行なうため
、出力端子１９にはアドレス信号Ａｏ〜Ａηのどれか１
ビツトでも変化したときには正極性パルスが取り出され
る。
、出力端子１９にはアドレス信号Ａｏ〜Ａηのどれか１
ビツトでも変化したときには正極性パルスが取り出され
る。
（発明の効果）
上述の如く、本発明によれば、バイポーラトランジスタ
により負荷容量の充電電荷を高速で放電できるようにし
たので、従来に比べてアドレス信号の変化の検出時点を
迅速にでき、またバイポーラトランジスタとそのベース
電荷放電用抵抗を従来回路に付加するだけで構成でき、
他の、電界効果トランジスタ等のサイズを大にしなくと
もアドレス変化検出信号を即座に出力することができる
等の特長を有するものである。
により負荷容量の充電電荷を高速で放電できるようにし
たので、従来に比べてアドレス信号の変化の検出時点を
迅速にでき、またバイポーラトランジスタとそのベース
電荷放電用抵抗を従来回路に付加するだけで構成でき、
他の、電界効果トランジスタ等のサイズを大にしなくと
もアドレス変化検出信号を即座に出力することができる
等の特長を有するものである。
第１図は本発明の原理回路図、
第２図は本発明の一実施例の回路図、
第３図は第２図の動作説明用タイムチャ第４図は従来の
一例の回路図である。 図において、 １０は第１のゲート回路、 １１は第２のゲート回路、 １２は第１の電界効果トランジスタ、 １３は第１の電界効果トシンジスタ、 １７ｏ〜１７Ｔｌは検出回路、 ７１〜Ｚ４は負荷手段、 Ｒ１−Ｒ４は抵抗、 Ｑｌばバイポーラトランジスタ、 ×１はＮＰＮトランジスタ を示す。
一例の回路図である。 図において、 １０は第１のゲート回路、 １１は第２のゲート回路、 １２は第１の電界効果トランジスタ、 １３は第１の電界効果トシンジスタ、 １７ｏ〜１７Ｔｌは検出回路、 ７１〜Ｚ４は負荷手段、 Ｒ１−Ｒ４は抵抗、 Ｑｌばバイポーラトランジスタ、 ×１はＮＰＮトランジスタ を示す。
Claims (2)
- （１）変化を検出すべきアドレス信号と逆相の第１の信
号と同相の第２の信号とが別々に各々の一方の入力端子
に供給される第１及び第２のゲート回路（１０、１１）
と、 該第１及び第２のゲート回路（１０、１１）の各出力端
子を他方の該第２及び第１のゲート回路（１１、１０）
のもう一方の入力端子に接続する第１及び第２の負荷手
段（Ｚ＿１、Ｚ＿２）と、 該第１及び第２のゲート回路（１０、１１）の出力信号
が別々にゲートに供給され、かつ、互いに直列に接続さ
れたスイッチング用の第１及び第２の電界効果トランジ
スタ（１２、１３）と、該第１の電界効果トランジスタ
（１２）のドレイン及びソースのうち該第２の電界効果
トランジスタ（１３）に接続されていない方の端子と第
１の電源端子との間に接続された第３の負荷手段（Ｚ＿
３）と、 該第２の電界効果トランジスタ（１３）のドレイン及び
ソースのうち該第１の電界効果トランジスタ（１２）に
接続されていない方の端子と第２の電源端子との間に接
続された第４の負荷手段（Ｚ＿４）と、 該第１の電界効果トランジスタ（１２）と該第３の負荷
手段（Ｚ＿３）との接続点にコレクタが接続され、該第
２の電界効果トランジスタ（１３）と該第４の負荷手段
（Ｚ＿４）の一端との接続点にベースが接続され、該第
４の負荷手段（Ｚ＿４）の他端にエミッタが接続された
バイポーラトランジスタ（Ｑ＿１）とよりなり、該第１
の電界効果トランジスタ（１２）、該第３の負荷手段（
Ｚ＿３）及び該バイポーラトランジスタ（Ｑ＿１）の共
通接続点より前記アドレス信号の変化の検出信号を取り
出すよう構成したことを特徴とするアドレス変化検出回
路。 - （２）請求項（１）記載のアドレス変化検出回路におい
て、 前記負荷手段（Ｚ＿１、Ｚ＿２、Ｚ＿３、Ｚ＿４）は抵
抗であることを特徴とするアドレス変化検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284272A JPH02131010A (ja) | 1988-11-10 | 1988-11-10 | アドレス変化検出回路 |
| US07/433,912 US4982117A (en) | 1988-11-10 | 1989-11-09 | Address transition detector circuit |
| EP89120822A EP0368328B1 (en) | 1988-11-10 | 1989-11-09 | Address transition detector circuit |
| DE68925616T DE68925616T2 (de) | 1988-11-10 | 1989-11-09 | Adressenübergangsabfühlschaltung |
| KR8916288A KR920004396B1 (en) | 1988-11-10 | 1989-11-10 | Address transition detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284272A JPH02131010A (ja) | 1988-11-10 | 1988-11-10 | アドレス変化検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02131010A true JPH02131010A (ja) | 1990-05-18 |
Family
ID=17676381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284272A Pending JPH02131010A (ja) | 1988-11-10 | 1988-11-10 | アドレス変化検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4982117A (ja) |
| EP (1) | EP0368328B1 (ja) |
| JP (1) | JPH02131010A (ja) |
| KR (1) | KR920004396B1 (ja) |
| DE (1) | DE68925616T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900015148A (ko) * | 1989-03-09 | 1990-10-26 | 미다 가쓰시게 | 반도체장치 |
| US5130575A (en) * | 1989-09-20 | 1992-07-14 | International Business Machines Corporation | Testable latch self checker |
| JP3059737B2 (ja) * | 1989-12-25 | 2000-07-04 | シャープ株式会社 | 半導体記憶装置 |
| NL9000544A (nl) * | 1990-03-09 | 1991-10-01 | Philips Nv | Schrijf-erkenningscircuit bevattende schrijfdetector en bistabiel element voor vier-fase hand-shake signalering. |
| US5304874A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
| EP0525270A1 (en) * | 1991-07-31 | 1993-02-03 | International Business Machines Corporation | BiCMOS local address transition detection circuit |
| KR940003408B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치 |
| JP3059024B2 (ja) * | 1993-06-15 | 2000-07-04 | 沖電気工業株式会社 | 半導体記憶回路 |
| US5534790A (en) * | 1994-04-13 | 1996-07-09 | International Business Machines Corporation | Current transition rate control circuit |
| US7268589B2 (en) * | 2005-12-16 | 2007-09-11 | Actel Corporation | Address transition detector for fast flash memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151523A (ja) * | 1983-02-14 | 1984-08-30 | Toshiba Corp | 遷移検出回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4469964A (en) * | 1981-07-20 | 1984-09-04 | Texas Instruments Incorporated | Synchronizer circuit |
| JPS60139015A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | パルス発生回路 |
| US4633102A (en) * | 1984-07-09 | 1986-12-30 | Texas Instruments Incorporated | High speed address transition detector circuit for dynamic read/write memory |
| US4800552A (en) * | 1985-12-18 | 1989-01-24 | Fujitsu Limited | Semiconductor memory device with reset signal generating circuit |
| FR2619939B1 (fr) * | 1987-09-01 | 1989-12-08 | Thomson Semiconducteurs | Circuit de detection de transitions d'adresses |
-
1988
- 1988-11-10 JP JP63284272A patent/JPH02131010A/ja active Pending
-
1989
- 1989-11-09 EP EP89120822A patent/EP0368328B1/en not_active Expired - Lifetime
- 1989-11-09 DE DE68925616T patent/DE68925616T2/de not_active Expired - Fee Related
- 1989-11-09 US US07/433,912 patent/US4982117A/en not_active Expired - Fee Related
- 1989-11-10 KR KR8916288A patent/KR920004396B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151523A (ja) * | 1983-02-14 | 1984-08-30 | Toshiba Corp | 遷移検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0368328A2 (en) | 1990-05-16 |
| KR920004396B1 (en) | 1992-06-04 |
| EP0368328B1 (en) | 1996-02-07 |
| US4982117A (en) | 1991-01-01 |
| DE68925616D1 (de) | 1996-03-21 |
| EP0368328A3 (en) | 1992-03-11 |
| DE68925616T2 (de) | 1996-09-26 |
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