JP2528825B2 - 半導体記憶装置のリセツト信号発生回路 - Google Patents
半導体記憶装置のリセツト信号発生回路Info
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- JP2528825B2 JP2528825B2 JP60284406A JP28440685A JP2528825B2 JP 2528825 B2 JP2528825 B2 JP 2528825B2 JP 60284406 A JP60284406 A JP 60284406A JP 28440685 A JP28440685 A JP 28440685A JP 2528825 B2 JP2528825 B2 JP 2528825B2
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- signal
- circuit
- reset signal
- reset
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Description
【発明の詳細な説明】 〔概要〕 半導体記憶装置のリセット信号発生回路であって、メ
モリセルに接続されたビット線対の電位を等しくするた
めのリセット信号（φ）のパルス幅を、チップ非選択信
号（▲▼）のパルス幅が該ビット線電位のリセット
に必要な時間よりも短い場合に、アドレス信号（ADD）
の変化に応答して生起する第２のクロック（ATC）を用
いて長くすることにより、ビット線電位のリセットを確
実にし、アクセス時間の短縮化を可能とする。
モリセルに接続されたビット線対の電位を等しくするた
めのリセット信号（φ）のパルス幅を、チップ非選択信
号（▲▼）のパルス幅が該ビット線電位のリセット
に必要な時間よりも短い場合に、アドレス信号（ADD）
の変化に応答して生起する第２のクロック（ATC）を用
いて長くすることにより、ビット線電位のリセットを確
実にし、アクセス時間の短縮化を可能とする。
〔産業上の利用分野〕 本発明は半導体記憶装置、特にスタティック形の半導
体記憶装置（以下SRAMと称する）のリセット信号発生回
路に関する。本発明の回路を備えた半導体記憶装置は、
例えばコンピュータ等の情報機器、電子装置等に用いら
れる。
体記憶装置（以下SRAMと称する）のリセット信号発生回
路に関する。本発明の回路を備えた半導体記憶装置は、
例えばコンピュータ等の情報機器、電子装置等に用いら
れる。
一般に半導体記憶装置においては、アクセス時間すな
わちメモリセルからの情報の読出し時間を短縮するため
に、メモリセルに接続されたビット線対の電位をチップ
非選択時に等電位にすることが行われている。この場
合、チップ非選択信号のパルス幅の長短にかかわらず、
確実にビット線対の電位をリセットできることが要望さ
れる。
わちメモリセルからの情報の読出し時間を短縮するため
に、メモリセルに接続されたビット線対の電位をチップ
非選択時に等電位にすることが行われている。この場
合、チップ非選択信号のパルス幅の長短にかかわらず、
確実にビット線対の電位をリセットできることが要望さ
れる。
第５図にはSRAMの回路構成の一例が示される。図中、
Q1,Q2はそれぞれビット線BL,▲▼の負荷用トランジ
スタ、Q3,Q4はワード線WLの電位によってオン・オフさ
れる転送ゲート用トランジスタ、Q5,Q6はメモリセルの
フリップフロップを構成するトランジスタ、そしてQ7は
リセット信号φによってビット線BL,▲▼の間を短
絡させて該ビット線の電位を等しくするためのリセット
用トランジスタである。
Q1,Q2はそれぞれビット線BL,▲▼の負荷用トランジ
スタ、Q3,Q4はワード線WLの電位によってオン・オフさ
れる転送ゲート用トランジスタ、Q5,Q6はメモリセルの
フリップフロップを構成するトランジスタ、そしてQ7は
リセット信号φによってビット線BL,▲▼の間を短
絡させて該ビット線の電位を等しくするためのリセット
用トランジスタである。
第６図は第５図に示される回路の動作を説明するため
の波形図である。図中、C1,C2は読出しサイクルを示し
ており、読出しサイクルC1においては充分に長いパルス
幅をもつチップ非選択信号▲▼が与えられ、読出し
サイクルC2においては比較的短いパルス幅をもつチップ
非選択信号▲▼が与えられている。そしてリセット
信号φは、従来技術によれば、同図に示されるようにチ
ップ非選択信号▲▼のパルス幅に相応して得られて
いる。
の波形図である。図中、C1,C2は読出しサイクルを示し
ており、読出しサイクルC1においては充分に長いパルス
幅をもつチップ非選択信号▲▼が与えられ、読出し
サイクルC2においては比較的短いパルス幅をもつチップ
非選択信号▲▼が与えられている。そしてリセット
信号φは、従来技術によれば、同図に示されるようにチ
ップ非選択信号▲▼のパルス幅に相応して得られて
いる。
従って、充分に長いパルス幅をもつチップ非選択信号
▲▼が与えられる読出しサイクルC1においては、メ
モリセルのスタンバイ期間はtSB1であり、リセット信号
φによりビット線BLと▲▼は等しい電位に確実にリ
セットされるので、ワード線WL（第５図参照）の立上り
により、ビット線BLと▲▼の間に情報の読出しに必
要な電位差ΔＶが短期間t1の間に得られる。しかしなが
ら、比較的短いパルス幅をもつチップ非選択信号▲
▼が与えられる読出しサイクルC2においては、メモリセ
ルのスタンバイ期間tSB2はtSB1より短く、すなわち幅の
短いリセット信号φに起因してビット線BLと▲▼が
等しい電位に充分にリセットされないままでワード線WL
が立上ってしまうことがあり、その結果として、ビット
線BLと▲▼の間に情報の読出しに必要な電位差ΔＶ
が得られるまでに長い期間t2を必要とすることになる。
▲▼が与えられる読出しサイクルC1においては、メ
モリセルのスタンバイ期間はtSB1であり、リセット信号
φによりビット線BLと▲▼は等しい電位に確実にリ
セットされるので、ワード線WL（第５図参照）の立上り
により、ビット線BLと▲▼の間に情報の読出しに必
要な電位差ΔＶが短期間t1の間に得られる。しかしなが
ら、比較的短いパルス幅をもつチップ非選択信号▲
▼が与えられる読出しサイクルC2においては、メモリセ
ルのスタンバイ期間tSB2はtSB1より短く、すなわち幅の
短いリセット信号φに起因してビット線BLと▲▼が
等しい電位に充分にリセットされないままでワード線WL
が立上ってしまうことがあり、その結果として、ビット
線BLと▲▼の間に情報の読出しに必要な電位差ΔＶ
が得られるまでに長い期間t2を必要とすることになる。
上述した従来技術においては、リセット信号のパルス
幅がチップ非選択信号のパルス幅に相応しているため、
第６図の例示からも明らかなように、チップ非選択信号
のパルス幅が短い場合にはビット線対の電位が充分にリ
セットされず、それによってアクセス時間が長くなると
いう問題があった。
幅がチップ非選択信号のパルス幅に相応しているため、
第６図の例示からも明らかなように、チップ非選択信号
のパルス幅が短い場合にはビット線対の電位が充分にリ
セットされず、それによってアクセス時間が長くなると
いう問題があった。
本発明は、上述の従来技術における問題点に鑑み創作
されたもので、チップ非選択信号のパルス幅の長短にか
かわらずビット線電位のリセットを確実にし、アクセス
時間の短縮化を図ることができる半導体記憶装置のリセ
ット信号発生回路を提供することを目的としている。
されたもので、チップ非選択信号のパルス幅の長短にか
かわらずビット線電位のリセットを確実にし、アクセス
時間の短縮化を図ることができる半導体記憶装置のリセ
ット信号発生回路を提供することを目的としている。
第１図に本発明による半導体記憶装置のリセット信号
発生回路の原理ブロック図が示される。
発生回路の原理ブロック図が示される。
第１図において１は第１クロック発生回路であり、チ
ップ非選択信号▲▼に応答して第１のクロックCTC
を発生する。２は第２クロック発生回路であり、アドレ
ス信号ADDの変化に応答し、第１のクロックCTCの発生時
点から遅延して第２のクロックATCを発生する。３はゲ
ート回路であって、第１のクロックCTCおよび第２のク
ロックATCに基づき、メモリセルに接続されたビット線
対の電位をチップ非選択時に等電位にするためのリセッ
ト信号φを出力する。
ップ非選択信号▲▼に応答して第１のクロックCTC
を発生する。２は第２クロック発生回路であり、アドレ
ス信号ADDの変化に応答し、第１のクロックCTCの発生時
点から遅延して第２のクロックATCを発生する。３はゲ
ート回路であって、第１のクロックCTCおよび第２のク
ロックATCに基づき、メモリセルに接続されたビット線
対の電位をチップ非選択時に等電位にするためのリセッ
ト信号φを出力する。
４は制御回路であって、例えば本発明の実施例におい
てはCS（チップ選択用）バッファで構成され、チップ非
選択信号▲▼に応答し、この信号のパルス幅が少く
とも該ビット線電位のリセットに必要な時間よりも短い
場合に第２クロック発生回路２に対して第２のクロック
ATCを出力するように制御するための回路である。
てはCS（チップ選択用）バッファで構成され、チップ非
選択信号▲▼に応答し、この信号のパルス幅が少く
とも該ビット線電位のリセットに必要な時間よりも短い
場合に第２クロック発生回路２に対して第２のクロック
ATCを出力するように制御するための回路である。
従って、本発明の回路は全体として、チップ非選択信
号とアドレス信号の変化とに応答してビット線電位のリ
セットを行うよう構成されている。
号とアドレス信号の変化とに応答してビット線電位のリ
セットを行うよう構成されている。
本発明による半導体記憶装置のリセット信号発生回路
においては、少くともビット線電位のリセットに必要な
時間よりも短いパルス幅を有するチップ非選択信号が制
御回路４に入力されると、該制御回路は第２クロック発
生回路２に対して第２のクロックATCを出力するよう制
御する。この第２のクロックATCは、第１のクロックCTC
と共にゲート回路３に入力され、しかも第１のクロック
CTCとの間には前述したように時間的ずれがあり、その
ために、ゲート回路３から出力されるリセット信号φの
パルス幅は、第１のクロックCTCのみがゲート回路３に
入力された場合に比べて長くなる。これによって、本発
明の回路はビット線電位のリセットを確実にし、アクセ
ス時間の短縮化を可能とするものである。
においては、少くともビット線電位のリセットに必要な
時間よりも短いパルス幅を有するチップ非選択信号が制
御回路４に入力されると、該制御回路は第２クロック発
生回路２に対して第２のクロックATCを出力するよう制
御する。この第２のクロックATCは、第１のクロックCTC
と共にゲート回路３に入力され、しかも第１のクロック
CTCとの間には前述したように時間的ずれがあり、その
ために、ゲート回路３から出力されるリセット信号φの
パルス幅は、第１のクロックCTCのみがゲート回路３に
入力された場合に比べて長くなる。これによって、本発
明の回路はビット線電位のリセットを確実にし、アクセ
ス時間の短縮化を可能とするものである。
第２図に本発明の一実施例としての半導体記憶装置の
リセット信号発生回路がブロック的に示される。
リセット信号発生回路がブロック的に示される。
第２図において４はCS（チップ非選択用）バッファで
あり、CTC（チップ選択信号CSの変化に基づくクロッ
ク）発生回路１と、ATC（アドレス信号ADDの変化に基づ
くクロック）発生回路２と、ノアゲート21の一方の入力
と、情報読出し用のセンスアンプ22と、アドレスバッフ
ァ23とに接続されている。CSバッファ４は、チップ非選
択信号▲▼を入力してこの信号の反転および遅延を
適宜行ない、上述した各回路に供給する機能を有してい
る。ノアゲート21の他方の入力にはアドレス信号ADDが
入力されるようになっている。アドレスバッファ23はAT
C発生回路２およびデコーダ24に接続され、さらにデコ
ーダ24はメモリセルアレイ25に接続されている。CTC発
生回路１からのクロックCTCおよびATC発生回路２からの
クロックATCはゲート回路３に入力されるようになって
おり、該ゲート回路３は、２種類のクロックCTCおよびA
TCに基づき、メモリセルアレイ25内の各メモリセルに接
続されているビット線対（第５図のBL,▲▼の電位
を等しい電位にリセットするためのリセット信号φを出
力する。
あり、CTC（チップ選択信号CSの変化に基づくクロッ
ク）発生回路１と、ATC（アドレス信号ADDの変化に基づ
くクロック）発生回路２と、ノアゲート21の一方の入力
と、情報読出し用のセンスアンプ22と、アドレスバッフ
ァ23とに接続されている。CSバッファ４は、チップ非選
択信号▲▼を入力してこの信号の反転および遅延を
適宜行ない、上述した各回路に供給する機能を有してい
る。ノアゲート21の他方の入力にはアドレス信号ADDが
入力されるようになっている。アドレスバッファ23はAT
C発生回路２およびデコーダ24に接続され、さらにデコ
ーダ24はメモリセルアレイ25に接続されている。CTC発
生回路１からのクロックCTCおよびATC発生回路２からの
クロックATCはゲート回路３に入力されるようになって
おり、該ゲート回路３は、２種類のクロックCTCおよびA
TCに基づき、メモリセルアレイ25内の各メモリセルに接
続されているビット線対（第５図のBL,▲▼の電位
を等しい電位にリセットするためのリセット信号φを出
力する。
第３図には第２図に示されるCSバッファ４の具体的な
回路の一例が示される。第３図において31,35,36,37お
よび38はCMOS（相補形金属酸化物半導体）で形成された
インバータであり、該インバータは、電源Vcc側に接続
された負荷用のＰチャネルMOSトランジスタと電源Vss側
に接続された増幅用のＮチャネルMOSトランジスタとで
構成され、入力された信号を反転させて幾分遅延させる
機能を有している。32は遅延回路であって、インバータ
31の出力側点の信号の変化に対して所定の時間ｔだけ
遅れて追従し始め、別の所定の時間ｔ′（ｔ′＜ｔ）だ
け遅れて追従し終るように機能する。ここでｔは、メモ
リセルアレイをスタンバイ状態に設定するのに必要とす
る時間、言い換えるとメモリセルアレイに接続されてい
るビット線対の電位をリセットするのに必要とする時間
を表わす。33は２個のCMOSで形成されたノアゲートであ
り、遅延回路32の出力側点の信号とインバータ31の出
力側点の信号が共にローレベルにある時のみ点にハ
イレベルの信号を出力する。34はATC制御回路であっ
て、点の信号がローレベルの時はATC発生回路２に対
してクロックATCをゲート回路３に供給するよう制御
し、点の信号がハイレベルの時は該クロックATCのゲ
ート回路３への供給を禁止するよう制御する機能を有し
ている。
回路の一例が示される。第３図において31,35,36,37お
よび38はCMOS（相補形金属酸化物半導体）で形成された
インバータであり、該インバータは、電源Vcc側に接続
された負荷用のＰチャネルMOSトランジスタと電源Vss側
に接続された増幅用のＮチャネルMOSトランジスタとで
構成され、入力された信号を反転させて幾分遅延させる
機能を有している。32は遅延回路であって、インバータ
31の出力側点の信号の変化に対して所定の時間ｔだけ
遅れて追従し始め、別の所定の時間ｔ′（ｔ′＜ｔ）だ
け遅れて追従し終るように機能する。ここでｔは、メモ
リセルアレイをスタンバイ状態に設定するのに必要とす
る時間、言い換えるとメモリセルアレイに接続されてい
るビット線対の電位をリセットするのに必要とする時間
を表わす。33は２個のCMOSで形成されたノアゲートであ
り、遅延回路32の出力側点の信号とインバータ31の出
力側点の信号が共にローレベルにある時のみ点にハ
イレベルの信号を出力する。34はATC制御回路であっ
て、点の信号がローレベルの時はATC発生回路２に対
してクロックATCをゲート回路３に供給するよう制御
し、点の信号がハイレベルの時は該クロックATCのゲ
ート回路３への供給を禁止するよう制御する機能を有し
ている。
点の信号は、インバータ35および36を介して遅延さ
れ、CTC発生回路１に供給されるようになっている。従
って、クロックCTCは３個のインバータ31,35,36を通過
した分だけ、チップ非選択信号▲▼がハイレベルか
らローレベルに変化する時点から遅延されて発生される
ことになる。この遅延時間をtAとする。さらに点の信
号は、インバータ35,36,37および38を介して遅延され、
センスアンプ22およびアドレスバッファ23に供給される
ようになっている。
れ、CTC発生回路１に供給されるようになっている。従
って、クロックCTCは３個のインバータ31,35,36を通過
した分だけ、チップ非選択信号▲▼がハイレベルか
らローレベルに変化する時点から遅延されて発生される
ことになる。この遅延時間をtAとする。さらに点の信
号は、インバータ35,36,37および38を介して遅延され、
センスアンプ22およびアドレスバッファ23に供給される
ようになっている。
一方、第２図に戻って、ATC発生回路２におけるクロ
ックATCはノアゲート21およびアドレスバッファ23を通
過した分だけ、アドレス信号ADDが変化する時点から遅
延されて発生されるようになっており、この遅延時間を
tBとする。
ックATCはノアゲート21およびアドレスバッファ23を通
過した分だけ、アドレス信号ADDが変化する時点から遅
延されて発生されるようになっており、この遅延時間を
tBとする。
なお、点の信号はノアゲート21の一方の入力側に入
力され、いわゆるCS初段コントロール信号として利用さ
れる。このCS初段コントロールは、たとえメモリセルが
スタンバイ状態にあっても、メモリセルがアドレスアク
セスされる際の消費電力がメモリ容量の増大に伴ない無
視できない量になり得ることに鑑み、施される処置であ
る。従って、第２図に示されるように、点の信号がハ
イレベルである限り、ノアゲート21の出力はアドレス信
号ADDの変化にかかわらずローレベルを維持し、これに
よってノアゲート21以降の内部回路が動作しなくなるの
で、消費電力は低減され得る。
力され、いわゆるCS初段コントロール信号として利用さ
れる。このCS初段コントロールは、たとえメモリセルが
スタンバイ状態にあっても、メモリセルがアドレスアク
セスされる際の消費電力がメモリ容量の増大に伴ない無
視できない量になり得ることに鑑み、施される処置であ
る。従って、第２図に示されるように、点の信号がハ
イレベルである限り、ノアゲート21の出力はアドレス信
号ADDの変化にかかわらずローレベルを維持し、これに
よってノアゲート21以降の内部回路が動作しなくなるの
で、消費電力は低減され得る。
第４図（ａ），（ｂ）には以上の説明に基づく第２図
および第３図の各部の信号波形が示される。第４図
（ａ）はチップ非選択信号▲▼のパルス幅が少くと
もビット線電位をリセットするのに必要とする時間ｔよ
りも短い場合を示し、第４図（ｂ）は所定時間ｔよりも
長い場合を示している。
および第３図の各部の信号波形が示される。第４図
（ａ）はチップ非選択信号▲▼のパルス幅が少くと
もビット線電位をリセットするのに必要とする時間ｔよ
りも短い場合を示し、第４図（ｂ）は所定時間ｔよりも
長い場合を示している。
第４図（ａ）において、点の信号すなわち初段コン
トロール信号はローレベルにあり、このローレベルの信
号を受けてATC制御回路34は、ATC発生回路２に対してク
ロックATCをゲート回路３に供給するよう制御する。こ
のクロックATCは、CTC発生回路１からのクロックCTCと
時間的にずれており、従ってゲート回路３の出力となる
リセット信号φのパルス幅は、クロックCTCのみが入力
された場合に比べて長くなり、これにより、ビット線電
位のリセットが確実に行われ、アクセス時間の短縮化が
可能となる。
トロール信号はローレベルにあり、このローレベルの信
号を受けてATC制御回路34は、ATC発生回路２に対してク
ロックATCをゲート回路３に供給するよう制御する。こ
のクロックATCは、CTC発生回路１からのクロックCTCと
時間的にずれており、従ってゲート回路３の出力となる
リセット信号φのパルス幅は、クロックCTCのみが入力
された場合に比べて長くなり、これにより、ビット線電
位のリセットが確実に行われ、アクセス時間の短縮化が
可能となる。
一方、第４図（ｂ）において、点の信号すなわち初
段コントロール信号はハイレベルにあり、このハイレベ
ルの信号を受けてATC制御回路34は、ATC発生回路２に対
してクロックATCのゲート回路３への供給を禁止するよ
う制御する。従って、ゲート回路３にはクロックCTCの
みが入力され、このクロックCTCがリセット信号φとな
る。このリセット信号φのパルス幅は、上述の（ａ）の
場合に比べて短くなっており、これにより、CS初段コン
トロールに起因してCSバッファ４内で遅延が生じるとい
う問題点を解消または軽減することができる。
段コントロール信号はハイレベルにあり、このハイレベ
ルの信号を受けてATC制御回路34は、ATC発生回路２に対
してクロックATCのゲート回路３への供給を禁止するよ
う制御する。従って、ゲート回路３にはクロックCTCの
みが入力され、このクロックCTCがリセット信号φとな
る。このリセット信号φのパルス幅は、上述の（ａ）の
場合に比べて短くなっており、これにより、CS初段コン
トロールに起因してCSバッファ４内で遅延が生じるとい
う問題点を解消または軽減することができる。
以上説明したように本発明によれば、チップ非選択信
号のパルス幅がビット線電位のリセットに必要な時間幅
に満たないほど短い場合であっても、該ビット線電位の
リセットを確実にし、アクセスの遅れの防止すなわちア
クセス時間の短縮化を図ることができる。
号のパルス幅がビット線電位のリセットに必要な時間幅
に満たないほど短い場合であっても、該ビット線電位の
リセットを確実にし、アクセスの遅れの防止すなわちア
クセス時間の短縮化を図ることができる。
第１図は本発明による半導体記憶装置のリセット信号発
生回路の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、 第３図は第２図に示されるCSバッファの一例としての具
体的な回路図、 第４図は第２図および第３図に示される回路の各部の信
号波形図、 第５図はSRAMの一例を示す回路図、 第６図は第５図に示される回路の動作を説明するための
波形図、 である。 １…第１クロック発生回路、２…第２クロック発生回
路、３…ゲート回路、４…制御回路（CSバッファ）、φ
…リセット信号、▲▼…チップ非選択信号、ADD…
アドレス信号、CTC…第１のクロック、ATC…第２のクロ
ック。
生回路の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、 第３図は第２図に示されるCSバッファの一例としての具
体的な回路図、 第４図は第２図および第３図に示される回路の各部の信
号波形図、 第５図はSRAMの一例を示す回路図、 第６図は第５図に示される回路の動作を説明するための
波形図、 である。 １…第１クロック発生回路、２…第２クロック発生回
路、３…ゲート回路、４…制御回路（CSバッファ）、φ
…リセット信号、▲▼…チップ非選択信号、ADD…
アドレス信号、CTC…第１のクロック、ATC…第２のクロ
ック。
Claims (1)
- 【請求項１】チップ非選択信号（▲▼）に応答して
第１のクロック（CTC）を発生する回路（１）と、 前記チップ非選択信号に応答し、該チップ非選択信号の
パルス幅が少なくともビット線対の電位のリセットに必
要な時間よりも短い状態か否かを検出可能な制御回路
（４）と、 該制御回路が前記短い状態を検出した場合に、アドレス
信号（ADD）の変化に応答し、前記第１のクロックの発
生時点から遅延して発生し且つ該第１のクロックの終了
時点から遅延して終了する第２のクロック（ATC）を発
生する回路（２）と、 前記第１のクロック及び第２のクロックに応答し、該第
１のクロックの開始時点から該第２のクロックの終了時
点までに対応するパルス幅を有するリセット信号（φ）
を出力するゲート回路（３）と、 該リセット信号のパルス幅に対応する期間の間前記ビッ
ト線対を短絡させる手段（Q7）とを備えた半導体記憶装
置のリセット信号発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284406A JP2528825B2 (ja) | 1985-12-19 | 1985-12-19 | 半導体記憶装置のリセツト信号発生回路 |
| US06/941,437 US4800552A (en) | 1985-12-18 | 1986-12-15 | Semiconductor memory device with reset signal generating circuit |
| DE8686402852T DE3686763T2 (de) | 1985-12-18 | 1986-12-18 | Halbleiterspeicheranordnung mit einer ruecksetzsignalgeneratorschaltung. |
| EP86402852A EP0228958B1 (en) | 1985-12-18 | 1986-12-18 | Semiconductor memory device with reset signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284406A JP2528825B2 (ja) | 1985-12-19 | 1985-12-19 | 半導体記憶装置のリセツト信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145594A JPS62145594A (ja) | 1987-06-29 |
| JP2528825B2 true JP2528825B2 (ja) | 1996-08-28 |
Family
ID=17678154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60284406A Expired - Lifetime JP2528825B2 (ja) | 1985-12-18 | 1985-12-19 | 半導体記憶装置のリセツト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528825B2 (ja) |
-
1985
- 1985-12-19 JP JP60284406A patent/JP2528825B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145594A (ja) | 1987-06-29 |
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