DE3685616T2

DE3685616T2 - Phasenverriegelte taktregenerierschaltung fuer digitale uebertragungssysteme.

Info

Publication number: DE3685616T2
Application number: DE8686305243T
Authority: DE
Inventors: Yasuharu C O Nec Corpo Yoshida
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-07-09
Filing date: 1986-07-07
Publication date: 1993-02-04
Anticipated expiration: 2006-07-08
Also published as: EP0209306B1; DE3685616D1; US4823363A; CA1296398C; AU5984586A; EP0209306A3; EP0209306A2; AU596803B2

Description

Hintergrund der Erfindung

Die Erfindung betrifft im allgemeinen digitale Übertragungssysteme und im besonderen die Taktregenerierung unter Verwendung einer PLL-Schaltung (auch genannt: Phasenregelschleife).
Bei der 16-Pegel Quadraturamplitudenmodulation, einem derzeit gebräuchlichen Verfahren zur hocheffizienten spektralen Anwendung, wird ein Eingangsdatenbitfluß durch einen Seriell-Parallel-Wandler in vier parallele Bitflüsse umgesetzt und zeitlich komprimiert, um das Einfügen redundanter Bits zu ermöglichen, und mit den Bitflüssen wird eine Quadraturamplitudenmodulation an einem Träger ausgeführt. Um diese Umsetzung und Modulation zu bewerkstelligen, wird die Taktinformation des Eingangsbitflusses mit Hilfe eines Oszillatorschwingkreises erfaßt, der auf die Taktfrequenz abgestimmt ist. Ein Signalausfall im Eingangsbitfluß führt jedoch dazu, daß die zeitliche Steuerung der Seriell-Parallel-Umsetzung stark beeinträchtigt wird. Genauer gesagt, der Seriell-Parallel-Wandler weist einen Zähler auf, der das Taktsignal durch einen Faktor vier teilt. Das Taktsignal mit der niedrigeren Frequenz, das zur Ausführung der Seriell-Parallel-Umsetzung dient, wird einer Zeitkompressions- und Vermischerschaltung zugeführt, wo es auf eine höhere Frequenz umgesetzt wird, bei der die parallelen Bitflüsse zeitlich komprimiert sind, um das Einfügen redundanter Bits zu ermöglichen. Dieses höherfrequente Taktsignal wird durch eine Schaltung erzeugt, die eine PLL- Schaltung aufweist. Diese PLL-Schaltung hat eine Einschwingzeit, die unter Berücksichtigung der Ansprechzeit für die Taktregeneration am Empfangsende der Digitalübertragungsstrecke festgelegt wird. Ein Signalausfall im Eingangsbitfluß würde zum Anhalten des Frequenzteilungszählers führen. Nach der Wiederherstellung nimmt er die Zähloperation an der Stelle wieder auf, wo er angehalten wurde. Wegen der Unbestimmtheit der Zählung beim erneuten Start der Zähloperation entsteht am Ausgang des Zählers eine unstetige Phasenverschiebung, die sich auf ein ganzzahliges Vielfaches von 90 Grad beläuft. Die PLL-Schaltung, welche das höherfrequente Taktsignal erzeugt, kann wegen ihrer großen Einschwingzeit der unstetigen Phasenverschiebung nicht folgen. Daher ist das höherfrequente Taktsignal phasenungleich mit dem korrekten Zeittakt, was zu einem Verlust von Datenbits oder einer Regeneration gleicher Datenbits führt. Die Einschwingzeit der höherfrequenten PLL-Schaltung erreicht ihr Maximum, wenn die Phasenverschiebung 180 Grad beträgt, und liegt typischerweise in einem Bereich zwischen einigen Millisekunden und einigen -zig Millisekunden. Selbst wenn der Signalausfall nur wenige hundertstel Nanosekunden dauert, können auf diese Weise Bitfehler auftreten, was wahrscheinlich als Schaltungsausfall interpretiert wird.
In den Sitzungsberichten des IEEE 1979 Ultrasonics Symposium, New Orleans, LA, USA, 26. - 28 September 1979, s. 855- 861, wurde eine Arbeit von J. Henaff mit dem Titel "Application of SAW-oscillator to digital communications" (Anwendung des SAW-Oszillators in der Digitalübertragung) veröffentlicht, die eine Anordnung mit einer Bittaktwiederherstellungsschaltung am Empfangsende eines Digitalübertragungssystems und mit einem PSK-Modulator am Senderende beschreibt. Der Artikel beschreibt unter anderem eine Bittaktwiederherstellungsschaltung für den Einsatz in der Signalentzerrung sowie in PSK-Modulatoren.
In der US-PS 4 380 815 wird ein vereinfachter Datenphasendetektor ohne Rückkehr nach Null vorgeschlagen, der sich zum Beispiel für Taktregeneriereinrichtungen eignet.
Eine Aufgabe der Erfindung ist die Bereitstellung eines Digitalübertragungssystems mit einer phasenverriegelten Taktregenerierschaltung, die gegen Signalausfälle im Eingangsdatenbitfluß geschützt ist.
Ein im folgenden zu beschreibendes Digitalübertragungssystem weist auf: eine PLL-Schaltung mit einem Tiefpaßfilter, einem damit verbundenen spannungsgesteuerten Oszillator und einem Phasenvergleicher, um dem Tiefpaßfilter ein Signal zuzuführen, das die Phasendifferenz zwischen einem Zweipegel- Eingangsdatenbitfluß und dem Ausgangssignal des spannungsgesteuerten Oszillators repräsentiert, und ein erstes, niedrigerfrequentes Taktsignal vom spannungsgesteuerten Oszillator zu erzeugen. Ein Seriell-Parallel-Wandler ist vorgesehen, um den Eingangsdatenbitfluß als Antwort auf das erste Taktsignal in mehrere parallele Datenbitflüsse umzusetzen und aus dem ersten Taktsignal ein zweites, höherfrequentes Taktsignal abzuleiten, das mit den parallelen Datenbitflüssen synchronisiert ist. Die parallelen Datenbitflüsse werden als Antwort auf das zweite Taktsignal in ein Mehrpegel-Ausgangsdigitalsignal umgesetzt.
Zur Übertragung eines CMI- (coded mark inversion) codierten Binärsignals weist der Phasenvergleicher vorzugsweise ein Flipflop auf, mit einer ersten Eingangsklemme, die so geschaltet ist, daß sie auf das CMI-codierte Binärsignal anspricht, und einer zweiten Eingangsklemme, die auf das Ausgangssignal des spannungsgesteuerten Oszillators reagiert, um das CMI-codierte Binärsignal abzutasten. Ferner wird der Ausgang des spannungsgesteuerten Oszillators vorzugsweise so verzögert, daß ein erstes und ein zweites Ausgangssignal erzeugt werden, die dem Ausgangssignal des spannungsgesteuerten Oszillators um einen vorgegebenen Betrag nacheilen bzw. vorauseilen und an die Takteingänge eines zweiten und eines dritten Flipflops angelegt werden, um das CMI-codierte Binärsignal für die Ankopplung an einen Decodierer abzutasten, dessen Ausgang mit dem Seriell-Parallel-Wandler verbunden ist.

Kurze Beschreibung der Zeichnungen

Die Erfindung wird nachstehend anhand der Zeichnungen ausführlicher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines Digitalübertragungssystems gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2 ein Blockschaltbild einer zweiten Ausführungsform der Erfindung ; und
Fig. 3 ein Diagramm der Signalform eines typischen CMI- codierten Binärsignals.

Ausführliche Beschreibung

In Fig. 1 ist als Ausführungsbeispiel der Erfindung ein digitales 16-Pegel-Quadraturamplitudenmodulations-Funkübertragungssystem dargestellt. Ein binärer Eingangsdatenfluß mit alternierendem Markierungsumkehr-Code (AMI-Code) oder bipolarem Rückkehr-nach-Null-Code (BRZ-Code) wird an der Klemme 100 empfangen und an einen Bipolar-Unipolar-Wandler 1 sowie einen Oszillatorkreis 6 angelegt. Der Oszillatorkreis 6 ist auf die Taktfrequenz fc des Eingangsbitflusses abgestimmt, um dem Wandler 1 ein Taktsignal fc zuzuführen und zu bewirken, daß er den empfangenen Bitfluß in einen Unipolarcode umwandelt. Das Taktsignal fc wird außerdem an eine PLL-Schaltung 7 angelegt, die im wesentlichen einen spannungsgesteuerten Oszillator 70, ein Tiefpaßfilter 71 und einen Phasenvergleicher 72 aufweist. Der Phasenvergleicher 72 stellt eine Phasendifferenz zwischen dem Ausgangssignal des spannungsgesteuerten Oszillators 70 und dem Eingangsbitfluß fest und steuert die Frequenz des spannungsgesteuerten Oszillators über das Tiefpaßfilter 71 entsprechend der festgestellten Phasendifferenz. Das Ausgangssignal des spannungsgesteuerten Oszillators 70 wird mit dem Eingangsbitfluß phasenverriegelt und bei der Taktfrequenz des Eingangsbitflusses gegen kurzzeitigen Datenverlust oder "Signalausfälle" im Eingangsbitfluß stabilisiert.
Das Ausgangssignal der PLL-Schaltung 7 wird an einen Seriell-Parallel-Wandler 2 angelegt, wo es auf die Frequenz fs umgesetzt wird, die ein Viertel der Taktfrequenz fc beträgt. Der Wandler 2 übernimmt den unipolaren Bitfluß vom Wandler 1, teilt ihn als Antwort auf das Taktsignal fs in vier parallele Bitflüsse auf und führt die Bitflüsse synchron zum Taktsignal fs einer Zeitkompressions- oder Geschwindigkeitswandlungs- und Vermischerschaltung 3 zu. Die Geschwindigkeitswandlungs- und Vermischerschaltung 3 weist einen Frequenzumsetzer mit PLL- Schaltung zum Umsetzen des Taktsignals fs auf eine höhere Taktfrequenz ft auf. Die parallelen Datenbitflüsse werden als Antwort auf das Taktsignal ft zeitlich komprimiert, mit redundanten Bits kombiniert und vermischt und einem 16-Pegel-Quadraturamplitudenmodulator 4 zugeführt. Der Modulator 4 prägt nach einem 16-Pegel-Quadraturamplitudenmodulationsverfahren die vermischten Bitflüsse unter Verwendung des Taktsignals ft einem Träger auf, wobei der modulierte Träger in eine Hochfrequenz umgesetzt und durch einen Sender 5 zu einer Ausgangsklemme 200 übertragen wird.
Da das dem Seriell-Parallel-Wandler 2 zugeführte Taktsignal fc mit dem Eingangsbitfluß phasenverriegelt ist, entsteht am Eingang des Frequenzteilers kein kurzzeitiger Verlust von Taktinformation, auch wenn im Eingangsbitfluß ein Signalausfall auftritt. Infolgedessen wird die Zeitkompressions- und Vermischerschaltung 3 gegen Signalausfälle stabilisiert.
Dagegen ist das bekannte Digitalübertragungssystem nicht mit der PLL-Schaltung 7 ausgestattet. Aus diesem Grunde verursacht ein Signalausfall im Eingangsbitfluß eine Unterbrechung im Taktsignal fc, und nach der Wiederherstellung nimmt die Phase des Taktsignals fs einen Wert an, der durch den Zeitpunkt bestimmt wird, zu dem der Signalausfall eintritt, so daß im Taktsignal fs eine plötzliche Phasenverschiebung um ein ganzzahliges Vielfaches von 90 Grad auftritt. Folglich kann die PLL-Schaltung des in der Geschwindigkeitswandlungs- und Vermischerschaltung 3 enthaltenen Frequenzumsetzers der Phasenverschiebung nicht folgen, so daß die Zeitkompressionsoperation zur Erhöhung der Signalgeschwindigkeit außer Takt gerät und Bitfehler auftreten, bis der phasenverriegelte Zustand in der Zeitkompressions- und Vermischerschaltung 3 wiedererlangt ist.
Fig. 2 zeigt ein Blockschaltbild einer anderen Ausführungsform der Erfindung. In dieser Ausführungsform übernimmt das System ein CMI-(coded mark inversion) codiertes Binärsignal an der Eingangsklemme 110. Das System weist eine PLL- Schaltung 20 mit einem D-Flipflop 9, einem Tiefpaßfilter 10, einem spannungsgesteuerten Oszillator 11 und einer Verzögerungsleitung 12 auf. Das Flipflop 9 weist eine Dateneingangsklemme D auf, die mit der Eingangsklemme 110 verbunden ist, sowie eine mit dem Ausgang der Verzögerungsleitung 12 verbundene Takteingangsklemme C. Das Q-Ausgangssignal des Flipflops 9 wird über das Tiefpaßfilter 10 dem spannungsgesteuerten Oszillator 11 zugeführt, und das Ausgangssignal des spannungsgesteuerten Oszillators 11 wird an den Eingang der Verzögerungsleitung 12 gekoppelt. Das Ausgangssignal des spannungsgesteuerten Oszillators 11 wird außerdem an die Verzögerungsleitungen 13 und 14 angelegt. Es ist eine Abtastungsschaltung mit den D-Flipflops 15 und 16 vorgesehen, deren Dateneingangsklemmen D zusammen an die Eingangsklemme 110 angekoppelt sind, während ihre Takteingangsklemmen C mit den Ausgängen der Verzögerungsleitungen 13 bzw. 14 verbunden sind. Die Ausgänge der Flipflops 15 und 16 sind mit einem CMI-Decodierer 17 verbunden. Das Ausgangssignal des Decodierers 17 und das Ausgangssignal des spannungsgesteuerten Oszillators 11 werden wie in Fig. 1 an den Seriell-Parallel-Wandler 2 angelegt.
Die Arbeitsweise der Schaltung von Fig. 2 wird unter Bezugnahme auf Fig. 3 beschrieben, in der die Signalform eines typischen CMI-codierten Binärsignals dargestellt ist. Wie dem Übertragungsfachmann bekannt, ist ein CMI-codiertes Binärsignal ein Zweipegel-Code ohne Rückkehr nach Null, in dem das Informationsbit "0" so codiert ist, daß beide Amplitudenpegel 1 und 0 nacheinander jeweils für eine halbe Einheitsschrittlänge angenommen werden, während das Informationsbit "1" durch einen der Amplitudenpegel 1 oder 0 für eine volle Einheitsschrittlänge so codiert ist, daß der Pegel bei aufeinanderfolgenden binären Einsen alterniert. Wie in Fig. 3 gezeigt, erfolgt im Mittelpunkt tc des Zeitschlitzes T des Informationsbits "0" ein positiver Übergang, d.h. im Mittelpunkt tc des Zeitschlitzes T des Informationsbits "0" tritt kein negativer Übergang auf. Wenn daher das Ausgangssignal des spannungsgesteuerten Oszillators 11 auf einen hohen Spannungspegel geschaltet wird und das Ausgangssignal der Verzögerungsleitung 12 zum Zeitpunkt t&sub1;, der ein wenig vor dem Mittelpunkt tc liegt, auf einen hohen Pegel übergeht, schaltet das Flipflop 9 auf logisch "1". Wenn umgekehrt das Ausgangssignal der Verzögerungsleitung 12 zum Zeitpunkt t&sub2;, der gegenüber dem Mittelpunkt tc leicht verzögert ist, zum hohen Pegel übergeht, schaltet das Flipflop 9 auf logisch "0". Der spannungsgesteuerte Oszillator 11 verringert seine Frequenz als Antwort auf das Ausgangssignal logisch "1" des Flipflops 9 und erhöht seine Frequenz als Antwort auf das Ausgangssignal logisch "0" des Flipflops, so daß die Taktgabe zeitlich mit dem Mittelpunkt tc zusammenfällt. Wegen des zufälligen Auftretens positiver und negativer Übergänge zum Zeitpunkt tb zwischen aufeinanderfolgenden Binärziffern, wie aus Fig. 3 ersichtlich, wird das Ausgangssignal des spannungsgesteuerten Oszillators 11 nicht in bezug auf den Zeitpunkt tb gesteuert.
Die Verzögerungsleitungen 12, 13 und 14 werden so festgelegt, daß die Verzögerungsleitung 13 ein Ausgangssignal erzeugt, das dem Ausgangssignal der Verzögerungsleitung 12 um T/4 nacheilt, während die Verzögerungsleitung 14 ein Ausgangssignal erzeugt, das dem Ausgangssignal der Verzögerungsleitung 12 um T/4 vorauseilt. Folglich wird das CMI-codierte Binärsignal durch die Flipflops 15 und 16 zu Zeitpunkten abgetastet, die um T/4 nach bzw. vor dem Taktsignal fc liegen, das vom spannungsgesteuerten Oszillator 11 dem seriell-Parallel-Wandler 2 zugeführt wird. Die Phase des spannungsgesteuerten Oszillators 11 wird ausschließlich durch die Arbeitskennlinie des Tiefpaßfilters 10 bestimmt; der spannungsgesteuerte Oszillator ist selbst bei hoher Taktfrequenz frei von Phasenschwankungen.
Der Vorteil der Ausführungsform nach Fig. 2 gegenüber der Ausführungsform nach Fig. 1 liegt darin, daß sie die Einstellung der Resonanzfrequenz des Oszillatorkreises 6 bei jeder Änderung der Taktfrequenz des Eingangsbitflusses überflüssig macht, die Ausführungsform an die integrierte Schaltkreistechnik anpassungsfähig macht und von Phasenschwankungen befreit, die von dem Oszillatorkreis als Folge einer Abnahme des Q-Werts bei hoher Eingabebitrate erzeugt würden.

Claims

1. Digitalübertragungssystem, das aufweist: einen PLL-Kreis (7) mit einem Tiefpaßfilter (71, 10), einem damit verbundenen spannungsgesteuerten Oszillator (70, 11) und einem Phasenvergleicher (72, 9) zum Bereitstellen eines Signals an das Tiefpaßfilter, das dem Phasenunterschied zwischen einem Zweipegeleingangsdatenbitfluß und einem Ausgang des spannungsgesteuerten Oszillators (70, 11) entspricht, dadurch gekennzeichnet, daß eine Taktkomponente-Detektoreinrichtung (6) zum Erhalten eines ersten Taktsignals von einem Eingangsbitfluß, eine Seriell-zu- Parallel-Wandeleinrichtung (2, 17), die eine Frequenzteileinrichtung zum Ableiten eines zweiten Taktsignals aus dem ersten Taktsignal und eine Einrichtung zum Wandeln des Eingangsdatenbitflusses in mehrere Paralleldatenbitflüsse aufweist, die mit dem zweiten Taktsignal synchronisiert sind, wobei das zweite Taktsignal eine Frequenz aufweist, die kleiner ist als die Frequenz des ersten Taktsignals, und eine Geschwindigkeitskonversionseinrichtung (3) vorgesehen ist zum Ableiten eines dritten Taktsignals aus dem zweiten Taktsignal und zum Wandeln des ersten Paralleldatenbitflusses in mehrere zweite Paralleldatenbitflüsse, die mit dem dritten Taktsignal synchronisiert sind, wobei das dritte Taktsignal eine Frequenz aufweist, die größer ist als die Frequenz des zweiten Taktsignals.

2. Digitalübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Taktkomponente-Detektoreinrichtung (6) ein Oszillatorschwingkreis (6) ist, der auf die Frequenz des Eingangsdatenbitflusses abgestimmt ist, und daß der Phasenvergleicher (72, 9) den Ausgang des Oszillatorschwingkreises (6) mit dem Ausgang des spannungsgesteuerten Oszillators (70, 11) vergleicht.

3. Digitalübertragungssystem das aufweist: einen PLL-Kreis (7) mit einem Tiefpaßfilter (71, 10), einem damit verbundenen spannungsgesteuerten Oszillator (70, 11) zum Erzeugen eines ersten Taktsignals und einem Phasenvergleicher (72, 9) zum Bereitstellen eines Signals an das Tiefpaßfilter (71, 10), das dem Phasenunterschied zwischen einem Eingangsdatenbitfluß und einem Ausgang des spannungsgesteuerten Oszillators entspricht, dadurch gekennzeichnet, daß eine mit dem Ausgang des spannungsgesteuerten Oszillators (11) verbundene Verzögerungseinrichtung (12, 13, 14) zum Generieren erster, zweiter und dritter verzögerter Ausgangssignale, so daß das zweite und das dritte Ausgangssignal hinsichtlich des ersten Ausgangssignals durch vorbestimmte Größen verzögert bzw. voreilend ist, ein erster Flip-Flop (9) zum Empfangen eines CMI (coded mark inversion)-codierten Binärsignals als Eingangsbitfluß, Abtasten des CMI-codierten Binärsignals als Antwort auf das erste verzögerte Ausgangssignal und Bereitstellen des abgetasteten CMI-Signals an das Tiefpaßfilter (10), zweite und dritte Flip-Flops (15, 16), die auf das zweite bzw. dritte verzögerte Ausgangssignal zum Zerlegen des CMI-codierten Binärsignals ansprechen, eine Seriell-zu-Parallel-Wandeleinrichtung (2, 17), die eine Frequenzteileinrichtung zum Ableiten eines zweiten Taktsignals aus dem ersten Taktsignal vom Oszillator (11) und eine Einrichtung zum Wandeln der durch den zweiten und dritten Flip-Flop (15, 16) abgetasteten Signale in mehrere Paralleldatenbitflüsse aufweist, die mit dem zweiten Taktsignal synchronisiert sind, wobei das zweite Taktsignal eine Frequenz aufweist, die kleiner ist als die Frequenz des ersten Taktsignals, und eine Geschwindigkeitskonversionseinrichtung (3) vorgesehen ist zum Ableiten eines dritten Taktsignals aus dem zweiten Taktsignal und zum Wandeln der ersten Parallelbitflüsse in mehrere zweite Paralleldatenbitflüsse, die mit dem dritten Taktsignal synchronisiert sind, wobei das dritte Taktsignal eine Frequenz aufweist, die größer ist als die Frequenz des zweiten Taktsignals.

4. Digitalübertragungssystem nach einem der Ansprüche 1, 2 oder 3, dadurch gekennzeichnet, daß ein Quadraturamplitudenmodulator (4) an den Ausgang der Geschwindigkeitskonversionseinrichtung (3) gekoppelt ist, um die zweiten Paralleldatenbitflüsse in ein Mehrfachpegeldigitalsignal als Antwort auf das dritte Taktsignal zu wandeln.

5. Taktregenerationskreis, der aufweist: einen Digitalphasendetektor mit ersten, zweiten und dritten Flip-Flops (9, 15, 16) zum Empfangen eines Digitaleingangssignals, einem mit dem Ausgang einer der Flip-Flops (9) verbundenen Tiefpaßfilter (10) und einem mit dem Tiefpaßfilter (10) verbundenen spannungsgesteuerten Oszillator (11) zum Bereitstellen eines Taktimpulses an den Digitalphasendetektor (9, 15, 16) zum Phasenvergleich mit dem Eingangssignal, dadurch gekennzeichnet, daß das Eingangssignal ein CMI (coded mark inversion)-codiertes Binärsignal ist, daß eine Verzögerungseinrichtung (12, 13, 14) mit dem Ausgang des Spannungsgesteuerten Oszillators (11) zum Generieren erster, zweiter und dritter verzögerter Ausgangssignale verbunden ist, so daß das zweite bzw. dritte verzögerte Ausgangssignal hinsichtlich des ersten verzögerten Ausgangssignals um vorbestimmte Größen verzögert und voreilend ist, daß der erste Flip- Flop (9) auf das erste verzögerte Ausgangssignal zum Abtasten des CMI-codierten Binärsignals und Bereitstellen des abgetasteten CMI-Signals an das Tiefpaßfilter (10) anspricht und daß der zweite bzw. dritte Flip-Flop (15, 16) auf das zweite bzw. dritte verzögerte Ausgangssignal zum Abtasten des CMI-codierten Binärsignals und Anlegen des abgetasteten CMI-Signals von dem zweiten und dritten Flip-Flop (15, 16) an eine Dekodiereinrichtung (17) ansprechen.

6. Taktregenerationskreis nach Anspruch 5, dadurch gekennzeichnet, daß der zweite bzw. dritte verzögerte Ausgabe hinsichtlich der ersten verzögerten Ausgabe in entgegengesetzten Richtungen um T/4 verschoben werden, wobei T ein ganzes Zeitintervall des CMI-codierten Signals ist.