JPH0763163B2 - デイジタル伝送方式 - Google Patents
デイジタル伝送方式Info
- Publication number
- JPH0763163B2 JPH0763163B2 JP60152026A JP15202685A JPH0763163B2 JP H0763163 B2 JPH0763163 B2 JP H0763163B2 JP 60152026 A JP60152026 A JP 60152026A JP 15202685 A JP15202685 A JP 15202685A JP H0763163 B2 JPH0763163 B2 JP H0763163B2
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- JP
- Japan
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- signal
- clock signal
- circuit
- phase
- digital signal
- Prior art date
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- Expired - Lifetime
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル伝送方式に関し、特に一系列の2値
直列ディジタル信号を複数の並列なディジタル信号列に
列変換し、速度変換を行ったのち多値信号(多値ベース
バンド信号または多値変調信号)として伝送する従属同
期形のディジタル伝送方式に関する。
直列ディジタル信号を複数の並列なディジタル信号列に
列変換し、速度変換を行ったのち多値信号(多値ベース
バンド信号または多値変調信号)として伝送する従属同
期形のディジタル伝送方式に関する。
ディジタル通信の発達により、伝送路の周波数利用効率
を改善するために16値直交振幅変調(16QAM)のような
高能率多値変調方式が広く用いられるようになってき
た。このような高能率ディジタル伝送方式では、入力が
一系列の直列ディジタル信号である場合には、これを例
えば4列の並列なディジタル信号列に列変換し、速度変
換を行って伝送区間監視用の付加パルス(フレーム同期
パルス,パリティチェックパルス,打合わせ回線用パル
スなど)を付加したのち、これらの速度変換された4列
のディジタル信号列で一つの搬送波を直交振幅変調して
送信される。この列変換および変調処理を行うために
は、まず、直列ディジタル信号からクロック信号fcを抽
出し、このクロック信号fcを4分周して列変換されたデ
ィジタル信号列の基準クロック信号fsを発生し、この基
準クロック信号fsを用いて電圧制御発振器(VCO)を備
えた位相同期ループ回路(PLL回路)を制御し、速度変
換された伝送区間のクロック信号frを発生するように構
成されている。入力の直列ディジタル信号からクロック
信号fcを発生するタイミング抽出手段としては、従来は
直列ディジタル信号に含まれているクロック信号周波数
成分を同調回路を用いて抽出する方法が使用されてい
る。
を改善するために16値直交振幅変調(16QAM)のような
高能率多値変調方式が広く用いられるようになってき
た。このような高能率ディジタル伝送方式では、入力が
一系列の直列ディジタル信号である場合には、これを例
えば4列の並列なディジタル信号列に列変換し、速度変
換を行って伝送区間監視用の付加パルス(フレーム同期
パルス,パリティチェックパルス,打合わせ回線用パル
スなど)を付加したのち、これらの速度変換された4列
のディジタル信号列で一つの搬送波を直交振幅変調して
送信される。この列変換および変調処理を行うために
は、まず、直列ディジタル信号からクロック信号fcを抽
出し、このクロック信号fcを4分周して列変換されたデ
ィジタル信号列の基準クロック信号fsを発生し、この基
準クロック信号fsを用いて電圧制御発振器(VCO)を備
えた位相同期ループ回路(PLL回路)を制御し、速度変
換された伝送区間のクロック信号frを発生するように構
成されている。入力の直列ディジタル信号からクロック
信号fcを発生するタイミング抽出手段としては、従来は
直列ディジタル信号に含まれているクロック信号周波数
成分を同調回路を用いて抽出する方法が使用されてい
る。
しかしながら、上述した同調回路による従来のタイミン
グ抽出手段では、入力の直列ディジタル信号に瞬断が生
じるとクロック信号fcも抽出できなくなるため、基準ク
ロック信号fsを発生するための分周回路の入力が中断さ
れる。分周回路には通常カウンタ式の回路が用いられ、
入力が中断されたのち再度加えられたときの出力の位相
には初期条件によって不確定性があり、瞬断が回復した
とき出力位相に急変(4分周の場合は90度の倍数)が発
生することがある。速度変換後のクロック信号frを発生
するPLL回路の過渡応答時間は、高能率伝送区間の受信
復調側におけるクロック再生回路の応答時間との関係か
ら余り短くすることができないので、一般にこの急変に
追随することができない。従って、過渡応答が完了する
までの間PPL回路の基準信号(fs)と出力(fr)の位相
関係は時間的に変化する。すなわち、列変換されたディ
ジタル信号を速度変換のためにわずかに高い周波数のク
ロック信号frでサンプリングするタイミングが正常状態
でなく変動する。このため付加ビット挿入によりデータ
ビットが欠落したり、同一データが連続して読み出され
たりしてデータを読み誤ることとなる。送信側における
上述したPLL回路の過渡応答時間は、位相変化が180度の
ときに最大で数msecから数十msecあり、入力の直列ディ
ジタル信号の瞬断時間がたとえ数百nsecと短くても、こ
の間ビット誤りが多く回線障害となる欠点がある。本発
明の目的は、上述の欠点を除去し、入力信号の瞬断によ
る回線障害時間を入力の瞬断時間のみとすることのでき
るディジタル伝送方式を提供することである。
グ抽出手段では、入力の直列ディジタル信号に瞬断が生
じるとクロック信号fcも抽出できなくなるため、基準ク
ロック信号fsを発生するための分周回路の入力が中断さ
れる。分周回路には通常カウンタ式の回路が用いられ、
入力が中断されたのち再度加えられたときの出力の位相
には初期条件によって不確定性があり、瞬断が回復した
とき出力位相に急変(4分周の場合は90度の倍数)が発
生することがある。速度変換後のクロック信号frを発生
するPLL回路の過渡応答時間は、高能率伝送区間の受信
復調側におけるクロック再生回路の応答時間との関係か
ら余り短くすることができないので、一般にこの急変に
追随することができない。従って、過渡応答が完了する
までの間PPL回路の基準信号(fs)と出力(fr)の位相
関係は時間的に変化する。すなわち、列変換されたディ
ジタル信号を速度変換のためにわずかに高い周波数のク
ロック信号frでサンプリングするタイミングが正常状態
でなく変動する。このため付加ビット挿入によりデータ
ビットが欠落したり、同一データが連続して読み出され
たりしてデータを読み誤ることとなる。送信側における
上述したPLL回路の過渡応答時間は、位相変化が180度の
ときに最大で数msecから数十msecあり、入力の直列ディ
ジタル信号の瞬断時間がたとえ数百nsecと短くても、こ
の間ビット誤りが多く回線障害となる欠点がある。本発
明の目的は、上述の欠点を除去し、入力信号の瞬断によ
る回線障害時間を入力の瞬断時間のみとすることのでき
るディジタル伝送方式を提供することである。
本発明のディジタル伝送方式は、一系列の2値直列ディ
ジタル信号を複数の並列なディジタル信号列に列変換
し、速度変換を行ったのち多値信号として伝送する従属
同期形のディジタル伝送方式において、前記直列ディジ
タル信号のクロック信号を再生するタイミング抽出手段
がVCOを備えたPLL回路を含み、前記直列ディジタル信号
に瞬断があっても前記タイミング抽出手段の出力が連続
して送出されるように構成されている。
ジタル信号を複数の並列なディジタル信号列に列変換
し、速度変換を行ったのち多値信号として伝送する従属
同期形のディジタル伝送方式において、前記直列ディジ
タル信号のクロック信号を再生するタイミング抽出手段
がVCOを備えたPLL回路を含み、前記直列ディジタル信号
に瞬断があっても前記タイミング抽出手段の出力が連続
して送出されるように構成されている。
次に図面を参照して本発明を詳細に説明する。第1図は
本発明の一実施例のブロック図で、バイポーラ符号(AM
I符号)で伝送される一系列の直列ディジタル信号を16Q
AMディジタル無線伝送方式に接続する場合を示してい
る。第1図において、入力信号100は符号変換部1でユ
ニポーラ符号に変換され、列変換部2で4列の並列なデ
ィジタル信号101に列変換されたのち、信号処理部3で
速度変換およびスクランブル処理が行われ、直交変調部
4で搬送波を16QAM変調し、変調された搬送波は無線周
波数に変換されて送信装置5から送信される。一方、入
力信号100は分岐されてクロック抽出回路(同調回路で
構成される)6に加えられ、ここで抽出されたクロック
信号102(fc)でPLL回路7のVCOを位相制御し、PLL回路
7の出力103(fc)が列変換部2に送られるように構成
されている。列変換部2は分周回路を含み、クロック信
号入力103を4分周して基準クロック信号fsを発生し、
これを用いて直列信号をサンプリングし並列なディジタ
ル信号列101に変換する。4分周された基準クロック信
号104(fs)は、列変換された並列なディジタル信号列1
01と共に信号処理部3に送られ、ここで速度変換後の無
線区間用のクロック信号105(fr)を発生するためのPLL
回路の基準入力信号となる。
本発明の一実施例のブロック図で、バイポーラ符号(AM
I符号)で伝送される一系列の直列ディジタル信号を16Q
AMディジタル無線伝送方式に接続する場合を示してい
る。第1図において、入力信号100は符号変換部1でユ
ニポーラ符号に変換され、列変換部2で4列の並列なデ
ィジタル信号101に列変換されたのち、信号処理部3で
速度変換およびスクランブル処理が行われ、直交変調部
4で搬送波を16QAM変調し、変調された搬送波は無線周
波数に変換されて送信装置5から送信される。一方、入
力信号100は分岐されてクロック抽出回路(同調回路で
構成される)6に加えられ、ここで抽出されたクロック
信号102(fc)でPLL回路7のVCOを位相制御し、PLL回路
7の出力103(fc)が列変換部2に送られるように構成
されている。列変換部2は分周回路を含み、クロック信
号入力103を4分周して基準クロック信号fsを発生し、
これを用いて直列信号をサンプリングし並列なディジタ
ル信号列101に変換する。4分周された基準クロック信
号104(fs)は、列変換された並列なディジタル信号列1
01と共に信号処理部3に送られ、ここで速度変換後の無
線区間用のクロック信号105(fr)を発生するためのPLL
回路の基準入力信号となる。
第4図は信号処理部3の構成例を示すブロック図でり、
速度変換及び付加パルス付加回路13,スクランブル回路1
4及びPLL回路15で構成されている。
速度変換及び付加パルス付加回路13,スクランブル回路1
4及びPLL回路15で構成されている。
PLL回路15は、無線区間用のクロック信号frを得る回路
であり、m−1/m回路16においてクロック信号frのmビ
ットのうち1ビットを抜いて基準クロック信号fsと同じ
周波数成分のm−1ビットの信号を作り、この信号と基
準クロック信号fsとを位相比較器(PHCOMP)19で位相比
較し、その出力をLPF18を介してVCO17に制御情報として
加え、基準クロック信号fsに位相同期し、且つm/m−1
だけ速度変換されたクロック信号frをVCO17の出力に得
ることができる。
であり、m−1/m回路16においてクロック信号frのmビ
ットのうち1ビットを抜いて基準クロック信号fsと同じ
周波数成分のm−1ビットの信号を作り、この信号と基
準クロック信号fsとを位相比較器(PHCOMP)19で位相比
較し、その出力をLPF18を介してVCO17に制御情報として
加え、基準クロック信号fsに位相同期し、且つm/m−1
だけ速度変換されたクロック信号frをVCO17の出力に得
ることができる。
速度変換及び付加パルス付加回路13は、基準クロック信
号fsとクロック信号frと先に述べた伝送区間監視用の付
加パルスとを受けて、列変換部2からのディジタル信号
列101のクロック周波数をfsからfrに変換すると共に、
この変換によって空きができたタイムスロットに先の付
加パルスを挿入する。スクランブル回路14は、速度変換
及び付加パルス付加回路13の出力にスクランブルをかけ
るものである。
号fsとクロック信号frと先に述べた伝送区間監視用の付
加パルスとを受けて、列変換部2からのディジタル信号
列101のクロック周波数をfsからfrに変換すると共に、
この変換によって空きができたタイムスロットに先の付
加パルスを挿入する。スクランブル回路14は、速度変換
及び付加パルス付加回路13の出力にスクランブルをかけ
るものである。
第1図の構成において、クロック抽出回路6は入力信号
に含まれているクロック信号周波数成分を同調回路等に
よって抽出する従来の回路であり、入力信号がなくなる
と出力も断となる。又、PLL回路7はVCOと位相比較器と
ループフィルタとから成る通常のPLL回路であって、PLL
回路7の出力103はクロック抽出回路6で抽出されたク
ロック信号102と同一位相となるように制御されてい
る。この構成によれば、入力信号100に瞬断があってク
ロック抽出回路6の出力102に瞬断が生じても、列変換
部2のクロック信号入力103には瞬断が発生せず連続し
た信号が供給される。従って、列変換部2の分周回路の
出力である基準クロック信号104に位相の急激な変動を
発生することがなく、信号処理部3において符号誤りを
発生することもない。
に含まれているクロック信号周波数成分を同調回路等に
よって抽出する従来の回路であり、入力信号がなくなる
と出力も断となる。又、PLL回路7はVCOと位相比較器と
ループフィルタとから成る通常のPLL回路であって、PLL
回路7の出力103はクロック抽出回路6で抽出されたク
ロック信号102と同一位相となるように制御されてい
る。この構成によれば、入力信号100に瞬断があってク
ロック抽出回路6の出力102に瞬断が生じても、列変換
部2のクロック信号入力103には瞬断が発生せず連続し
た信号が供給される。従って、列変換部2の分周回路の
出力である基準クロック信号104に位相の急激な変動を
発生することがなく、信号処理部3において符号誤りを
発生することもない。
これに対して従来の方式は第1図の構成からPLL回路7
を除いたものであり、クロック抽出回路6の出力102が
直接列変換部2のクロック信号として入力されるように
構成されている。このため、入力信号100に瞬断がある
と列変換部2のクロック信号入力も断となり、前述した
ように瞬断が回復して再びクロック信号入力が加えられ
たとき、瞬断の条件によって分周回路の出力位相が不確
定となり基準クロック信号104に90度の倍数の位相の急
変が発生する。このため、信号処理部3に設けられてい
るPLL回路15はこの変化に追随できず、速度変換及び付
加パルス付加回路13に入力される基準クロック信号fsと
クロック信号frとの位相関係が大きくずれ、ここで符号
の読み誤りが発生し、PLL回路15の過渡応答が終了する
までの間符号誤りを発生する結果となる。
を除いたものであり、クロック抽出回路6の出力102が
直接列変換部2のクロック信号として入力されるように
構成されている。このため、入力信号100に瞬断がある
と列変換部2のクロック信号入力も断となり、前述した
ように瞬断が回復して再びクロック信号入力が加えられ
たとき、瞬断の条件によって分周回路の出力位相が不確
定となり基準クロック信号104に90度の倍数の位相の急
変が発生する。このため、信号処理部3に設けられてい
るPLL回路15はこの変化に追随できず、速度変換及び付
加パルス付加回路13に入力される基準クロック信号fsと
クロック信号frとの位相関係が大きくずれ、ここで符号
の読み誤りが発生し、PLL回路15の過渡応答が終了する
までの間符号誤りを発生する結果となる。
第2図は本発明の他の実施例のブロック図で、CMI(cod
ed Mark Inversion)符号化された一系列の直列ディジ
タル信号106を16QAMディジタル無線伝送方式に接続する
場合のタイミング抽出手段の構成を示している。第2図
において、符号変換部8は入力のCMI符号をユニポーラ
符号に変換する符号変換部であり、ここで変換されたユ
ニポーラ符号107は列変換部2に送られて4列の並列な
ディジタル信号列101に変換され、以後第1図の場合と
同様に処理される。列変換部2に入力されるクロック信
号入力108(fc)を再生するタイミング抽出手段は、フ
リップフロップ(FF)9,低域フィルタ(LPF)10,VCO11,
遅延線路(DL)12から成る位相同期ループ回路で構成さ
れていて、入力信号106に瞬断が生じても列変換部2の
クロック信号入力108は連続して出力されるように構成
されており、第1図の実施例と同様に回線障害は入力信
号106の瞬断時間と同程度に限定することができる。
ed Mark Inversion)符号化された一系列の直列ディジ
タル信号106を16QAMディジタル無線伝送方式に接続する
場合のタイミング抽出手段の構成を示している。第2図
において、符号変換部8は入力のCMI符号をユニポーラ
符号に変換する符号変換部であり、ここで変換されたユ
ニポーラ符号107は列変換部2に送られて4列の並列な
ディジタル信号列101に変換され、以後第1図の場合と
同様に処理される。列変換部2に入力されるクロック信
号入力108(fc)を再生するタイミング抽出手段は、フ
リップフロップ(FF)9,低域フィルタ(LPF)10,VCO11,
遅延線路(DL)12から成る位相同期ループ回路で構成さ
れていて、入力信号106に瞬断が生じても列変換部2の
クロック信号入力108は連続して出力されるように構成
されており、第1図の実施例と同様に回線障害は入力信
号106の瞬断時間と同程度に限定することができる。
以下に第2図に示すタイミング抽出手段の動作を第3図
のCMI符号の波形図を参照して説明する。CMI符号は情報
ビットの“0"を2倍のビットレートの二つの符号“0,1"
に対応させ、情報ビット“1"を“1,1"又は“0,0"のいず
れかに対応させて交互に送出するように構成された2値
のNRZ(Non−Return to Zero)符号である。第3図に示
すように、CMI符号化された信号では情報ビットのタイ
ムスロットTの中間点tcにおける符号の変化は、必ず立
上り(0→1)であって立下り(1→0)は発生しな
い。従って、第2図に示されているようにFF9のタイミ
ング端子CにVCO11の出力をDL12を介して供給したと
き、DL12の出力の位相(出力が負から正に変わる時間)
がタイムスロットTの中間点tcよりも進んでいてサンプ
リング時点が第3図のt1となると、情報ビットの“0"に
対するFF9の出力は“1"となり、逆にtcよりも遅れてい
てサンプリングの時点がt2となるとFF9の出力は“0"と
なる。従って、FF9のQ出力をLPF10を介してVCO11に加
え、FF9のQ出力が“1"のとき(LPF10の出力が大となっ
たとき)はVCO11の周波数を低くする(位相を遅らせ
る)ように、“0"のとき(LPF10の出力が小さくなった
とき)はVCO11の周波数を高くする(位相を進める)よ
うに制御すれば、FF9のQ出力の“1"と“0"との割合が
同じとなるように、すなわちサンプリング時点がtcとな
るようにVCO11の出力の位相が制御され、クロック信号
の抽出が行われる。なお、DL12は符号変換部8において
CMI符号を復号する際に、tcよりもT/4進んだ位相および
遅れた位相のサンプリング信号を遅延回路により容易に
発生できるように挿入されたものであり、必ずしも必要
とするものではない。
のCMI符号の波形図を参照して説明する。CMI符号は情報
ビットの“0"を2倍のビットレートの二つの符号“0,1"
に対応させ、情報ビット“1"を“1,1"又は“0,0"のいず
れかに対応させて交互に送出するように構成された2値
のNRZ(Non−Return to Zero)符号である。第3図に示
すように、CMI符号化された信号では情報ビットのタイ
ムスロットTの中間点tcにおける符号の変化は、必ず立
上り(0→1)であって立下り(1→0)は発生しな
い。従って、第2図に示されているようにFF9のタイミ
ング端子CにVCO11の出力をDL12を介して供給したと
き、DL12の出力の位相(出力が負から正に変わる時間)
がタイムスロットTの中間点tcよりも進んでいてサンプ
リング時点が第3図のt1となると、情報ビットの“0"に
対するFF9の出力は“1"となり、逆にtcよりも遅れてい
てサンプリングの時点がt2となるとFF9の出力は“0"と
なる。従って、FF9のQ出力をLPF10を介してVCO11に加
え、FF9のQ出力が“1"のとき(LPF10の出力が大となっ
たとき)はVCO11の周波数を低くする(位相を遅らせ
る)ように、“0"のとき(LPF10の出力が小さくなった
とき)はVCO11の周波数を高くする(位相を進める)よ
うに制御すれば、FF9のQ出力の“1"と“0"との割合が
同じとなるように、すなわちサンプリング時点がtcとな
るようにVCO11の出力の位相が制御され、クロック信号
の抽出が行われる。なお、DL12は符号変換部8において
CMI符号を復号する際に、tcよりもT/4進んだ位相および
遅れた位相のサンプリング信号を遅延回路により容易に
発生できるように挿入されたものであり、必ずしも必要
とするものではない。
上述した第2図の実施例では、タイミング抽出手段にFF
9により入力信号106とVCO11の出力とを直接比較する回
路を用いているが、CMI符号に含まれるクロック周波数
成分を同調回路で抽出する通常のクロック抽出回路を用
い、第1図と同様のPLL回路を設けても同様の効果が得
られる。又、上述の各実施例は4分周して16QAM変調シ
ステムに接続する場合を示したが、16QAM以外の直交振
幅変調システムに接続する場合、例えば6分周して64QA
M変調する場合や2分周して4相PSK変調する場合にも本
発明の技術思想は適用可能で同様の効果がある。なお、
8相PSK変調も直交振幅変調の一つであり、一系列の直
列ディジタル信号を三つの並列なディジタル信号列に変
換して変調する場合は本発明の対象となる。更に、上述
の各実施例では直交振幅変調を用いたディジタル無線伝
送方式について説明したが、必ずしも無線伝送方式に限
定されるものではなく、又、直交振幅変調に限定される
ものでもない。すなわち、一系列の2値直列ディジタル
信号(バイポーラ符号は2値のRZ符号)を並列なディジ
タル信号列に列変換し、速度変換を行ったのち多値ベー
スバンド信号に変換し、この多値ベースバンド信号で光
信号を変調して伝送する光伝送システムや、多値ベース
バンド信号をそのまま線路で伝送するベースバンド多値
伝送システムに対しても、本発明の技術思想は適用する
ことができる。
9により入力信号106とVCO11の出力とを直接比較する回
路を用いているが、CMI符号に含まれるクロック周波数
成分を同調回路で抽出する通常のクロック抽出回路を用
い、第1図と同様のPLL回路を設けても同様の効果が得
られる。又、上述の各実施例は4分周して16QAM変調シ
ステムに接続する場合を示したが、16QAM以外の直交振
幅変調システムに接続する場合、例えば6分周して64QA
M変調する場合や2分周して4相PSK変調する場合にも本
発明の技術思想は適用可能で同様の効果がある。なお、
8相PSK変調も直交振幅変調の一つであり、一系列の直
列ディジタル信号を三つの並列なディジタル信号列に変
換して変調する場合は本発明の対象となる。更に、上述
の各実施例では直交振幅変調を用いたディジタル無線伝
送方式について説明したが、必ずしも無線伝送方式に限
定されるものではなく、又、直交振幅変調に限定される
ものでもない。すなわち、一系列の2値直列ディジタル
信号(バイポーラ符号は2値のRZ符号)を並列なディジ
タル信号列に列変換し、速度変換を行ったのち多値ベー
スバンド信号に変換し、この多値ベースバンド信号で光
信号を変調して伝送する光伝送システムや、多値ベース
バンド信号をそのまま線路で伝送するベースバンド多値
伝送システムに対しても、本発明の技術思想は適用する
ことができる。
以上詳細に説明したように、本発明のディジタル伝送方
式によれば、入力の直列ディジタル信号に瞬断が発生し
ても、列変換部のクロック信号入力が断となることなく
連続して供給されるので、瞬断が回復したときに分周回
路の出力位相の急激な変動により速度変換処理の過程で
データを読み誤るという従来方式の欠点が除去され、瞬
断による回線障害時間を最小にできる効果がある。
式によれば、入力の直列ディジタル信号に瞬断が発生し
ても、列変換部のクロック信号入力が断となることなく
連続して供給されるので、瞬断が回復したときに分周回
路の出力位相の急激な変動により速度変換処理の過程で
データを読み誤るという従来方式の欠点が除去され、瞬
断による回線障害時間を最小にできる効果がある。
第1図は本発明の一実施例のブロック図、第2図は本発
明の他の実施例のブロック図、第3図は第2図の動作を
説明するためのCMI波形図、第4図は第1図の信号処理
部の構成例を示すブロック図である。 1,8……符号変換部、2……列変換部、3……信号処理
部、4……直交変調部、5……送信装置、6……クロッ
ク抽出回路、7,15……PLL回路、9……フリップフロッ
プ(FF)、10,18……低域フィルタ(LPF)、11,17……
電圧制御発振器(VCO)、12……遅延線路(DL)、13…
…速度変換及び付加パルス付加回路、14……スクランブ
ル回路、16……m−1/m回路、19……位相比較器(PHCOM
P)。
明の他の実施例のブロック図、第3図は第2図の動作を
説明するためのCMI波形図、第4図は第1図の信号処理
部の構成例を示すブロック図である。 1,8……符号変換部、2……列変換部、3……信号処理
部、4……直交変調部、5……送信装置、6……クロッ
ク抽出回路、7,15……PLL回路、9……フリップフロッ
プ(FF)、10,18……低域フィルタ(LPF)、11,17……
電圧制御発振器(VCO)、12……遅延線路(DL)、13…
…速度変換及び付加パルス付加回路、14……スクランブ
ル回路、16……m−1/m回路、19……位相比較器(PHCOM
P)。
Claims (2)
- 【請求項1】一系列の2値直列ディジタル信号を入力し
列変換部により複数の並列なディジタル信号列に列変換
し、速度変換を行ったのち多値信号として伝送する従属
同期形のディジタル伝送方式において、前記列変換部の
前段に前記直列ディジタル信号のクロック信号を再生す
るタイミング抽出手段が前記クロック信号に位相同期す
る電圧制御発振器を備えた位相同期ループ回路を含み、
前記直列ディジタル信号に瞬断があっても前記タイミン
グ抽出手段が連続して送出されるように構成されたこと
を特徴とするディジタル伝送方式。 - 【請求項2】一系列のCMI符号化された2値直列ディジ
タル信号を入力し列変換部により複数の並列なディジタ
ル信号列に列変換し、速度変換を行ったのち多値信号と
して伝送する従属同期形のディジタル伝送方式におい
て、前記列変換部の前段に前記直列ディジタル信号を入
力するフリップフロップと、前記フリップフロップの出
力が低域フィルタを介して入力することにより発振周波
数が制御される電圧制御発振器とを有し、前記電圧制御
発振器の出力を前記フリップフロップのタイミング端子
に入力することにより前記直列ディジタル信号のクロッ
ク信号に位相同期する位相同期ループ回路を具備するこ
とを特徴とするディジタル伝送方式。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60152026A JPH0763163B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル伝送方式 |
EP86305243A EP0209306B1 (en) | 1985-07-09 | 1986-07-07 | Phase-locked clock regeneration circuit for digital transmission systems |
DE8686305243T DE3685616T2 (de) | 1985-07-09 | 1986-07-07 | Phasenverriegelte taktregenerierschaltung fuer digitale uebertragungssysteme. |
US06/882,163 US4823363A (en) | 1985-07-09 | 1986-07-07 | Phase-locked clock regeneration circuit for digital transmission systems |
CA000513280A CA1296398C (en) | 1985-07-09 | 1986-07-08 | Phase-locked clock regeneration circuit for digital transmission systems |
AU59845/86A AU596803B2 (en) | 1985-07-09 | 1986-07-08 | Phase-locked clock regeneration circuit for digital transmission systems |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60152026A JPH0763163B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル伝送方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6212241A JPS6212241A (ja) | 1987-01-21 |
JPH0763163B2 true JPH0763163B2 (ja) | 1995-07-05 |
Family
ID=15531434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60152026A Expired - Lifetime JPH0763163B2 (ja) | 1985-07-09 | 1985-07-09 | デイジタル伝送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0763163B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0642663B2 (ja) * | 1988-03-16 | 1994-06-01 | 富士通株式会社 | ディジタル通信方式の中間中継局 |
US5101203A (en) * | 1990-06-29 | 1992-03-31 | International Business Machines Corporation | Digital data regeneration and deserialization circuits |
JPH04246955A (ja) * | 1991-01-31 | 1992-09-02 | Nec Corp | マイクロ波送信装置の入力監視制御方式 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5648726A (en) * | 1979-09-28 | 1981-05-02 | Hitachi Ltd | Phase locked loop circuit |
-
1985
- 1985-07-09 JP JP60152026A patent/JPH0763163B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6212241A (ja) | 1987-01-21 |
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EXPY | Cancellation because of completion of term |