JPS6212224A - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
- Publication number
- JPS6212224A JPS6212224A JP60152024A JP15202485A JPS6212224A JP S6212224 A JPS6212224 A JP S6212224A JP 60152024 A JP60152024 A JP 60152024A JP 15202485 A JP15202485 A JP 15202485A JP S6212224 A JPS6212224 A JP S6212224A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- controlled oscillator
- cmi
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタイミング抽出回路に関し、特にＣＭＩ符号化
された入力信号からタイミング情報（クロック信号）を
抽出するタイミング抽出回路に関する。
された入力信号からタイミング情報（クロック信号）を
抽出するタイミング抽出回路に関する。
ＣＭＩ （Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏ
ｎ）符号は、連続した“０″及び“１“の発生を防止す
るように構成され九直流平衡が良くタイミング情報の消
失しない２値ＮＲＺ （ｎｏｎ−ｒｅｔｕｒｎ ｔｏ
ｚｅｒｏ ）伝送符号であり、原情報信号の所要帯域幅
の２倍の伝送帯域幅が必要となるにもかかわらず、タイ
ミング情報が常時伝送され受信側で容易にクロック信号
を再生できる利点があることから、伝送帯域に余裕のあ
る光伝送路や中小容量のディジタル伝送方式で近年広く
使用されるようになっている。
ｎ）符号は、連続した“０″及び“１“の発生を防止す
るように構成され九直流平衡が良くタイミング情報の消
失しない２値ＮＲＺ （ｎｏｎ−ｒｅｔｕｒｎ ｔｏ
ｚｅｒｏ ）伝送符号であり、原情報信号の所要帯域幅
の２倍の伝送帯域幅が必要となるにもかかわらず、タイ
ミング情報が常時伝送され受信側で容易にクロック信号
を再生できる利点があることから、伝送帯域に余裕のあ
る光伝送路や中小容量のディジタル伝送方式で近年広く
使用されるようになっている。
受信側でこのＣＭＩ符号からクロック信号を再生するた
めには、従来、入力信号を同調回路を通すことによって
伝送されてきたクロック信号の周波数スペクトル成分を
抽出する方法が一般に用いられている。
めには、従来、入力信号を同調回路を通すことによって
伝送されてきたクロック信号の周波数スペクトル成分を
抽出する方法が一般に用いられている。
この方法は簡単ではあるが同調回路としてＬＣ回路を含
むため、クロック周波数が変わると部品の変更または回
路の調整が必要であり、ＩＣ化にも適さないという欠点
がある。又、原情報信号のビットレートが高くなると同
調回路のＱが高くとれないため、クロック信号周波数成
分のみの分離が完全でなく位相ジッタが多くなる欠点が
ある。
むため、クロック周波数が変わると部品の変更または回
路の調整が必要であり、ＩＣ化にも適さないという欠点
がある。又、原情報信号のビットレートが高くなると同
調回路のＱが高くとれないため、クロック信号周波数成
分のみの分離が完全でなく位相ジッタが多くなる欠点が
ある。
本発明の目的は、上述の欠点を除去し、ＬＣ同調回路を
使用せずＩＣ化が容易で、且つ位相ジッタの少ない安定
なりロック信号を抽出できるタイミング抽出回路を提供
することである。
使用せずＩＣ化が容易で、且つ位相ジッタの少ない安定
なりロック信号を抽出できるタイミング抽出回路を提供
することである。
本発明のタイミング抽出回路は、ＣＭＩ符号のクロック
周波数を発振できる電圧制御発振器と、この電圧制御発
振器の出力でＣＭＩ符号化された入力信号をサンプリン
グするフリップフロップ回路と、このフリップフロップ
回路の出力に接続された低域フィルタとを備え、この低
域フィルタの出力で前記電圧制御発振器を制御するよう
に構成されている。
周波数を発振できる電圧制御発振器と、この電圧制御発
振器の出力でＣＭＩ符号化された入力信号をサンプリン
グするフリップフロップ回路と、このフリップフロップ
回路の出力に接続された低域フィルタとを備え、この低
域フィルタの出力で前記電圧制御発振器を制御するよう
に構成されている。
次に図面を参照して本発明の詳細な説明する。
第１図は本発明の詳細な説明するための基本構成のブロ
ック図で、ＣＭＩ符号のクロック周波数ｆ０を発振でき
る電圧制御発振器（ＶＣＯ）１と、入力端子りに加えら
れるＣＭＩ符号化された入力信号をタイミング端子Ｃに
加えられるＶＣＯＩの出力でサンプリングするフリップ
フロップ回路（ＦＦ）２と、このＦＦ２の出力端子Ｑに
接続された低域フィルタ（ＬＰＰ＞３とを備え、このＬ
ＰＰ３の出力でＶＣＯｌを制御するように構成されてい
る。
ック図で、ＣＭＩ符号のクロック周波数ｆ０を発振でき
る電圧制御発振器（ＶＣＯ）１と、入力端子りに加えら
れるＣＭＩ符号化された入力信号をタイミング端子Ｃに
加えられるＶＣＯＩの出力でサンプリングするフリップ
フロップ回路（ＦＦ）２と、このＦＦ２の出力端子Ｑに
接続された低域フィルタ（ＬＰＰ＞３とを備え、このＬ
ＰＰ３の出力でＶＣＯｌを制御するように構成されてい
る。
第２図はＣＭＩ符号の一構成例を示す波形図であり、情
報ビット（原情報信号）の“０“を２倍のビットレート
の二つの符号“０，１”に対応させ、情報ビット＃１”
を“１．１”又は°ｏ、ｏ’のいずれかに対応させて交
互に送出するように構成された２値ＮＲＺ符号である。
報ビット（原情報信号）の“０“を２倍のビットレート
の二つの符号“０，１”に対応させ、情報ビット＃１”
を“１．１”又は°ｏ、ｏ’のいずれかに対応させて交
互に送出するように構成された２値ＮＲＺ符号である。
。この符号では入力のない（情報ビットが“Ｏ″の連続
）ときにも情報ビットレートのクロック周波数情報が伝
送されるので、受信側で常にクロック信号を再生できタ
イミング情報が失われることがない。
）ときにも情報ビットレートのクロック周波数情報が伝
送されるので、受信側で常にクロック信号を再生できタ
イミング情報が失われることがない。
第２図に示すように、ＣＭＩ符号化された信号では情報
ビットのタイムスロットＴの中間点ｔ６における符号の
変化は必ず立上１Ｏ−１）であって立下り（１−０）は
発生しない、従って、第１図に示すようにＦＦ２のタイ
ミング端子ＣにＶＣＯｌの出力を供給したとき、ＶＣＯ
Ｉの、出力の位相（出力が負から正となる時間）がタイ
ムスロッ）Ｔの中間点１ｃよシも進んでいてサンプリン
グの時点が第２図のｔｌとなると、情報ビットの“Ｏ″
に対するＦＦ２の出力は”１″となシ、逆に％ ｔａ
よシも遅れていてサンプリングの時点がｔ２となるとＦ
Ｆ２の出力は“０”となる。従って、ＦＦ：１ｌ）Ｑ出
力をＬＰＰ３を介してＶｃＯｌに加え、ＦＦ２のＱ出力
が１１”のとき（ＬＰＰ３の出力が大となったとき）は
ＶＣＯＩの周波数を低くする（位相を遅らせる）ように
、 “０″のとき（ＬＰＰ３の出力が小さくなったとき
）はＶＣＯＩの周波数を高くする（位相を進める）よう
に制御すれば、ＦＦ２のＱ出力の“１”と“０“との割
合が同じとなるように、すなわちサンプリング時点が１
ｅとなるようにＶＣＯＩの出力の位相が制御される。な
お、情報ビットが“１”の場合は１６点には立上りも立
下りも現れないため制御情報には影響がない。各タイム
スロットの境界点ｔｂでは符号の変化は立上シと立下シ
の双方が発生するが、規則性がないためＶＣＯＩの出力
位相がｔｂにロックされることはない。この方法におい
ては、ＶＣＯＩの位相ジッタはＬＰＰ３の特性により決
定されるので、クロック周波数が高くなっても位相ジッ
タが劣化することはない。
ビットのタイムスロットＴの中間点ｔ６における符号の
変化は必ず立上１Ｏ−１）であって立下り（１−０）は
発生しない、従って、第１図に示すようにＦＦ２のタイ
ミング端子ＣにＶＣＯｌの出力を供給したとき、ＶＣＯ
Ｉの、出力の位相（出力が負から正となる時間）がタイ
ムスロッ）Ｔの中間点１ｃよシも進んでいてサンプリン
グの時点が第２図のｔｌとなると、情報ビットの“Ｏ″
に対するＦＦ２の出力は”１″となシ、逆に％ ｔａ
よシも遅れていてサンプリングの時点がｔ２となるとＦ
Ｆ２の出力は“０”となる。従って、ＦＦ：１ｌ）Ｑ出
力をＬＰＰ３を介してＶｃＯｌに加え、ＦＦ２のＱ出力
が１１”のとき（ＬＰＰ３の出力が大となったとき）は
ＶＣＯＩの周波数を低くする（位相を遅らせる）ように
、 “０″のとき（ＬＰＰ３の出力が小さくなったとき
）はＶＣＯＩの周波数を高くする（位相を進める）よう
に制御すれば、ＦＦ２のＱ出力の“１”と“０“との割
合が同じとなるように、すなわちサンプリング時点が１
ｅとなるようにＶＣＯＩの出力の位相が制御される。な
お、情報ビットが“１”の場合は１６点には立上りも立
下りも現れないため制御情報には影響がない。各タイム
スロットの境界点ｔｂでは符号の変化は立上シと立下シ
の双方が発生するが、規則性がないためＶＣＯＩの出力
位相がｔｂにロックされることはない。この方法におい
ては、ＶＣＯＩの位相ジッタはＬＰＰ３の特性により決
定されるので、クロック周波数が高くなっても位相ジッ
タが劣化することはない。
上述の説明はＣＭＩ符号の波形が完全でＶＣＯｌの出力
正弦波の振幅が十分大きいものとして行ったが、波形が
完全でなくてもほぼ同様の動作を行うことは容易に理解
することができる。
正弦波の振幅が十分大きいものとして行ったが、波形が
完全でなくてもほぼ同様の動作を行うことは容易に理解
することができる。
〔実施例〕
第３図は本発明の一実施例のブロック図であり、本発明
のタイミング抽出回路を用いたＣＭＩ符号の復号器の一
部を示している。第３図において、ＶＣＯＩ、ＦＦ２．
ＬＰＰ３と遅延Ｍ路（ＤＬ）４が第１図と同様なタイミ
ング抽出回路を構成し、ＤＬ４の出力１０１の位相が入
力信号１００のりイムスロットＴの中間点１ｅとなるよ
うにＶＣＯ１が制御される。ＦＦ５及びＦＦ６は入力信
号１００の分岐信号を、ＦＦ２のタイミング信号１０１
よりもＴ ／ ４だけ位相の遅れたタイミング信号（Ｄ
Ｌ７の出力）１０２及びＴ／４だけ位相の進んだタイミ
ング信号（ＤＬ８の出力）１０３でそれぞれサンプリン
グする復号回路である。この回路によれば、ＤＬ７．Ｄ
Ｌ８の遅延時間をＤＬ４の遅延時間に対して正しく選定
しておけば、自動的に最適のサンプリング時間に調整さ
れる。
のタイミング抽出回路を用いたＣＭＩ符号の復号器の一
部を示している。第３図において、ＶＣＯＩ、ＦＦ２．
ＬＰＰ３と遅延Ｍ路（ＤＬ）４が第１図と同様なタイミ
ング抽出回路を構成し、ＤＬ４の出力１０１の位相が入
力信号１００のりイムスロットＴの中間点１ｅとなるよ
うにＶＣＯ１が制御される。ＦＦ５及びＦＦ６は入力信
号１００の分岐信号を、ＦＦ２のタイミング信号１０１
よりもＴ ／ ４だけ位相の遅れたタイミング信号（Ｄ
Ｌ７の出力）１０２及びＴ／４だけ位相の進んだタイミ
ング信号（ＤＬ８の出力）１０３でそれぞれサンプリン
グする復号回路である。この回路によれば、ＤＬ７．Ｄ
Ｌ８の遅延時間をＤＬ４の遅延時間に対して正しく選定
しておけば、自動的に最適のサンプリング時間に調整さ
れる。
以上詳細に説明したように、本発明のタイミング抽出回
路によれば、ＬＣ回路を使用せずクロック信号を安定に
抽出することができ、クロック周波数の変更に対しても
容易に対応でき、ＩＣ化も容易となる効果がある。
路によれば、ＬＣ回路を使用せずクロック信号を安定に
抽出することができ、クロック周波数の変更に対しても
容易に対応でき、ＩＣ化も容易となる効果がある。
□
第１図は本発明の基本構成のブロック図、第２図はＣＭ
Ｉ符号の一構成例を示す波形図、第３図は本発明の一実
施例のブロック図である。 １・・・・・・電圧制御発振器（ＶＣＯ）、２，５．６
・・・・・・７リツプフロツプ回路（ＦＦ）、３・・・
・・・低域フィルタ（ＬＰＦ）、４，７．８・・・・・
・遅延線路（ＤＬ）。
Ｉ符号の一構成例を示す波形図、第３図は本発明の一実
施例のブロック図である。 １・・・・・・電圧制御発振器（ＶＣＯ）、２，５．６
・・・・・・７リツプフロツプ回路（ＦＦ）、３・・・
・・・低域フィルタ（ＬＰＦ）、４，７．８・・・・・
・遅延線路（ＤＬ）。
Claims (1)
- ＣＭＩ符号のクロック周波数を発振できる電圧制御発振
器と、この電圧制御発振器の出力でＣＭＩ符号化された
入力信号をサンプリングするフリップフロップ回路と、
このフリップフロップ回路の出力に接続された低域フィ
ルタとを備え、この低域フィルタの出力で前記電圧制御
発振器を制御するように構成されたことを特徴とするタ
イミング抽出回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152024A JPS6212224A (ja) | 1985-07-09 | 1985-07-09 | タイミング抽出回路 |
| EP86305243A EP0209306B1 (en) | 1985-07-09 | 1986-07-07 | Phase-locked clock regeneration circuit for digital transmission systems |
| DE8686305243T DE3685616T2 (de) | 1985-07-09 | 1986-07-07 | Phasenverriegelte taktregenerierschaltung fuer digitale uebertragungssysteme. |
| US06/882,163 US4823363A (en) | 1985-07-09 | 1986-07-07 | Phase-locked clock regeneration circuit for digital transmission systems |
| CA000513280A CA1296398C (en) | 1985-07-09 | 1986-07-08 | Phase-locked clock regeneration circuit for digital transmission systems |
| AU59845/86A AU596803B2 (en) | 1985-07-09 | 1986-07-08 | Phase-locked clock regeneration circuit for digital transmission systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152024A JPS6212224A (ja) | 1985-07-09 | 1985-07-09 | タイミング抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6212224A true JPS6212224A (ja) | 1987-01-21 |
| JPH0535937B2 JPH0535937B2 (ja) | 1993-05-27 |
Family
ID=15531391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60152024A Granted JPS6212224A (ja) | 1985-07-09 | 1985-07-09 | タイミング抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010148A (ja) * | 2009-10-13 | 2010-01-14 | Panasonic Corp | スイッチ入力装置 |
-
1985
- 1985-07-09 JP JP60152024A patent/JPS6212224A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010148A (ja) * | 2009-10-13 | 2010-01-14 | Panasonic Corp | スイッチ入力装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535937B2 (ja) | 1993-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |