JP2550985B2 - Ｃｍｉ符号復号器 - Google Patents
Ｃｍｉ符号復号器Info
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- signal
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- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
- H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
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- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Synchronisation In Digital Transmission Systems (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CMI符号復号器に関し、特に、CMI符号化さ
れた入力信号から、サンプリングの最適タイミングを抽
出し入力信号をNRZ化（non−return to zero）化するCM
I符号復号器に関する。
れた入力信号から、サンプリングの最適タイミングを抽
出し入力信号をNRZ化（non−return to zero）化するCM
I符号復号器に関する。
［従来の技術］ 従来、CMI符号を復号するためには、第２図に示すよ
うな回路の復号器が用いられていた。
うな回路の復号器が用いられていた。
すなわち、第２図において、10は電圧制御発振器（VC
O）、5,6,7はフリップフロップ回路（FF）、11は低域フ
ィルタ（LPF）、12,13,14は遅延線路（DL）であり、こ
のうち、電圧制御発振器10,フリップフロップ回路5,低
域フィルタ11,遅延線路12がタイミング抽出回路を構成
している。
O）、5,6,7はフリップフロップ回路（FF）、11は低域フ
ィルタ（LPF）、12,13,14は遅延線路（DL）であり、こ
のうち、電圧制御発振器10,フリップフロップ回路5,低
域フィルタ11,遅延線路12がタイミング抽出回路を構成
している。
次に、このタイミング抽出回路の動作を、CMI符号の
波形図を示す第３図にもとづいて説明する。すなわち、
タイミング抽出回路は、原情報信号の“0"を２倍のビッ
トレートの二つの符号“0,1"に対応させ、原情報信号の
“1"を“1,1"又は“0,0"のいずれかに対応させ、相互に
送出する。第３図に示すように、CMI符号化された信号
では、原情報信号のタイムスロットＴの中間点tcにおけ
る符号の変化は必ず立上り（０→１）であるため、遅延
線路12の出力110の位相がtcよりわずかに進んだt1のと
きのフリップフロップ回路５の出力は“1"になり、110
の位相がtcよりわずかに遅れたt2のときのフリップフロ
ップ回路５の出力は“0"になる。
波形図を示す第３図にもとづいて説明する。すなわち、
タイミング抽出回路は、原情報信号の“0"を２倍のビッ
トレートの二つの符号“0,1"に対応させ、原情報信号の
“1"を“1,1"又は“0,0"のいずれかに対応させ、相互に
送出する。第３図に示すように、CMI符号化された信号
では、原情報信号のタイムスロットＴの中間点tcにおけ
る符号の変化は必ず立上り（０→１）であるため、遅延
線路12の出力110の位相がtcよりわずかに進んだt1のと
きのフリップフロップ回路５の出力は“1"になり、110
の位相がtcよりわずかに遅れたt2のときのフリップフロ
ップ回路５の出力は“0"になる。
したがって、低域フィルタ11を介して、フリップフロ
ップ回路５の出力が“1"のときには電圧制御発振器10の
出力を低くするように、また、フリップフロップ回路５
の出力が“0"のときには電圧制御発振器10の出力を高く
するように制御すれば、出力110は、tcにロックされ
る。
ップ回路５の出力が“1"のときには電圧制御発振器10の
出力を低くするように、また、フリップフロップ回路５
の出力が“0"のときには電圧制御発振器10の出力を高く
するように制御すれば、出力110は、tcにロックされ
る。
また、原情報信号が“1"のときには、tc点では立上り
も立下りもないため、制御信号には、影響がない。各タ
イムスロットの境界点tbでは、立上り，立下りの双方が
発生するが、規則性がないため出力110がtbにロックさ
れることはない。遅延線路13の出力111の位相が出力110
に対しT/4だけ遅れるように、また、遅延線路14の出力1
12の位相が110に対しT/4だけ進むように、アナログ回路
である遅延線路12,遅延線路13,遅延線路14の遅延時間を
選定しておけば、フリップフロップ回路6,フリップフロ
ップ回路７により、入力信号100を自動的に最適なタイ
ミングでサンプリングすることができる。そして、フリ
ップフロップ回路６の出力とフリップフロップ回路７の
出力を比較することにより、CMI符号を復号できるよう
になっていた。
も立下りもないため、制御信号には、影響がない。各タ
イムスロットの境界点tbでは、立上り，立下りの双方が
発生するが、規則性がないため出力110がtbにロックさ
れることはない。遅延線路13の出力111の位相が出力110
に対しT/4だけ遅れるように、また、遅延線路14の出力1
12の位相が110に対しT/4だけ進むように、アナログ回路
である遅延線路12,遅延線路13,遅延線路14の遅延時間を
選定しておけば、フリップフロップ回路6,フリップフロ
ップ回路７により、入力信号100を自動的に最適なタイ
ミングでサンプリングすることができる。そして、フリ
ップフロップ回路６の出力とフリップフロップ回路７の
出力を比較することにより、CMI符号を復号できるよう
になっていた。
［解決すべき問題点］ しかしながら、上述した従来のCMI符号復号器におい
ては、クロック抽出回路で得られたクロックに対し、±
T/4位相がずれたクロックを作るために、まず、遅延線
路を調整しておく必要がある。さらに、アナログ回路を
用いているため、IC化にも適さないという欠点がある。
ては、クロック抽出回路で得られたクロックに対し、±
T/4位相がずれたクロックを作るために、まず、遅延線
路を調整しておく必要がある。さらに、アナログ回路を
用いているため、IC化にも適さないという欠点がある。
本発明は上記の問題点にかんがみてなされたもので、
入力信号から安定したクロック信号を抽出し、このクロ
ック信号を基準として、±T/4位相のずれたクロック信
号を作るための回路を、調整が不要でIC化ができるよう
にしたCMI符号復号器の提供を目的とする。
入力信号から安定したクロック信号を抽出し、このクロ
ック信号を基準として、±T/4位相のずれたクロック信
号を作るための回路を、調整が不要でIC化ができるよう
にしたCMI符号復号器の提供を目的とする。
［問題点の解決手段］ 本発明のCMI符号復号器は、上記の目的を達成するた
め、電圧制御発振器の出力周波数を1/2にする1/2分周回
路と、前記電圧制御発振器と前記1/2分周回路の出力を
入力して、それぞれのEX−ORもしくはEX−NORをとるこ
とにより位相の異なる三つのクロック信号を出力し、こ
の三つの出力のうちの一つであり前記1/2分周回路の出
力である基準クロック信号に対し、他の二つのクロック
信号の位相がそれぞれ±1/4周期ずれている論理回路
と、CMI符号化された入力信号を前記論理回路の出力で
ある基準クロックとの位相差＋1/4周期のクロック信号
でサンプリングする第一の識別器と、基準クロック信号
でサンプリングする第二の識別回路と、基準クロックと
の位相差−1/4周期のクロック信号でサンプリングする
第三の識別回路と、前記第一、及び前記第三の識別回路
の出力を入力とし、両者のEX−NORをとることによりNRZ
化された信号を出力する論理回路とを備え、前記第二の
識別回路の出力で前記電圧制御発振器の出力周波数を制
御するように構成してある。
め、電圧制御発振器の出力周波数を1/2にする1/2分周回
路と、前記電圧制御発振器と前記1/2分周回路の出力を
入力して、それぞれのEX−ORもしくはEX−NORをとるこ
とにより位相の異なる三つのクロック信号を出力し、こ
の三つの出力のうちの一つであり前記1/2分周回路の出
力である基準クロック信号に対し、他の二つのクロック
信号の位相がそれぞれ±1/4周期ずれている論理回路
と、CMI符号化された入力信号を前記論理回路の出力で
ある基準クロックとの位相差＋1/4周期のクロック信号
でサンプリングする第一の識別器と、基準クロック信号
でサンプリングする第二の識別回路と、基準クロックと
の位相差−1/4周期のクロック信号でサンプリングする
第三の識別回路と、前記第一、及び前記第三の識別回路
の出力を入力とし、両者のEX−NORをとることによりNRZ
化された信号を出力する論理回路とを備え、前記第二の
識別回路の出力で前記電圧制御発振器の出力周波数を制
御するように構成してある。
［実施例］ 以下、本発明の一実施例について図面を参照して説明
する。
する。
第１図は、一実施例の回路構成を示すブロック図であ
る。同図において、１は電圧制御発振器、２はトグルフ
リップフロップ回路（TFF）、３はEx−ORゲート、4,9は
Ex−NORゲート、5,6,7,8はフリップフロップ回路（FF）
である。ここで、電圧制御発振器１は力信号100の原情
報信号の周波数f0の２倍の周波数2f0のクロック信号101
を出力する。トグルフリップフロップ回路２は入力101
を分周し、周波数f0のクロック信号102を出力する。
る。同図において、１は電圧制御発振器、２はトグルフ
リップフロップ回路（TFF）、３はEx−ORゲート、4,9は
Ex−NORゲート、5,6,7,8はフリップフロップ回路（FF）
である。ここで、電圧制御発振器１は力信号100の原情
報信号の周波数f0の２倍の周波数2f0のクロック信号101
を出力する。トグルフリップフロップ回路２は入力101
を分周し、周波数f0のクロック信号102を出力する。
Ex−ORゲート３は、クロック信号101と102を入力と
し、クロック信号102に対し、位相がT/4遅れたクロック
信号（103）を出力する。Ex−NORゲート４は、クロック
信号101と102を入力とし、クロック信号102に対し、位
相がT/4進んだクロック信号（104）を出力する。フリッ
プフロップ回路５は、クロック信号102によって入力信
号100をサンプリングし、その出力で、クロック信号102
が入力信号100のタイムスロットＴの中間点tcとなるよ
うに電圧制御発振器１を制御する。クロック信号102がt
cにロックされたとき、信号103と104は、入力信号100を
サンプリングする最適クロック信号となっている。
し、クロック信号102に対し、位相がT/4遅れたクロック
信号（103）を出力する。Ex−NORゲート４は、クロック
信号101と102を入力とし、クロック信号102に対し、位
相がT/4進んだクロック信号（104）を出力する。フリッ
プフロップ回路５は、クロック信号102によって入力信
号100をサンプリングし、その出力で、クロック信号102
が入力信号100のタイムスロットＴの中間点tcとなるよ
うに電圧制御発振器１を制御する。クロック信号102がt
cにロックされたとき、信号103と104は、入力信号100を
サンプリングする最適クロック信号となっている。
フリップフロップ回路６はクロック信号104によって
入力信号100をサンプリングし、フリップフロップ回路
７はクロック信号103によって入力信号100をサンプリン
グする。フリップフロップ回路６の出力106は、フリッ
プフロップ回路７の出力107よりT/2進んでおり、これを
そろえるために、フリップフロップ回路８でクロック信
号103によってフリップフロップ回路６の出力106をサン
プリングする。Ex−NORゲート９は、タイミングをそろ
えたフリップフロップ回路８の出力108とフリップフロ
ップ回路７の出力107を比較し、NRZ化された信号（10
9）を出力する。また、信号104は109をサンプリングす
る最適クロック信号となっている。
入力信号100をサンプリングし、フリップフロップ回路
７はクロック信号103によって入力信号100をサンプリン
グする。フリップフロップ回路６の出力106は、フリッ
プフロップ回路７の出力107よりT/2進んでおり、これを
そろえるために、フリップフロップ回路８でクロック信
号103によってフリップフロップ回路６の出力106をサン
プリングする。Ex−NORゲート９は、タイミングをそろ
えたフリップフロップ回路８の出力108とフリップフロ
ップ回路７の出力107を比較し、NRZ化された信号（10
9）を出力する。また、信号104は109をサンプリングす
る最適クロック信号となっている。
なお、クロック信号101をトグルフリップフロップ回
路２で分周する際、トグルフリップフロップ回路２の初
期状態により、最初のクロック信号101の立上りに対
し、クロック信号102の立上りが同時になる場合と、T/2
遅れる場合とがあるが、クロック信号103と102と104の
相対的な時間間隔は、どちらの場合でも同じになるた
め、電圧制御発振器１の作用により、クロック信号102
がtcにロックされた後は、トグルフリップフロップ回路
２の初期状態にかかわらず、入力信号を正しく復号する
ことができる。
路２で分周する際、トグルフリップフロップ回路２の初
期状態により、最初のクロック信号101の立上りに対
し、クロック信号102の立上りが同時になる場合と、T/2
遅れる場合とがあるが、クロック信号103と102と104の
相対的な時間間隔は、どちらの場合でも同じになるた
め、電圧制御発振器１の作用により、クロック信号102
がtcにロックされた後は、トグルフリップフロップ回路
２の初期状態にかかわらず、入力信号を正しく復号する
ことができる。
［発明の効果］ 以上説明したように本発明のCMI符号復号器は、入力
信号をサンプリングするための最適クロック信号を作る
回路を、論理回路で構成することにより、調整が不要で
かつIC化できる効果がある。
信号をサンプリングするための最適クロック信号を作る
回路を、論理回路で構成することにより、調整が不要で
かつIC化できる効果がある。
第１図は本発明のCMI符号復号器の一実施例のブロック
図、第２図は従来のCMI符号復号器の一部を示すブロッ
ク図、第３図はCMI符号の一波形図である。 1:電圧制御発振器（VCO） 2:トグルフリップフロップ回路（TFF） 3:Ex−ORゲート 4,9:Ex−NORゲート 5,6,7,8:フリップフロップ回路（FF）
図、第２図は従来のCMI符号復号器の一部を示すブロッ
ク図、第３図はCMI符号の一波形図である。 1:電圧制御発振器（VCO） 2:トグルフリップフロップ回路（TFF） 3:Ex−ORゲート 4,9:Ex−NORゲート 5,6,7,8:フリップフロップ回路（FF）
Claims (1)
- 【請求項１】ディジタル通信に用いられるCMI符号復号
器において、 電圧制御発振器の出力周波数を1/2にする1/2分周回路
と、 前記電圧制御発振器と前記1/2分周回路の出力を入力し
て、それぞれのEX−ORもしくはEX−NORをとることによ
り位相の異なる三つのクロック信号を出力し、この三つ
の出力のうちの一つであり前記1/2分周回路の出力であ
る基準クロック信号に対し、他の二つのクロック信号の
位相がそれぞれ±1/4周期ずれている論理回路と、 CMI符号化された入力信号を前記論理回路の出力である
基準クロックとの位相差＋1/4周期のクロック信号でサ
ンプリングする第一の識別器と、 基準クロック信号でサンプリングする第二の識別回路
と、 基準クロックとの位相差−1/4周期のクロック信号でサ
ンプリングする第三の識別回路と、 前記第一、及び前記第三の識別回路の出力を入力とし、
両者のEX−NORをとることによりNRZ化された信号を出力
する論理回路とを備え、前記第二の識別回路の出力で前
記電圧制御発振器の出力周波数を制御するように構成し
たことを特徴とするCMI符号復号器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9631887A JP2550985B2 (ja) | 1987-04-21 | 1987-04-21 | Ｃｍｉ符号復号器 |
| US07/181,446 US4837782A (en) | 1987-04-21 | 1988-04-14 | CMI decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9631887A JP2550985B2 (ja) | 1987-04-21 | 1987-04-21 | Ｃｍｉ符号復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263846A JPS63263846A (ja) | 1988-10-31 |
| JP2550985B2 true JP2550985B2 (ja) | 1996-11-06 |
Family
ID=14161672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9631887A Expired - Lifetime JP2550985B2 (ja) | 1987-04-21 | 1987-04-21 | Ｃｍｉ符号復号器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4837782A (ja) |
| JP (1) | JP2550985B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DK0388615T3 (da) * | 1989-03-02 | 1994-06-27 | Siemens Ag | CMI-dekodnings- og taktgenvindingsindretning |
| JPH02312329A (ja) * | 1989-05-27 | 1990-12-27 | Fujitsu Ltd | 信号伝送方式 |
| KR920005364B1 (ko) * | 1989-12-12 | 1992-07-02 | 한국전기통신공사 | Nrz/cmi(ii) 부호 변환장치 |
| US5195110A (en) * | 1991-04-01 | 1993-03-16 | Nec America, Inc. | Clock recovery and decoder circuit for a CMI-encoded signal |
| DE59406246D1 (de) * | 1993-02-08 | 1998-07-23 | Siemens Ag | Selbstjustierender Phasendiskriminator für CMI-codierte Signale |
| JPH0831848B2 (ja) * | 1993-02-24 | 1996-03-27 | 日本電気株式会社 | Ｃｍｉ信号のタイミング抽出回路 |
| EP0714190A3 (de) * | 1994-11-25 | 1998-08-12 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Rückgewinnung des Taktes aus einem CMI-codierten Signal |
| IT1308065B1 (it) * | 1999-05-31 | 2001-11-29 | Cit Alcatel | Sistema di telecomunicazioni |
| IT1316285B1 (it) * | 2000-01-20 | 2003-04-10 | St Microelectronics Srl | Sistema circuitale atto a codificare segnali binari di tipo nrz insegnali binari di tipo cmi |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1489177A (en) * | 1973-10-16 | 1977-10-19 | Gen Electric Co Ltd | Digital data signalling systems and apparatus therefor |
| GB1512700A (en) * | 1975-10-23 | 1978-06-01 | Standard Telephones Cables Ltd | Data transmission |
| DE3302761A1 (de) * | 1983-01-27 | 1984-08-02 | Siemens AG, 1000 Berlin und 8000 München | Cmi-decoder |
| NL8403366A (nl) * | 1984-11-06 | 1986-06-02 | Philips Nv | Inrichting voor het bewaken van een cmi-codeomvormer. |
| EP0209306B1 (en) * | 1985-07-09 | 1992-06-10 | Nec Corporation | Phase-locked clock regeneration circuit for digital transmission systems |
-
1987
- 1987-04-21 JP JP9631887A patent/JP2550985B2/ja not_active Expired - Lifetime
-
1988
- 1988-04-14 US US07/181,446 patent/US4837782A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263846A (ja) | 1988-10-31 |
| US4837782A (en) | 1989-06-06 |
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