DE3643635C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrich­ tung nach dem Oberbegriff des Patentanspruchs 1.

Eine derartige Halbleiterspeichereinrichtung ist aus der DE 32 22 461 A1 bekannt. Bei dieser bekannten Halbleiterspei­ chereinrichtung sind die Bereiche, die die Speicherzellen dar­ stellen, eben angeordnet. Bei einer höheren Integration von Bauelementen müssen diese Bereiche kleiner werden. Dann wird insbesondere die Speicherkapazität des Kondensatorteiles der Speicherzelle zu gering.

Die Fig. 1A und 1B zeigen eine Speicherzelle einer Halb­ leiterspeichereinrichtung vom dynamischen Typ in einer inte­ grierten Schaltung von hohem Integrationsgrad, wie sie in dem Vortrag Nr. FAM 17.4 bei der International Solid State Circuit Conference 1985 (ISSCC85) vorgeschlagen wurde, wobei Fig. 1B eine Schnittansicht, die entlang der Linie X-X′ in Fig. 1A genommen wurde, zeigt. Bezugnehmend auf die Figuren, auf einem P-Typ-Substrat 1 sind geschichtet: eine N⁺-Typ- Diffusionsschicht 5, eine dünne Feldoxidschicht 2, eine erste polykristalline Siliziumschicht 3, eine zweite polykristal­ line Siliziumschicht 7, eine erste Aluminiumverdrahtungs­ schicht 6, eine zweite Aluminiumverdrahtungsschicht 8 und eine isolierende Zwischenschicht 9. Die erste Alu­ miniumverdrahtungsschicht 6 stellt die Bit-Lei­ tungen dar und ist in elektrischem Kontakt durch ein Kontakt­ loch 10 mit der N⁺-Typ-Diffusionsschicht 5. Die zweite poly­ kirstalline Siliziumschicht 7 stellt die Wortlei­ tungen dar und ist mit der zweiten Aluminiumverdrahtungs­ schicht 8 in vorbestimmten Intervallen kurzgeschlossen, wo­ durch sich der Widerstand verringert.

Es muß festgehalten werden, daß trennende Rillenbereiche um die Speicherzelle MC zum Zwecke der Trennung der entsprechen­ den Speicherzellen gebildet sind. Die seitlichen Oberflächen der trennenden Rillenbereiche werden so benutzt, daß eine Teil­ speicherkapazität C _P durch die erste polykristalline Siliziumschicht 3, eine Kondensatorisolierschicht 4 (ein Teil der dünnen Feldoxid­ schicht 2) und die N⁺-Typ-Diffusionsschicht 3 gebildet werden kann. Eine Speicherkapazität C _F wird ebenfalls in der gleichen Anordnung auf dem flachen Bereich der Speicherzelle MC gebildet.

Die Merkmale der oben beschriebenen, konventionellen Anord­ nung sind so, daß selbst durch Verringern der Chipfläche des flachen Bereiches, der die Speicherkapazi­ täten C _F bildet, durch die aktive Benutzung der trennen­ den Rillenbereiche der äußeren umlaufenden Bereiche der Spei­ cherzelle MC als Teilspeicherkapaziäten C _P eine ausreichende Speicherkapazität für die elektri­ sche Ladung sicherge­ stellt ist, so daß ausreichende elektrische Ladungen aufrechterhalten werden können, wenn Minoritäts­ träger durch Strahlung wie α-Teilchen injiziert werden.

Wie in Fig. 1A gezeigt ist, kann die Tiefe der Rillen, die benötigt wird zum Vorsehen des gleichen Betrages der Kapazi­ täten C _F, desto kleiner gemacht werden, je länger die Länge der Speicherzelle MC ist.

Wenn die Anordnung des oben beschriebenen, konventionellen Beispiels mit Speicherbereichen, die auf trennenden Rillenbereichen gebildet sind, auf solch eine Bit-Leitungsanordnung vom gefalteten Typ, wie sie in der JP-OS 51-74535 zum Beispiel gezeigt ist, angewandt wird, ist die Quer­ schnittsanordnung, die entlang der Linie Y-Y′ in Fig. 1A ge­ nommen ist, wie in Fig. 2 gezeigt ist. Eine Halbleiterspei­ chereinrichtung mit solch einer Querschnittsanordnung bein­ haltet Probleme, wie sie im folgenden beschrieben werden sol­ len.

• (1) Da die erste polykristalline Siliziumschicht 3 in den trennenden Rillenbereichen integriert nun bemustert werden muß, tritt das Problem auf, daß die Integration der Bemusterung schwierig ist. Der Grund dafür ist, daß, da die Tiefe der ersten polykristal­ linen Siliziumschicht 3 veränderbar in den trennenden Rillenbereichen ist, das Fokussieren zum Zwecke der Be­ musterung schwierig wird und das Einstellen der Ätzbedin­ gungen ebenfalls schwierig wird.
• (2) Da die trennenden Rillenbereiche an beiden Seiten des Kanalbereiches des Gate-Transistors GT gebildet sind, der durch die zweite polykristalline Siliziumschicht 7, die die Wortleitung wird, gesteuert wird, ist der Leckstrom an den Enden (der Bereich, der durch A in Fig. 2 angedeutet ist) des Kanalbereiches des Gate- Transistors GT hoch.
• (3) Da die zweite polykristalline Siliziumschicht 7, die die Wortleitung ist, sich über die trennenden Rillenbereiche erstreckt, wird die Versetzung der Wortleitung in der Vertikalen erhöht, und die Bemusterung wird schwierig, während zusätzlicher Aufwand benötigt wird, die trennenden Rillenbereiche innerhalb der dünnen Isolierschicht zu vergraben.

Aus der prioritätsälteren DE 35 25 418 A1 ist eine Halbleiter­ speichereinrichtung bekannt mit mehreren Speicherzellen und diese trennenden Rillenbereichen, die parallel zu den Wortleitungen verlaufen und die an den seitlichen Oberflächen ausgebildete Speicherkapazitäten aufweisen.

Daher ist es Aufgabe der Erfindung, eine dynamische Halbleiter­ speichereinrichtung mit hohem Inte­ grationsgrad zu schaffen, die eine Speicherzellenanord­ nung aufweist, in der ausreichende Speicherkapazität für die elektrische Ladung trotz des hohen Integrationsgrades sichergestellt werden kann.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiter­ einrichtung, die durch die Merkmale des Patentanspruchs 1 gekenn­ zeichnet ist.

Da die trennenden Rillenbereiche gebildet werden, ohne in Kontakt mit den Kanalbereichen der Tran­ sistoren der entsprechenden Speicherzellen zu sein, und ohne die Wortleitungen zu kreuzen, ist es nicht nötig, die poly­ kristallinen Siliziumschichten, die die Speicherkapazitäten für die elektrische Ladung werden, innerhalb der trennenden Rillenbereiche zu ätzen, und ein Leckstrom in den Kanalbereichen der Transistoren kann bis zu dem Aus­ maß einer gewöhnlichen LOCOS-Anordnung erhalten werden, wäh­ rend der Offset der Wortleitungen ebenfalls verringert werden kann.

Es folgt die Beschreibung von Ausführungsbeispielen der Erfindung anhand der Figuren. Von den Figuren zeigen

Fig. 1A und 1B eine Draufsicht und eine Schnittansicht einer kon­ ventionellen Halbleiterspeichereinrichtung,

Fig. 2 einen Querschnitt eines Falles, in dem die in Fig. 1A und 1B gezeigte Halbleiteranordnung auf eine Speicherzelle angewandt wird, die eine Bit- Leitungsstruktur vom gefalteten Typ aufweist.

Fig. 3A, 3B und 3C Ansichten einer erfindungsgemäßen Ausführungsform einer Halbleiterspeichereinrichtung; insbesondere zeigt Fig. 3A eine Draufsicht auf die erfindungs­ gemäße Speichereinrichtung, Fig. 3B eine Schnitt­ ansicht entlang der Linie X-X′ in Fig. 3A, und Fig. 3C eine Schnittansicht entlang der Linie Y-Y′ in Fig. 3A,

Fig. 4 eine Draufsicht auf eine andere Ausführungsform der Erfindung.

Bezugsnehmend auf die Fig. 3A bis 3C ist eine N⁺-Typ-Diffusionsschicht 105 in einem angemessenen Bereich auf der Oberfläche eines P-Typ- Siliziumsubstrates 101 gebildet. Auf dem P-Typ-Siliziumsub­ strat 101 sind eine dünne Feldoxidschicht 102, eine erste polykristalline Siliziumschicht 103, eine erste Aluminumver­ drahtungsschicht 106 und eine zweite polykristalline Silizium­ schicht 107 gebildet. Ein Bereich der dünnen Feldoxidschicht 102 wird als Kondensatorisolierschicht 104 zum Bilden von Speicherkapazitäten für die elektrische Ladung benutzt. Ein Teil der N⁺-Typ-Diffusionsschicht 105 und die erste polykristalline Siliziumschicht 103 werden als eine Elektrode der Kapazität zum Speichern der elektri­ schen Ladung benutzt. Die N⁺-Typ-Diffusions­ schicht 105 wird ebenfalls der Drain-Bereich des Transistors der entsprechenden Speicherzelle. Das P-Typ- Siliziumsubstrat 101 zwischen der N⁺-Typ-Diffusionsschicht 105, die den Drain-Bereich bildet, und der N⁺-Typ-Diffusions­ schicht 105, die den Source-Bereich bildet, stellt einen Ka­ nalbereich 111 des oben beschriebenen Transistors dar. Die zweite polykristalline Siliziumschicht, d. h. die Wortlei­ tung 107, ist so angebracht, daß sie sich oberhalb des Kanal­ bereiches 111 erstreckt. Folglich werden die Transisto­ ren der entsprechenden Speicherzellen durch die Wortleitung 107 gesteuert. Die erste Aluminiumverdrahtungsschicht, d. h. die Bit-Leitung 106, ist so angebracht, daß sie die Wortlei­ tung 107 kreuzt. Die Bit-Leitung 106 ist elektrisch mit der N⁺-Typ-Diffusionsschicht 105 durch das Kontaktloch 110 ver­ bunden.

Die dargestellte Ausführungsform der Halbleiterspeicherein­ richtung wendet eine gefaltete Bit-Leitungsstruktur an. Eine derartige gefaltete Bit-Leitungsanordnung weist zwei benach­ barte Bit-Leitungen auf, die an einen gemeinsamen Lesever­ stärker (nicht abgebildet) angeschlossen sind. In der folgen­ den Beschreibung wird die eine Bit-Leitung, die in bezug auf den einen Leseverstärker gepaart wird, mit BL bezeichnet, während die andere Bit-Leitung mit bezeichnet wird. Die in Hinsicht auf einen Leseverstärker zu paarenden Bit-Leitungen BL und werden jeweils mit komplementären Signalen versehen. Dann wird die Potentialdifferenz zwischen diesen Bit-Leitun­ gen BL und durch den Leseverstärker verstärkt.

Bezugnehemend auf Fig. 3A, wo zwei obere und untere Spei­ cherzellenreihen gezeigt sind, sind die entsprechenden Kon­ taktlöcher 110 der Speicherzellen der oberen Reihe mit der Bit-Leitung BL verbunden, während die entspre­ chenden Kontaktlöcher 110 der Speicherzellen der unteren Zeile mit der Bit-Leitung verbunden sind. Ob­ wohl Fig. 3A nur einen Teil des Speicherfeldes zeigt, wird darauf hingewiesen, daß eine Anzahl von Speicherzellen in einem Matrix-Feldabschnitt auf dem ganzen Speicherzellenfeld angebracht ist, so daß die entsprechenden Speicherzellenspal­ ten mit jeder der Bit-Leitungen BL und verbunden werden. Ein Kontaktloch 110 wird von zwei, einer linken und einer rechten, Speicherzellen geteilt, die entlang der gleichen Bit- Leitung 106 angebracht sind. Es wird darauf hingewiesen, daß der trennende Rillenbereich 112 in dem Bereich gebildet ist, der zwischen zwei benachbarten Speicherzellen liegt, die an die gleiche Bit-Leitung angeschlossen sind. Die trennenden Rillenbereiche 112 sind so gebildet, daß sie sich parallel und linear mit der Wortleitung 107 erstrecken. Weiterhin wird die Breite der trennenden Rillenbereiche 112 (die Breite in die Richtung links und rechts in Fig. 3A) so ausgewählt, daß sie die drei Seiten des Kondensatorbe­ reiches der entsprechenden Speicherzelle umfassen kann. Durch Benutzen der Seitenoberflächen des trennenden Rillenbereiches 112 werden die Kapazitäten C _P zum Speichern der elektrischen Ladung mit der ersten polykristallinen Sili­ ziumschicht 103, der Kondensatorisolierschicht 104 und der N⁺-Typ-Diffusionsschicht 105 gebildet. Kapazitäten C _F zum Speichern elektrischer Ladung der Information werden ebenfalls mit der Anordnung durch Benutzen des flachen Ab­ schnittes der Speicherzellen gebildet.

Damit der oben beschriebene trennende Rillenbereich 112 in einer linearen Weise gebildet wird, wird die Musteranordnung den entsprechenden Speicherzellen gegenüber der in der Fig. 1A gezeigten geändert. Insbesondere sind in der in Fig. 3A gezeigten Ausführungsform die Speicherzellen, die mit den Bit-Leitungen BL verbunden sind, und die Speicherzellen, die mit den Bit-Leitungen verbunden sind, genau in einem sym­ metrischen Verhältnis angebracht. Zusätzlich sind die Spei­ cherzellen, die mit der gleichen Bit-Leitung 106 verbunden sind, so angeordnet, damit sie entgegengesetzt mit den vorbe­ stimmten Intervallen angeordnet sind. Diejenigen von den Speicherzellen, die mit den Bit-Leitungen BL verbunden sind, und diejenigen der Speicherzellen, die mit den Bit-Leitungen verbunden sind, und die eine positionelle Beziehung zuein­ ander haben, d. h. diejenigen Speicherzellen, die oberhalb und unterhalb an der gleichen Stelle angeordnet sind, werden in ihren Kanalbereichen 111 der entsprechenden Transistoren durch die gleiche Wortleitung 107 gesteuert. Wenn daher eine gegebene Worleitung 107 ausgewählt wird, folgt, daß die Ka­ pazitäten zum Speichern elektrischer Ladung der Information der gleichen Kapazitätewerte in den Bit-Leitungen BL bzw. gespeichert werden. Da die Bit-Leitungspaare BL und Ein- Bit-Informationen repräsentieren mit einer Potentialdifferenz dazwischen, wenn die Halbleiterspeichereinrichtung als Bit- Leitungsanordnung vom gefalteten Typ ausgebildet ist, folgt, daß in der gezeigten Ausführungsform ein Bit mit zwei, oberer und unterer, Speicherzellen versehen ist.

Wie aus Fig. 3A ersichtlich ist, ist in der abgebildeten Aus­ führungsform der trennende Rillenbereich 112 getrennt vom Ka­ nalbereich 111 des entsprechenden Transistors gebildet. Daher wird der Leckstrom der Transistoren verringert und die Speicherfähigkeit für die elektrische Ladung in der Speicherzelle wird erhöht. Da weiterhin die erste polykristalline Silizium­ schicht 103, die eine Elektrode der Kapazitäten zum Speichern der elektrischen Ladung darstellt, so gebildet ist, daß sie den trenndenen Rillenbereich 112 überdeckt, wird die Notwendigkeit der Bemusterung und des Ätzens der ersten polykristallinen Siliziumschicht 103 innerhalb des trennenden Rillenbereiches 112 ausgeschlossen. Daher ist die Bemusterungs- und Ätzarbeit durch die erste polykristalline Siliziumschicht 103 erleichtert gegenüber der in der Ausführungsform gemäß Fig. 2. Weiterhin ist der trennende Rillenbereich 112 so ausgebildet, daß er sich parallel mit der Wortleitung 107 er­ streckt, ohne daß die Wortleitung 107 den trennenden Ril­ lenbereich 112 kreuzt. Daher ist ein Offset der zweiten poly­ kristallinen Siliziumschicht, die die Wortleitung bildet, re­ duziert, und folglich ist die Bemusterungs- und Ätzarbeit er­ leichtert.

Die oben beschriebene Ausführungsform war so strukturiert, daß ein Bit mit zwei, oberer und unterer, Speicherzellen im­ plementiert wird. Solche Zwei-Zellen/Ein-Bit-Anordnung bringt die folgenden Vorteile:

• (1) Komplementäre Signale können immer auf ein Paar von Bit- Leitungen BL und gelesen werden, ohne daß Blindspei­ cherzellen benutzt werden. Folglich kann auf Blindspei­ cherzellen verzichtet werden, und damit können Fehler der Information, die aufgrund der Fluktuation einer Bezugs­ spannung in den Blindspeicherzellen auftreten, verhindert werden.
• (2) Obwohl einige der konventionellen Halbleiterspeicherein­ richtungen so ausgeführt sind, daß elektrische Informa­ tionsladungen durch Vorladung der Bit-Leitungen mit der vorbestimmten Spannung ausgelesen werden können, ohne daß Blindspeicherzellen benutzt würden, besteht bei solchen Anordnungen die Gefahr, daß Informationsfehler aufgrund der Fluktuation der Vorladungsspannung auftreten. Im Ge­ gensatz dazu wird bei der Zwei-Zellen/Ein-Bit-Anordnung die Lesesignalspannungsdifferenz ausgelesen, immer mit der maximalen Stärke, unabhängig von der Vorladungsspan­ nung, wodurch die Wahrscheinlichkeit von Informations­ fehlern klein wird.
• (3) Spannungsrauschen wie eine Quellspannungsschwan­ kung, eine Schaltungsspannungsschwankung wirken gleich auf beide Kapazitäten der elek­ trischen Ladungsspeicherung der Speicher­ zellen, die mit der Bit-Leitung BL verbunden sind, und auf die Kapazitäten der elektrischen Ladungsspeicherung, die mit der Bit-Leitung verbunden sind. Der Verschie­ bungsbetrag bleibt der gleiche, auch wenn das Potential bei den Bit-Leitungen BL und sich aufgrund von Span­ nungsrauschen verändert, wodurch die Potentialdifferenz zwischen den Bit-Leitungen BL und immer auf demselben Wert gehalten wird. Folglich kann das Zerstören von In­ formation in den Speicherzellen aufgrund von Spannungs­ rauschen verhindert werden, und eine Betriebssicherheits­ spanne mit Bezug auf eine der Informationen des hohen oder niedrigen Pegels bleibt unverändert.
• (4) Wegen der oben beschriebenen Vorteile (1), (2) und (3) kann der Wert der Kapazitäten zum Speichern elektrischer Ladung der Information, die ein Paar darstellen, kleiner gemacht werden als die Hälfte der Kapazität zum Speichern elektrischer Ladung einer Speicherzelle in der konventionellen Halbleiterspeichereinrichtung, und der Speicherzellenfeldbereich kann klein gemacht werden, falls die gleiche Betreibssicherheitsspanne wie bei einer konventionellen Halbleiterspeichereinrichtung sicherge­ stellt werden soll.

Wie im vorhergehenden beschrieben wurde, wird eine dynamische Halbleiterspeichereinrichtung mit hohem Integrationsgrad vor­ gesehen mit vergrößerten Kapazitäten zum Speichern elektri­ scher Ladung der Information, einer vergrößerten Betriebssi­ cherheitsspanne und einer verringerten Chip-Fläche durch Bil­ den des trennenden Rillenbereiches 112 so, daß er nicht in Kontakt mit dem Kanalbereich 111 der entsprechenden Transistoren ist und nicht die Wortleitung 107 schneidet, und durch Kombinieren einer Zwei-Zellen/Ein-Bit-Anordnung mit einer Bit-Leitungsanordnung vom gefalteten Typ.

Obwohl die oben beschriebene Ausführungsform so strukturiert war, daß der Endabschnitt der N⁺-Typ-Diffusionsschicht 105 in die Längsrichtung der Wortleitung 107 verbreitert ist, damit die Kapazitäten zum elektrischen Ladungsspeichern der Information C _F des flachen Abschnittes der entsprechenden Speicherzellen vergrößert wird, muß der Eindabschnitt der N⁺-Typ-Diffusionsschicht 105 nicht notwendigerweise verbrei­ tert werden, wie es in Fig. 4 gezeigt ist. Obwohl der Wert der elektrischen Ladung, die in diesen Kapa­ zitäten gespeichert ist, sich in solch einem Fall verringert, wird die Geometrie der Speicherzellen vereinfacht, und die Abstände für die Bildung der entsprechenden Wortleitung 107 kann verringert werden, wodurch ein höherer Grad der Integra­ tion möglich wird.

Obwohl in der oben beschriebenen Ausführungsform die Elektro­ den der Kapazitäten für die zu speichernde Ladung mit der N⁺-Typ-Diffusionsschicht 105 und der ersten polykristallinen Siliziumschicht 103 gebildet wurden, können die Elektroden auch mit einer anderen Kombination gebildet werden. Zum Beispiel wird in dem Fall einer Kombiantion einer ersten polykristallinen Siliziumschicht und einer zweiten polykristallinen Siliziumschicht eine Speicherzelle erzeugt, die widerstands­ fähig gegen radioaktive Strahlen, wie α-Strahlen, ist.

Weiterhin ist von Fig. 3B ersichtlich, daß diese polykristal­ linen Siliziumschichten 103 und 107 durch die gleichen Verfah­ ren gebildet werden können, da die zweite polykristalline Si­ liziumschicht 107, die die Wortleitung bildet, und die erste polykristalline Siliziumschicht 103, die die Elektrode der Kapazitäten zum Speichern elektrischer Ladung der Information bildet, in einem überlappenden Positionsverhältnis angeordnet sind, wodurch das Verfahren vereinfacht wird und der Offset verringert wird.

Claims (3)

1. Halbleiterspeichereinrichtung mit mehreren Speicherzellen, bestehend aus je einer Speicherkapazität (103, 104, 105) und einem Transistor mit im Halbleitersubstrat (101) ausge­ bildeten Kanalbereich (111), mit mehreren parallel zueinan­ der angebrachten Wortleitungen (107) und mehreren diese kreuzenden Bit-Leitungen (106), wobei die Speicherkapazitäten (103, 104, 105) abwechselnd mit Bereichen für Kontakt­ löcher (110) der Bitleitungen (106) zwischen den Wortlei­ tungen (107) und entlang der Längsrichtung der Wortleitungen (107) angeordnet sind, dadurch gekennzeichnet, daß trennende Rillenbereiche (112) zwischen direkt benach­ barten Speicherkapazitäten (103, 104, 105) parallel zu den Wortleitungen (107) angeordnet sind, deren Breiten quer zu den Wortleitungen (107) so gewählt sind, daß der Rillenbe­ reich (112) nicht an den Kanalbereich (111) heranreicht, und daß an den seitlichen Oberflächen der Rillenberei­ che (112) Teilkapazitäten (C _p) der Speicherkapazitäten (103, 104, 105) ausgebildet sind.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bit-Leitungen (106) vom gefalteten Typ sind, bei denen zwei benachbarte jeweils gepaart sind.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß einem Bit zwei Speicherzellen zugewiesen sind, die in der Längsrichtung der Wortleitungen (107) nebeneinander an­ geordnet sind und die mit den gepaarten Bit-Leitungen verbunden sind.