JP2759631B2 - 半導体メモリセル及びその製造方法 - Google Patents
半導体メモリセル及びその製造方法Info
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- JP2759631B2 JP2759631B2 JP7248247A JP24824795A JP2759631B2 JP 2759631 B2 JP2759631 B2 JP 2759631B2 JP 7248247 A JP7248247 A JP 7248247A JP 24824795 A JP24824795 A JP 24824795A JP 2759631 B2 JP2759631 B2 JP 2759631B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に改善されたパターン構造のアクティブ領域を
有する半導体メモリセル及びその製造方法に関する。
係り、特に改善されたパターン構造のアクティブ領域を
有する半導体メモリセル及びその製造方法に関する。
【０００２】
【従来の技術】一般的に、半導体メモリ装置におけるＤ
ＲＡＭセルは、図１のような等価回路で構成されてデー
タの記憶又は判読機能を行うようになっている。図１は
データを記憶／判読する機能を説明するために示した半
導体メモリセルの等価回路図である。図１によれば、メ
モリセル１００はトランジスタＱとキャパシタＣｓの対
で構成される。前記トランジスタＱのゲート電極はワー
ド線２００に連結され、ソース／ドレイン電極のうち、
一方はキャパシタＣｓの一つの電極に連結され、他方は
ビット線３００に連結されている。
ＲＡＭセルは、図１のような等価回路で構成されてデー
タの記憶又は判読機能を行うようになっている。図１は
データを記憶／判読する機能を説明するために示した半
導体メモリセルの等価回路図である。図１によれば、メ
モリセル１００はトランジスタＱとキャパシタＣｓの対
で構成される。前記トランジスタＱのゲート電極はワー
ド線２００に連結され、ソース／ドレイン電極のうち、
一方はキャパシタＣｓの一つの電極に連結され、他方は
ビット線３００に連結されている。
【０００３】前記のように構成されたＤＲＡＭセルの動
作を説明すると、次の通りである。先ず、データを記憶
させる場合、ワード線２００に所定の電圧を加え、トラ
ンジスタＱを導通させる。続いて、ビット線３００に加
えられた電荷がキャパシタＣｓに充電され、データが記
憶される。一方、データを判読する場合、ワード線２０
０に所定の電圧を加え、トランジスタＱを導通させてキ
ャパシタに充電された電荷をビット線３００を通して読
み出す。
作を説明すると、次の通りである。先ず、データを記憶
させる場合、ワード線２００に所定の電圧を加え、トラ
ンジスタＱを導通させる。続いて、ビット線３００に加
えられた電荷がキャパシタＣｓに充電され、データが記
憶される。一方、データを判読する場合、ワード線２０
０に所定の電圧を加え、トランジスタＱを導通させてキ
ャパシタに充電された電荷をビット線３００を通して読
み出す。
【０００４】前記のように一般的な動作機能をする従来
のメモリセルの配置図及びその構造を図２及び図３を参
照して説明する。図２は従来のメモリセルの平面配置図
である。図３は図２のIII−III線における断面図であ
る。メモリセルはシリコン基板２１上に形成されたＭＯ
Ｓトランジスタとキャパシタで構成されている。そのＭ
ＯＳトランジスタはワード線として用いられるゲート電
極２３、ドレイン領域及びソース領域として用いられる
ｎ+不純物拡散領域２４、２５で構成される。前記ｎ+
不純物拡散領域２４、２５はチャンネル領域を制限する
ためにシリコン基板２１に互いに所定の距離を置いて形
成されている。前記ゲート電極２３はゲート酸化膜２２
を介してチャンネル領域の上部に形成されている。前記
キャパシタはドレイン領域として用いられるｎ+ 不純物
領域２４に連結されている。このキャパシタは前記ｎ+
不純物拡散領域２４に連結されたストレージノード２６
と、キャパシタ誘電体膜２７を介してストレージノード
２６上に形成されたセルプレート２８とから構成され
る。一方、ビット線３１はコンタクトホール３０を介し
てソース領域２５に連結されている。図中、中間絶縁膜
２９は前記ビット線３１とワード線２３とセルプレート
２８との間に形成されている。
のメモリセルの配置図及びその構造を図２及び図３を参
照して説明する。図２は従来のメモリセルの平面配置図
である。図３は図２のIII−III線における断面図であ
る。メモリセルはシリコン基板２１上に形成されたＭＯ
Ｓトランジスタとキャパシタで構成されている。そのＭ
ＯＳトランジスタはワード線として用いられるゲート電
極２３、ドレイン領域及びソース領域として用いられる
ｎ+不純物拡散領域２４、２５で構成される。前記ｎ+
不純物拡散領域２４、２５はチャンネル領域を制限する
ためにシリコン基板２１に互いに所定の距離を置いて形
成されている。前記ゲート電極２３はゲート酸化膜２２
を介してチャンネル領域の上部に形成されている。前記
キャパシタはドレイン領域として用いられるｎ+ 不純物
領域２４に連結されている。このキャパシタは前記ｎ+
不純物拡散領域２４に連結されたストレージノード２６
と、キャパシタ誘電体膜２７を介してストレージノード
２６上に形成されたセルプレート２８とから構成され
る。一方、ビット線３１はコンタクトホール３０を介し
てソース領域２５に連結されている。図中、中間絶縁膜
２９は前記ビット線３１とワード線２３とセルプレート
２８との間に形成されている。
【０００５】前記構成において、従来のメモリセルはア
クティブ領域の部分にキャパシタを形成したうえ、その
キャパシタの上側にビット線を形成するようになってい
る。このように形成されるキャパシタの面積は、前記ビ
ット線により制限を受ける為に、特に高集積メモリセル
構造ではキャパシタの占有面積はさらに減少する。この
ようにキャパシタ面積が減少すると、データに対する判
読マージン（ｒｅａｄｉｎｇ ｍａｒｇｉｎ）が減少す
ることになってデータの判読を誤るので、セルを安定化
させることが出来なくなる。従って、大きい判読マージ
ンを得るためには、ストレージノード２６、誘電体膜２
７、及びセルプレート２８からなるキャパシタの面積を
広げることが好ましい。しかし、かかる場合、キャパシ
タの段差が大きくなり、ビット線コンタクトホール３０
のアスベクト比が大きくなる。これにより、ビット線用
金属物質の蒸着時、前記コンタクトホール内でボイドが
形成される恐れがあるために、セル特性が悪くなる可能
性がある。尚、コンタクトフィリングとラインパターニ
ングの側面において工程上の難しさが伴うために、セル
の高集積化には適しない。
クティブ領域の部分にキャパシタを形成したうえ、その
キャパシタの上側にビット線を形成するようになってい
る。このように形成されるキャパシタの面積は、前記ビ
ット線により制限を受ける為に、特に高集積メモリセル
構造ではキャパシタの占有面積はさらに減少する。この
ようにキャパシタ面積が減少すると、データに対する判
読マージン（ｒｅａｄｉｎｇ ｍａｒｇｉｎ）が減少す
ることになってデータの判読を誤るので、セルを安定化
させることが出来なくなる。従って、大きい判読マージ
ンを得るためには、ストレージノード２６、誘電体膜２
７、及びセルプレート２８からなるキャパシタの面積を
広げることが好ましい。しかし、かかる場合、キャパシ
タの段差が大きくなり、ビット線コンタクトホール３０
のアスベクト比が大きくなる。これにより、ビット線用
金属物質の蒸着時、前記コンタクトホール内でボイドが
形成される恐れがあるために、セル特性が悪くなる可能
性がある。尚、コンタクトフィリングとラインパターニ
ングの側面において工程上の難しさが伴うために、セル
の高集積化には適しない。
【０００６】一方、キャパシタの面積を大きくできるス
タックトキャパシタ構造をビット線上に形成したＤＲＡ
Ｍセルが下記のように提案された。図４はビット線上に
スタックトキャパシタ構造を有する従来のメモリセルの
配置平面図である。図５は図４のＶ−Ｖ線における断面
図である。
タックトキャパシタ構造をビット線上に形成したＤＲＡ
Ｍセルが下記のように提案された。図４はビット線上に
スタックトキャパシタ構造を有する従来のメモリセルの
配置平面図である。図５は図４のＶ−Ｖ線における断面
図である。
【０００７】前記図面において、ゲート電極４３はシリ
コン基板４１上に形成されたゲート酸化膜４２上に形成
され、ワード線として用いられる。第１、第２の不純物
領域４４、４５は前記ゲート電極４３を介して基板４１
に所定の間隔で形成され、ソース／ドレイン領域として
用いられる。ビット線４７は第１の不純物領域４４に連
結されるように形成されている。このビット線４７は前
記ワード線４３と交差するように形成されている。第１
の中間絶縁膜４６は前記ワード線４３とビット線４７と
の間に形成されている。ストレージノード４９はビット
線４７上に形成される第２の中間絶縁膜４８上に形成さ
れている。前記ストレージノード４９は第２の不純物領
域４５と電気的に接触している。セルプレート５１はキ
ャパシタ誘電体膜５０を介してストレージノード４９の
上に形成されている。尚、図４に示すように、アクティ
ブ領域５２はビット線４７とワード線２３に対して対角
線方向に配置されている。
コン基板４１上に形成されたゲート酸化膜４２上に形成
され、ワード線として用いられる。第１、第２の不純物
領域４４、４５は前記ゲート電極４３を介して基板４１
に所定の間隔で形成され、ソース／ドレイン領域として
用いられる。ビット線４７は第１の不純物領域４４に連
結されるように形成されている。このビット線４７は前
記ワード線４３と交差するように形成されている。第１
の中間絶縁膜４６は前記ワード線４３とビット線４７と
の間に形成されている。ストレージノード４９はビット
線４７上に形成される第２の中間絶縁膜４８上に形成さ
れている。前記ストレージノード４９は第２の不純物領
域４５と電気的に接触している。セルプレート５１はキ
ャパシタ誘電体膜５０を介してストレージノード４９の
上に形成されている。尚、図４に示すように、アクティ
ブ領域５２はビット線４７とワード線２３に対して対角
線方向に配置されている。
【０００８】前記したように、ストレージノード４９と
セルプレート５１は、第１の不純物領域４４に連結され
るビット線４７のコンタクト部位上に広く拡張できるよ
うになっている。従って、キャパシタ部の面積がビット
線により制限を受けないので、キャパシタの容量を増加
させることができる。
セルプレート５１は、第１の不純物領域４４に連結され
るビット線４７のコンタクト部位上に広く拡張できるよ
うになっている。従って、キャパシタ部の面積がビット
線により制限を受けないので、キャパシタの容量を増加
させることができる。
【０００９】
【発明が解決しようとする課題】しかし、アクティブ領
域５２がビット線４７とワード線２３上に対角線方向に
配置されている。尚、そのアクティブ領域５２の両端は
曲がった配列をしているので、メモリセルは複雑な配置
構造を有する。従って、基板上に多数のアクティブ領域
を隔離させるための隔離領域を形成するためには複雑な
パターンを使用しなければならないので、パターン工程
が難しい。尚、アクティブ領域のパターンが対角線形態
になっているためパターン形成時にエッジ部分が多くな
るので、近接効果による焼結縮み（ｓｈｒｉｎｋａｇ
ｅ）とパターン変形が生ずる。よって、このような対角
線パターン構造は記憶密度が低下する。従って、前記従
来のスタックトキャパシタを有するメモリセルは高集積
化ＤＲＡＭセルとしての使用には適しない。
域５２がビット線４７とワード線２３上に対角線方向に
配置されている。尚、そのアクティブ領域５２の両端は
曲がった配列をしているので、メモリセルは複雑な配置
構造を有する。従って、基板上に多数のアクティブ領域
を隔離させるための隔離領域を形成するためには複雑な
パターンを使用しなければならないので、パターン工程
が難しい。尚、アクティブ領域のパターンが対角線形態
になっているためパターン形成時にエッジ部分が多くな
るので、近接効果による焼結縮み（ｓｈｒｉｎｋａｇ
ｅ）とパターン変形が生ずる。よって、このような対角
線パターン構造は記憶密度が低下する。従って、前記従
来のスタックトキャパシタを有するメモリセルは高集積
化ＤＲＡＭセルとしての使用には適しない。
【００１０】本発明はかかる問題点を解消するためのも
のであって、その目的はアクティブ領域のパターン構造
を改善して高い記憶密度を有するようにした半導体メモ
リセル及びその製造方法を提供することにある。本発明
の他の目的は、セル構造を改善してキャパシタの面積を
増加できるようにした半導体メモリセル及びその製造方
法を提供することにある。
のであって、その目的はアクティブ領域のパターン構造
を改善して高い記憶密度を有するようにした半導体メモ
リセル及びその製造方法を提供することにある。本発明
の他の目的は、セル構造を改善してキャパシタの面積を
増加できるようにした半導体メモリセル及びその製造方
法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体メモリセルは、半導体基板上に形
成され、第１、２の不純物領域を有するアクティブ領域
と、前記アクティブ領域上に形成されたゲート電極と、
前記半導体基板に前記アクティブ領域と隔離して形成さ
れ、コンタクトホールを有するフィールド領域と、前記
アクティブ領域の上側とフィールド領域の上側にわたっ
て形成され、第２の不純物領域と接続されたキャパシタ
と、前記コンタクトホールを介してビット線が前記第１
の不純物領域に接触するように前記コンタクトホールに
連接して形成された埋込領域とを有する。
の本発明による半導体メモリセルは、半導体基板上に形
成され、第１、２の不純物領域を有するアクティブ領域
と、前記アクティブ領域上に形成されたゲート電極と、
前記半導体基板に前記アクティブ領域と隔離して形成さ
れ、コンタクトホールを有するフィールド領域と、前記
アクティブ領域の上側とフィールド領域の上側にわたっ
て形成され、第２の不純物領域と接続されたキャパシタ
と、前記コンタクトホールを介してビット線が前記第１
の不純物領域に接触するように前記コンタクトホールに
連接して形成された埋込領域とを有する。
【００１２】本発明による半導体メモリセルの製造方法
は、半導体基板上にアクティブ領域とフィールド領域と
を形成する工程と、前記フィールド領域の下部にアクテ
ィブ領域と接触する埋込領域を形成する工程と、前記ア
クティブ領域上にゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして前記アクティブ領域に第１、２
の不純物領域を形成する工程と、前記埋込領域と連接す
るように前記フィールド領域内に第１のコンタクトホー
ルを形成する工程と、前記第１のコンタクトホールと前
記埋込領域を介して第１の不純物領域と接触するように
フィールド領域の上側にビット線を形成する工程と、前
記第２の不純物領域と接触させてアクティブ領域とフィ
ールド領域との上側にわたってキャパシタを形成する工
程とを含んでなる。
は、半導体基板上にアクティブ領域とフィールド領域と
を形成する工程と、前記フィールド領域の下部にアクテ
ィブ領域と接触する埋込領域を形成する工程と、前記ア
クティブ領域上にゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして前記アクティブ領域に第１、２
の不純物領域を形成する工程と、前記埋込領域と連接す
るように前記フィールド領域内に第１のコンタクトホー
ルを形成する工程と、前記第１のコンタクトホールと前
記埋込領域を介して第１の不純物領域と接触するように
フィールド領域の上側にビット線を形成する工程と、前
記第２の不純物領域と接触させてアクティブ領域とフィ
ールド領域との上側にわたってキャパシタを形成する工
程とを含んでなる。
【００１３】
【発明の実施の形態】以下、本発明を図面に基づいて詳
細に説明する。図６は本発明による多数の半導体メモリ
セルの配置状態を示す平面図である。図７は図６の半導
体メモリセルの配置の拡大図である。図８は図７のVIII
−VIII線における半導体メモリセルの断面図である。
細に説明する。図６は本発明による多数の半導体メモリ
セルの配置状態を示す平面図である。図７は図６の半導
体メモリセルの配置の拡大図である。図８は図７のVIII
−VIII線における半導体メモリセルの断面図である。
【００１４】図６及び図７によれば、半導体基板１上に
多数のワード線７と多数のビット線１０が交差するよう
に配列されている。アクティブ領域１６は前記ビット線
１０と平行し、前記ワード線７と交差するように、図面
上、左右上下方向にそれぞれ所定の距離を置いて形成さ
れている。この実施の形態ではアクティブ領域１６は長
方形に形成されているが、このアクティブ領域１６は少
なくとも５個以上の辺を有するように配置することもで
きる。前記アクティブ領域１６はフィールド領域２と互
いに隔離されている。メモリセルはビット線１０と重な
らない部分である前記アクティブ領域１６に配列されて
いる。
多数のワード線７と多数のビット線１０が交差するよう
に配列されている。アクティブ領域１６は前記ビット線
１０と平行し、前記ワード線７と交差するように、図面
上、左右上下方向にそれぞれ所定の距離を置いて形成さ
れている。この実施の形態ではアクティブ領域１６は長
方形に形成されているが、このアクティブ領域１６は少
なくとも５個以上の辺を有するように配置することもで
きる。前記アクティブ領域１６はフィールド領域２と互
いに隔離されている。メモリセルはビット線１０と重な
らない部分である前記アクティブ領域１６に配列されて
いる。
【００１５】図８に示すように、本発明によるメモリセ
ルは半導体基板１と、前記半導体基板１上に長方形に形
成され、第１及び第２の不純物領域４、５を形成するア
クティブ領域１６と、前記アクティブ領域１６上に順次
形成されるゲート絶縁膜６及びゲート電極７と、前記ア
クティブ領域１６と隔離形成され、第１のコンタクトホ
ール９を有するフィールド領域２と、前記第１のコンタ
クトホール９を介してビット線１０が前記第１の不純物
領域４と接触するように前記第１のコンタクトホール９
に連接して形成された埋込領域３と、前記半導体基板１
上に形成され、第２のコンタクトホール１２を有する第
１及び第２の中間絶縁膜８、１１と、前記第２のコンタ
クトホール１２を介して第２の不純物領域と接触するよ
うに前記半導体基板１の上側に形成されたストレージノ
ード１３と、前記ストレージノード１３上に形成された
誘電体膜１４及びセルプレート１５とを含んで構成され
る。
ルは半導体基板１と、前記半導体基板１上に長方形に形
成され、第１及び第２の不純物領域４、５を形成するア
クティブ領域１６と、前記アクティブ領域１６上に順次
形成されるゲート絶縁膜６及びゲート電極７と、前記ア
クティブ領域１６と隔離形成され、第１のコンタクトホ
ール９を有するフィールド領域２と、前記第１のコンタ
クトホール９を介してビット線１０が前記第１の不純物
領域４と接触するように前記第１のコンタクトホール９
に連接して形成された埋込領域３と、前記半導体基板１
上に形成され、第２のコンタクトホール１２を有する第
１及び第２の中間絶縁膜８、１１と、前記第２のコンタ
クトホール１２を介して第２の不純物領域と接触するよ
うに前記半導体基板１の上側に形成されたストレージノ
ード１３と、前記ストレージノード１３上に形成された
誘電体膜１４及びセルプレート１５とを含んで構成され
る。
【００１６】ここで、前記ｎチャンネルＭＯＳトランジ
スタは、ソース領域及びドレイン領域として用いられる
第１及び第２の不純物領域４、５と、ワード線として用
いられるゲート電極７で構成されている。前記第１及び
第２の不純物領域４、５は半導体基板１にチャンネル領
域を制限するために所定の間隔で形成されている。前記
ビット線１０は、ワード線として用いられる前記ゲート
電極７上に形成された第１の中間絶縁膜８と、フィール
ド領域２上に形成されたビット線コンタクトホール９と
を介してフィールド領域２の下に形成された埋込領域３
と連結される。前記埋込領域３は第１の不純物領域４に
連結されている。そして、トランジスタと対を成してメ
モリセルを構成するキャパシタは、一方の第２の不純物
領域５に連結される。
スタは、ソース領域及びドレイン領域として用いられる
第１及び第２の不純物領域４、５と、ワード線として用
いられるゲート電極７で構成されている。前記第１及び
第２の不純物領域４、５は半導体基板１にチャンネル領
域を制限するために所定の間隔で形成されている。前記
ビット線１０は、ワード線として用いられる前記ゲート
電極７上に形成された第１の中間絶縁膜８と、フィール
ド領域２上に形成されたビット線コンタクトホール９と
を介してフィールド領域２の下に形成された埋込領域３
と連結される。前記埋込領域３は第１の不純物領域４に
連結されている。そして、トランジスタと対を成してメ
モリセルを構成するキャパシタは、一方の第２の不純物
領域５に連結される。
【００１７】前記キャパシタは第２の不純物領域５に連
結されたストレージノード１３と、キャパシタ誘電体膜
１４を介して前記ストレージノード１３を覆うために形
成されたセルプレート１５とから構成される。ここで、
前記キャパシタはフィールド領域２で形成されるビット
線１０の上部にまで形成させることができる。さらに、
このキャパシタのストレージノード１３はゲート電極７
の上側にまで延びている。このストレージノード１３は
第１及び第２の中間絶縁膜８、１１内に形成された第２
のコンタクトホール１２を介して前記第２の不純物領域
５に連結されている。前記第２の中間絶縁膜１１は第１
の中間絶縁膜８上に形成されている。
結されたストレージノード１３と、キャパシタ誘電体膜
１４を介して前記ストレージノード１３を覆うために形
成されたセルプレート１５とから構成される。ここで、
前記キャパシタはフィールド領域２で形成されるビット
線１０の上部にまで形成させることができる。さらに、
このキャパシタのストレージノード１３はゲート電極７
の上側にまで延びている。このストレージノード１３は
第１及び第２の中間絶縁膜８、１１内に形成された第２
のコンタクトホール１２を介して前記第２の不純物領域
５に連結されている。前記第２の中間絶縁膜１１は第１
の中間絶縁膜８上に形成されている。
【００１８】前記のように構成される本発明によるメモ
リセルの製造方法を図９〜図１０を参照して詳細に説明
する。図は本発明によるメモリセルの製造工程断面図で
ある。図９，図１０に示すように、本発明による半導体
メモリセルの製造方法は、半導体基板１上にアクティブ
領域１６とフィールド領域２を形成する工程と、前記フ
ィールド領域２の下部に前記アクティブ領域１６と接触
するように埋込領域３を形成する工程と、前記アクティ
ブ領域１６上にゲート絶縁膜６とゲート電極７を順次形
成する工程と、前記ゲート電極７をマスクとして前記ア
クティブ領域１６に第１、２の不純物領域４、５を形成
する工程と、前記フィールド領域２内に埋込領域３と連
接するように第１のコンタクトホール９を形成する工程
と、前記第１のコンタクトホール９を介して埋込領域３
と接触するようにフィールド領域２の上側にビット線１
０を形成する工程と、前記半導体基板１上に第２のコン
タクトホール１２を有する第１及び第２の中間絶縁膜
８、１１を形成する工程と、前記第２のコンタクトホー
ル１２を介して前記第２の不純物領域５と接触するよう
に前記半導体基板１上にストレージノード１３を形成す
る工程と、前記ストレージノード１３上に誘電体膜１４
とセルプレート１５を形成する工程とを有する。
リセルの製造方法を図９〜図１０を参照して詳細に説明
する。図は本発明によるメモリセルの製造工程断面図で
ある。図９，図１０に示すように、本発明による半導体
メモリセルの製造方法は、半導体基板１上にアクティブ
領域１６とフィールド領域２を形成する工程と、前記フ
ィールド領域２の下部に前記アクティブ領域１６と接触
するように埋込領域３を形成する工程と、前記アクティ
ブ領域１６上にゲート絶縁膜６とゲート電極７を順次形
成する工程と、前記ゲート電極７をマスクとして前記ア
クティブ領域１６に第１、２の不純物領域４、５を形成
する工程と、前記フィールド領域２内に埋込領域３と連
接するように第１のコンタクトホール９を形成する工程
と、前記第１のコンタクトホール９を介して埋込領域３
と接触するようにフィールド領域２の上側にビット線１
０を形成する工程と、前記半導体基板１上に第２のコン
タクトホール１２を有する第１及び第２の中間絶縁膜
８、１１を形成する工程と、前記第２のコンタクトホー
ル１２を介して前記第２の不純物領域５と接触するよう
に前記半導体基板１上にストレージノード１３を形成す
る工程と、前記ストレージノード１３上に誘電体膜１４
とセルプレート１５を形成する工程とを有する。
【００１９】これをより詳しく説明する。図９（ａ）に
示すように、シリコン基板１上にＢ+ イオンをイオン注
入してｐ型ウェル１ａを形成する。前記ｐ型ウェル１ａ
が形成された半導体基板１上に長方形のアクティブ領域
とフィールド領域をフォトエッチングとＬＯＣＯＳ方法
により形成する。続いて、ビット線を連結するための埋
込領域を形成するために感光膜パターン３ａを塗布す
る。この際、前記埋込領域形成用の感光膜パターン３ａ
は、トランジスタのソース領域として用いられる不純物
領域に僅かにオーバーラップするようにフィールド領域
２上に形成する。その後、ビット線のアンダーパスとし
て充分な伝導性を有するように高いドーズイオン注入を
施して、フィールド領域２の下部にｎ+ 型埋込領域３を
形成する。この際、イオン注入はドーパントがフィール
ド領域２を貫いて注入されるように高いイオン注入エネ
ルギーを用いて行われる。次に、図９（ｂ）に示すよう
に、基板１のアクティブ領域上にゲート絶縁膜６とゲー
ト電極７を順次形成する。その際、図９（ｃ）に示すよ
うに、アクティブ領域１６内に前記ゲート電極７をマス
クとして不純物を注入し、ｎ- 型ＬＤＤ領域である第１
及び第２の不純物領域４、５を形成する。続いて、図９
（ｄ）に示すように、基板１の全面に第１の中間絶縁膜
８をドープした後、フィールド領域２に第１のコンタク
トホール９を形成する。次に、図９（ｅ）に示すよう
に、前記第１のコンタクトホール９を含んだ第１の中間
絶縁膜８上にビット線として用いられるドープされたポ
リシリコンを蒸着する。その後、前記ドープされたポリ
シリコンを所定のパターンにエッチングしてビット線１
０を形成する。次に、図９（ｆ）に示すように、基板１
の全面に第２の中間絶縁膜１１を形成する。その後、前
記第２の中間絶縁膜１１と第１の中間絶縁膜８を所定の
パターンにエッチングしてトランジスタのドレイン領域
として用いられる第２の不純物領域５が露出するように
第２のコンタクトホール１２を形成する。次に、図９
（ｇ）に示すように、基板１の全面にドープされたポリ
シリコンを蒸着した後、これを所定のパターンにエッチ
ングしてストレージノード１３を形成する。その後、基
板１の全面にキャパシタ誘電体膜１４を形成する。次
に、このキャパシタ誘電体膜１４上にポリシリコンを蒸
着してセルプレート１５を形成することにより、メモリ
セルが完成する。
示すように、シリコン基板１上にＢ+ イオンをイオン注
入してｐ型ウェル１ａを形成する。前記ｐ型ウェル１ａ
が形成された半導体基板１上に長方形のアクティブ領域
とフィールド領域をフォトエッチングとＬＯＣＯＳ方法
により形成する。続いて、ビット線を連結するための埋
込領域を形成するために感光膜パターン３ａを塗布す
る。この際、前記埋込領域形成用の感光膜パターン３ａ
は、トランジスタのソース領域として用いられる不純物
領域に僅かにオーバーラップするようにフィールド領域
２上に形成する。その後、ビット線のアンダーパスとし
て充分な伝導性を有するように高いドーズイオン注入を
施して、フィールド領域２の下部にｎ+ 型埋込領域３を
形成する。この際、イオン注入はドーパントがフィール
ド領域２を貫いて注入されるように高いイオン注入エネ
ルギーを用いて行われる。次に、図９（ｂ）に示すよう
に、基板１のアクティブ領域上にゲート絶縁膜６とゲー
ト電極７を順次形成する。その際、図９（ｃ）に示すよ
うに、アクティブ領域１６内に前記ゲート電極７をマス
クとして不純物を注入し、ｎ- 型ＬＤＤ領域である第１
及び第２の不純物領域４、５を形成する。続いて、図９
（ｄ）に示すように、基板１の全面に第１の中間絶縁膜
８をドープした後、フィールド領域２に第１のコンタク
トホール９を形成する。次に、図９（ｅ）に示すよう
に、前記第１のコンタクトホール９を含んだ第１の中間
絶縁膜８上にビット線として用いられるドープされたポ
リシリコンを蒸着する。その後、前記ドープされたポリ
シリコンを所定のパターンにエッチングしてビット線１
０を形成する。次に、図９（ｆ）に示すように、基板１
の全面に第２の中間絶縁膜１１を形成する。その後、前
記第２の中間絶縁膜１１と第１の中間絶縁膜８を所定の
パターンにエッチングしてトランジスタのドレイン領域
として用いられる第２の不純物領域５が露出するように
第２のコンタクトホール１２を形成する。次に、図９
（ｇ）に示すように、基板１の全面にドープされたポリ
シリコンを蒸着した後、これを所定のパターンにエッチ
ングしてストレージノード１３を形成する。その後、基
板１の全面にキャパシタ誘電体膜１４を形成する。次
に、このキャパシタ誘電体膜１４上にポリシリコンを蒸
着してセルプレート１５を形成することにより、メモリ
セルが完成する。
【００２０】
【発明の効果】以上説明したように、本発明によるメモ
リセルは、ビット線がフィールド領域の下部に形成され
た埋込領域を介してアクティブ領域内の第１の不純物領
域に連結されるために、キャパシタ面積がビット線によ
り制限を受けなくなる。これにより、キャパシタ容量を
も増加させることができるので、セルの高集積化に適す
る。尚、アクティブ領域のパターンがビット線にオーバ
ーラップすることなく平行に配列されるので、パターン
工程が容易に行われる。さらに、アクティブ領域のパタ
ーンが長方形になっているため対角線形態のアクティブ
パターン構造に比べて角部分が少なくなるので、近接効
果によるパターンの焼結縮み（ｓｈｒｉｎｋａｇｅ）現
象が減少する。従って、従来の対角線アクティブパター
ンに比べて同一面積における記憶密度が高くなるので、
セルの高集積化が可能である。
リセルは、ビット線がフィールド領域の下部に形成され
た埋込領域を介してアクティブ領域内の第１の不純物領
域に連結されるために、キャパシタ面積がビット線によ
り制限を受けなくなる。これにより、キャパシタ容量を
も増加させることができるので、セルの高集積化に適す
る。尚、アクティブ領域のパターンがビット線にオーバ
ーラップすることなく平行に配列されるので、パターン
工程が容易に行われる。さらに、アクティブ領域のパタ
ーンが長方形になっているため対角線形態のアクティブ
パターン構造に比べて角部分が少なくなるので、近接効
果によるパターンの焼結縮み（ｓｈｒｉｎｋａｇｅ）現
象が減少する。従って、従来の対角線アクティブパター
ンに比べて同一面積における記憶密度が高くなるので、
セルの高集積化が可能である。
【図面の簡単な説明】
【図１】 従来の半導体メモリセルの等価回路図であ
る。
る。
【図２】 従来のスタックトキャパシタ構造を有する半
導体メモリセルの配置平面図である。
導体メモリセルの配置平面図である。
【図３】 図２のIII−III線におけるメモリセルの断面
図である。
図である。
【図４】 従来のスタックトキャパシタ構造を有するメ
モリセルの配置平面図である。
モリセルの配置平面図である。
【図５】 図４のＶ−Ｖ線におけるメモリセルの断面図
である。
である。
【図６】 本発明による多数の半導体メモリセルの配置
平面図である。
平面図である。
【図７】 図６におけるメモリセルの配置平面拡大図で
ある。
ある。
【図８】 図７のVIII−VIII線におけるメモリセルの断
面図である。
面図である。
【図９】 本発明による半導体メモリセルの製造工程断
面図である。
面図である。
【図１０】 本発明による半導体メモリセルの製造工程
断面図である。
断面図である。
１…半導体基板、２…フィールド領域、３…埋込領域、
４…第１の不純物領域、５…第２の不純物領域、６…ゲ
ート絶縁膜、７…ゲート電極、８…第１の中間絶縁膜、
９…第１のコンタクトホール、１０…ビット線、１１…
第２の中間絶縁膜、１２…第２のコンタクトホール、１
３…ストレージノード、１４…誘電体膜、１５…セルプ
レート、１６…アクティブ領域。
４…第１の不純物領域、５…第２の不純物領域、６…ゲ
ート絶縁膜、７…ゲート電極、８…第１の中間絶縁膜、
９…第１のコンタクトホール、１０…ビット線、１１…
第２の中間絶縁膜、１２…第２のコンタクトホール、１
３…ストレージノード、１４…誘電体膜、１５…セルプ
レート、１６…アクティブ領域。
Claims (4)
- 【請求項１】 半導体基板と、 前記半導体基板に形成され、第１、２の不純物領域を有
するアクティブ領域と、 前記アクティブ領域上に形成されたゲート電極と、 前記半導体基板上に前記アクティブ領域を隔離するよう
に形成されるとともに、コンタクトホールを有するフィ
ールド領域と、 前記フィールド領域の下側の少なくとも前記コンタクト
ホールが形成された箇所を含む部分から前記第１の不純
物領域へかけて第１の不純物領域と電気的に連結される
ように形成された埋込領域と、 前記コンタクトホールを介して前記埋込領域と電気的に
連結されたビット線と、 前記アクティブ領域からフィールド領域にわたるように
形成され、第２の不純物領域と電気的に接続されたキャ
パシタと、 を有することを特徴とする半導体メモリセル。 - 【請求項２】 半導体基板と、 前記半導体基板に長方形に形成され、第１及び第２の不
純物領域を形成するアクティブ領域と、 前記アクティブ領域上に形成されたゲート絶縁膜及びゲ
ート電極と、 前記アクティブ領域と隔離形成され、第１のコンタクト
ホールを有するフィールド領域と、 前記第１のコンタクトホールを介してビット線が前記第
１の不純物領域と接触するように前記第１のコンタクト
ホールに連接して形成された埋込領域と、 前記半導体基板上に形成され、第２のコンタクトホール
を有する第１及び第２の中間絶縁膜と、 前記第２のコンタクトホールを介して第２の不純物領域
と接触するように前記半導体基板上に形成されたストレ
ージノードと、 前記ストレージノード上に形成された誘電体膜及びセル
プレートと、を有することを特徴とする半導体メモリセ
ル。 - 【請求項３】 半導体基板上にアクティブ領域とフィー
ルド領域を形成する工程と、 前記フィールド領域の下部及びアクティブ領域の所定の
領域に埋込領域を形成する工程と、 前記アクティブ領域上の所定の領域にゲート電極を形成
する工程と、 前記ゲート電極をマスクとして前記ゲート電極の両側の
アクティブ領域に第１、２の不純物領域を形成する工程
と、 前記埋込領域が露出されるように前記フィールド領域内
にコンタクトホールを形成する工程と、 前記コンタクトホール及び前記埋込領域を介して第１の
不純物領域と接触するようにフィールド領域の上側にビ
ット線を形成する工程と、 前記第２の不純物領域と接触させて、アクティブ領域と
フィールド領域にわたってキャパシタを形成する工程と
を含むことを特徴とする半導体メモリセルの製造方法。 - 【請求項４】 半導体基板上にアクティブ領域とフィー
ルド領域を形成する工程と、 前記フィールド領域の下部に前記アクティブ領域と接触
するように埋込領域を形成する工程と、 前記アクティブ領域上にゲート絶縁膜とゲート電極を順
次形成する工程と、 前記ゲート電極をマスクとして前記アクティブ領域に第
１、２の不純物領域を形成する工程と、 前記フィールド領域内に埋込領域と接触するように第１
のコンタクトホールを形成する工程と、 前記第１のコンタクトホール及び埋込領域を介して第１
の不純物領域と接触するようにフィールド領域の上側に
ビット線を形成する工程と、 前記半導体基板上に第２のコンタクトホールを有する第
１及び第２の中間絶縁膜を形成する工程と、 前記第２のコンタクトホールを介して前記第２の不純物
領域と接触するように前記半導体基板上にストレージノ
ードを形成する工程と、 前記ストレージノード上に誘電体膜とセルプレートを形
成する工程と、を含んでなることを特徴とする半導体メ
モリセルの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248247A JP2759631B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体メモリセル及びその製造方法 |
| US08/524,286 US5663585A (en) | 1995-09-04 | 1995-09-06 | DRAM having a buried region contacted through a field region |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248247A JP2759631B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体メモリセル及びその製造方法 |
| US08/524,286 US5663585A (en) | 1995-09-04 | 1995-09-06 | DRAM having a buried region contacted through a field region |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974173A JPH0974173A (ja) | 1997-03-18 |
| JP2759631B2 true JP2759631B2 (ja) | 1998-05-28 |
Family
ID=26538673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248247A Expired - Lifetime JP2759631B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体メモリセル及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5663585A (ja) |
| JP (1) | JP2759631B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532325B2 (ja) * | 1995-07-21 | 2004-05-31 | 株式会社東芝 | 半導体記憶装置 |
| KR100198624B1 (ko) * | 1995-12-20 | 1999-06-15 | 구본준 | 반도체 소자의 제조방법 |
| KR0179806B1 (ko) * | 1995-12-30 | 1999-03-20 | 문정환 | 반도체 메모리셀 제조방법 |
| US6429473B1 (en) * | 1996-07-30 | 2002-08-06 | International Business Machines Corporation | DRAM cell with stacked capacitor self-aligned to bitline |
| US6369432B1 (en) | 1998-02-23 | 2002-04-09 | Micron Technology, Inc. | Enhanced capacitor shape |
| JP2000164812A (ja) * | 1998-11-27 | 2000-06-16 | Sharp Corp | 半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150879A (ja) * | 1985-12-25 | 1987-07-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02356A (ja) * | 1988-05-20 | 1990-01-05 | Hitachi Ltd | 半導体装置 |
| JP2777896B2 (ja) * | 1989-01-20 | 1998-07-23 | 富士通株式会社 | 半導体記憶装置 |
| US5172202A (en) * | 1989-05-31 | 1992-12-15 | Nec Corporation | Semiconductor memory cell having high density structure |
| JP2508288B2 (ja) * | 1989-08-30 | 1996-06-19 | 三菱電機株式会社 | 半導体記憶装置 |
-
1995
- 1995-09-04 JP JP7248247A patent/JP2759631B2/ja not_active Expired - Lifetime
- 1995-09-06 US US08/524,286 patent/US5663585A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5663585A (en) | 1997-09-02 |
| JPH0974173A (ja) | 1997-03-18 |
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