JP2759631B2 - 半導体メモリセル及びその製造方法 - Google Patents
半導体メモリセル及びその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
係り、特に改善されたパターン構造のアクティブ領域を
有する半導体メモリセル及びその製造方法に関する。
RAMセルは、図1のような等価回路で構成されてデー
タの記憶又は判読機能を行うようになっている。図1は
データを記憶/判読する機能を説明するために示した半
導体メモリセルの等価回路図である。図1によれば、メ
モリセル100はトランジスタQとキャパシタCsの対
で構成される。前記トランジスタQのゲート電極はワー
ド線200に連結され、ソース/ドレイン電極のうち、
一方はキャパシタCsの一つの電極に連結され、他方は
ビット線300に連結されている。
作を説明すると、次の通りである。先ず、データを記憶
させる場合、ワード線200に所定の電圧を加え、トラ
ンジスタQを導通させる。続いて、ビット線300に加
えられた電荷がキャパシタCsに充電され、データが記
憶される。一方、データを判読する場合、ワード線20
0に所定の電圧を加え、トランジスタQを導通させてキ
ャパシタに充電された電荷をビット線300を通して読
み出す。
のメモリセルの配置図及びその構造を図2及び図3を参
照して説明する。図2は従来のメモリセルの平面配置図
である。図3は図2のIII−III線における断面図であ
る。メモリセルはシリコン基板21上に形成されたMO
Sトランジスタとキャパシタで構成されている。そのM
OSトランジスタはワード線として用いられるゲート電
極23、ドレイン領域及びソース領域として用いられる
n+不純物拡散領域24、25で構成される。前記n+
不純物拡散領域24、25はチャンネル領域を制限する
ためにシリコン基板21に互いに所定の距離を置いて形
成されている。前記ゲート電極23はゲート酸化膜22
を介してチャンネル領域の上部に形成されている。前記
キャパシタはドレイン領域として用いられるn+ 不純物
領域24に連結されている。このキャパシタは前記n+
不純物拡散領域24に連結されたストレージノード26
と、キャパシタ誘電体膜27を介してストレージノード
26上に形成されたセルプレート28とから構成され
る。一方、ビット線31はコンタクトホール30を介し
てソース領域25に連結されている。図中、中間絶縁膜
29は前記ビット線31とワード線23とセルプレート
28との間に形成されている。
クティブ領域の部分にキャパシタを形成したうえ、その
キャパシタの上側にビット線を形成するようになってい
る。このように形成されるキャパシタの面積は、前記ビ
ット線により制限を受ける為に、特に高集積メモリセル
構造ではキャパシタの占有面積はさらに減少する。この
ようにキャパシタ面積が減少すると、データに対する判
読マージン(reading margin)が減少す
ることになってデータの判読を誤るので、セルを安定化
させることが出来なくなる。従って、大きい判読マージ
ンを得るためには、ストレージノード26、誘電体膜2
7、及びセルプレート28からなるキャパシタの面積を
広げることが好ましい。しかし、かかる場合、キャパシ
タの段差が大きくなり、ビット線コンタクトホール30
のアスベクト比が大きくなる。これにより、ビット線用
金属物質の蒸着時、前記コンタクトホール内でボイドが
形成される恐れがあるために、セル特性が悪くなる可能
性がある。尚、コンタクトフィリングとラインパターニ
ングの側面において工程上の難しさが伴うために、セル
の高集積化には適しない。
タックトキャパシタ構造をビット線上に形成したDRA
Mセルが下記のように提案された。図4はビット線上に
スタックトキャパシタ構造を有する従来のメモリセルの
配置平面図である。図5は図4のV−V線における断面
図である。
コン基板41上に形成されたゲート酸化膜42上に形成
され、ワード線として用いられる。第1、第2の不純物
領域44、45は前記ゲート電極43を介して基板41
に所定の間隔で形成され、ソース/ドレイン領域として
用いられる。ビット線47は第1の不純物領域44に連
結されるように形成されている。このビット線47は前
記ワード線43と交差するように形成されている。第1
の中間絶縁膜46は前記ワード線43とビット線47と
の間に形成されている。ストレージノード49はビット
線47上に形成される第2の中間絶縁膜48上に形成さ
れている。前記ストレージノード49は第2の不純物領
域45と電気的に接触している。セルプレート51はキ
ャパシタ誘電体膜50を介してストレージノード49の
上に形成されている。尚、図4に示すように、アクティ
ブ領域52はビット線47とワード線23に対して対角
線方向に配置されている。
セルプレート51は、第1の不純物領域44に連結され
るビット線47のコンタクト部位上に広く拡張できるよ
うになっている。従って、キャパシタ部の面積がビット
線により制限を受けないので、キャパシタの容量を増加
させることができる。
域52がビット線47とワード線23上に対角線方向に
配置されている。尚、そのアクティブ領域52の両端は
曲がった配列をしているので、メモリセルは複雑な配置
構造を有する。従って、基板上に多数のアクティブ領域
を隔離させるための隔離領域を形成するためには複雑な
パターンを使用しなければならないので、パターン工程
が難しい。尚、アクティブ領域のパターンが対角線形態
になっているためパターン形成時にエッジ部分が多くな
るので、近接効果による焼結縮み(shrinkag
e)とパターン変形が生ずる。よって、このような対角
線パターン構造は記憶密度が低下する。従って、前記従
来のスタックトキャパシタを有するメモリセルは高集積
化DRAMセルとしての使用には適しない。
のであって、その目的はアクティブ領域のパターン構造
を改善して高い記憶密度を有するようにした半導体メモ
リセル及びその製造方法を提供することにある。本発明
の他の目的は、セル構造を改善してキャパシタの面積を
増加できるようにした半導体メモリセル及びその製造方
法を提供することにある。
の本発明による半導体メモリセルは、半導体基板上に形
成され、第1、2の不純物領域を有するアクティブ領域
と、前記アクティブ領域上に形成されたゲート電極と、
前記半導体基板に前記アクティブ領域と隔離して形成さ
れ、コンタクトホールを有するフィールド領域と、前記
アクティブ領域の上側とフィールド領域の上側にわたっ
て形成され、第2の不純物領域と接続されたキャパシタ
と、前記コンタクトホールを介してビット線が前記第1
の不純物領域に接触するように前記コンタクトホールに
連接して形成された埋込領域とを有する。
は、半導体基板上にアクティブ領域とフィールド領域と
を形成する工程と、前記フィールド領域の下部にアクテ
ィブ領域と接触する埋込領域を形成する工程と、前記ア
クティブ領域上にゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして前記アクティブ領域に第1、2
の不純物領域を形成する工程と、前記埋込領域と連接す
るように前記フィールド領域内に第1のコンタクトホー
ルを形成する工程と、前記第1のコンタクトホールと前
記埋込領域を介して第1の不純物領域と接触するように
フィールド領域の上側にビット線を形成する工程と、前
記第2の不純物領域と接触させてアクティブ領域とフィ
ールド領域との上側にわたってキャパシタを形成する工
程とを含んでなる。
細に説明する。図6は本発明による多数の半導体メモリ
セルの配置状態を示す平面図である。図7は図6の半導
体メモリセルの配置の拡大図である。図8は図7のVIII
−VIII線における半導体メモリセルの断面図である。
多数のワード線7と多数のビット線10が交差するよう
に配列されている。アクティブ領域16は前記ビット線
10と平行し、前記ワード線7と交差するように、図面
上、左右上下方向にそれぞれ所定の距離を置いて形成さ
れている。この実施の形態ではアクティブ領域16は長
方形に形成されているが、このアクティブ領域16は少
なくとも5個以上の辺を有するように配置することもで
きる。前記アクティブ領域16はフィールド領域2と互
いに隔離されている。メモリセルはビット線10と重な
らない部分である前記アクティブ領域16に配列されて
いる。
ルは半導体基板1と、前記半導体基板1上に長方形に形
成され、第1及び第2の不純物領域4、5を形成するア
クティブ領域16と、前記アクティブ領域16上に順次
形成されるゲート絶縁膜6及びゲート電極7と、前記ア
クティブ領域16と隔離形成され、第1のコンタクトホ
ール9を有するフィールド領域2と、前記第1のコンタ
クトホール9を介してビット線10が前記第1の不純物
領域4と接触するように前記第1のコンタクトホール9
に連接して形成された埋込領域3と、前記半導体基板1
上に形成され、第2のコンタクトホール12を有する第
1及び第2の中間絶縁膜8、11と、前記第2のコンタ
クトホール12を介して第2の不純物領域と接触するよ
うに前記半導体基板1の上側に形成されたストレージノ
ード13と、前記ストレージノード13上に形成された
誘電体膜14及びセルプレート15とを含んで構成され
る。
スタは、ソース領域及びドレイン領域として用いられる
第1及び第2の不純物領域4、5と、ワード線として用
いられるゲート電極7で構成されている。前記第1及び
第2の不純物領域4、5は半導体基板1にチャンネル領
域を制限するために所定の間隔で形成されている。前記
ビット線10は、ワード線として用いられる前記ゲート
電極7上に形成された第1の中間絶縁膜8と、フィール
ド領域2上に形成されたビット線コンタクトホール9と
を介してフィールド領域2の下に形成された埋込領域3
と連結される。前記埋込領域3は第1の不純物領域4に
連結されている。そして、トランジスタと対を成してメ
モリセルを構成するキャパシタは、一方の第2の不純物
領域5に連結される。
結されたストレージノード13と、キャパシタ誘電体膜
14を介して前記ストレージノード13を覆うために形
成されたセルプレート15とから構成される。ここで、
前記キャパシタはフィールド領域2で形成されるビット
線10の上部にまで形成させることができる。さらに、
このキャパシタのストレージノード13はゲート電極7
の上側にまで延びている。このストレージノード13は
第1及び第2の中間絶縁膜8、11内に形成された第2
のコンタクトホール12を介して前記第2の不純物領域
5に連結されている。前記第2の中間絶縁膜11は第1
の中間絶縁膜8上に形成されている。
リセルの製造方法を図9〜図10を参照して詳細に説明
する。図は本発明によるメモリセルの製造工程断面図で
ある。図9,図10に示すように、本発明による半導体
メモリセルの製造方法は、半導体基板1上にアクティブ
領域16とフィールド領域2を形成する工程と、前記フ
ィールド領域2の下部に前記アクティブ領域16と接触
するように埋込領域3を形成する工程と、前記アクティ
ブ領域16上にゲート絶縁膜6とゲート電極7を順次形
成する工程と、前記ゲート電極7をマスクとして前記ア
クティブ領域16に第1、2の不純物領域4、5を形成
する工程と、前記フィールド領域2内に埋込領域3と連
接するように第1のコンタクトホール9を形成する工程
と、前記第1のコンタクトホール9を介して埋込領域3
と接触するようにフィールド領域2の上側にビット線1
0を形成する工程と、前記半導体基板1上に第2のコン
タクトホール12を有する第1及び第2の中間絶縁膜
8、11を形成する工程と、前記第2のコンタクトホー
ル12を介して前記第2の不純物領域5と接触するよう
に前記半導体基板1上にストレージノード13を形成す
る工程と、前記ストレージノード13上に誘電体膜14
とセルプレート15を形成する工程とを有する。
示すように、シリコン基板1上にB+ イオンをイオン注
入してp型ウェル1aを形成する。前記p型ウェル1a
が形成された半導体基板1上に長方形のアクティブ領域
とフィールド領域をフォトエッチングとLOCOS方法
により形成する。続いて、ビット線を連結するための埋
込領域を形成するために感光膜パターン3aを塗布す
る。この際、前記埋込領域形成用の感光膜パターン3a
は、トランジスタのソース領域として用いられる不純物
領域に僅かにオーバーラップするようにフィールド領域
2上に形成する。その後、ビット線のアンダーパスとし
て充分な伝導性を有するように高いドーズイオン注入を
施して、フィールド領域2の下部にn+ 型埋込領域3を
形成する。この際、イオン注入はドーパントがフィール
ド領域2を貫いて注入されるように高いイオン注入エネ
ルギーを用いて行われる。次に、図9(b)に示すよう
に、基板1のアクティブ領域上にゲート絶縁膜6とゲー
ト電極7を順次形成する。その際、図9(c)に示すよ
うに、アクティブ領域16内に前記ゲート電極7をマス
クとして不純物を注入し、n- 型LDD領域である第1
及び第2の不純物領域4、5を形成する。続いて、図9
(d)に示すように、基板1の全面に第1の中間絶縁膜
8をドープした後、フィールド領域2に第1のコンタク
トホール9を形成する。次に、図9(e)に示すよう
に、前記第1のコンタクトホール9を含んだ第1の中間
絶縁膜8上にビット線として用いられるドープされたポ
リシリコンを蒸着する。その後、前記ドープされたポリ
シリコンを所定のパターンにエッチングしてビット線1
0を形成する。次に、図9(f)に示すように、基板1
の全面に第2の中間絶縁膜11を形成する。その後、前
記第2の中間絶縁膜11と第1の中間絶縁膜8を所定の
パターンにエッチングしてトランジスタのドレイン領域
として用いられる第2の不純物領域5が露出するように
第2のコンタクトホール12を形成する。次に、図9
(g)に示すように、基板1の全面にドープされたポリ
シリコンを蒸着した後、これを所定のパターンにエッチ
ングしてストレージノード13を形成する。その後、基
板1の全面にキャパシタ誘電体膜14を形成する。次
に、このキャパシタ誘電体膜14上にポリシリコンを蒸
着してセルプレート15を形成することにより、メモリ
セルが完成する。
リセルは、ビット線がフィールド領域の下部に形成され
た埋込領域を介してアクティブ領域内の第1の不純物領
域に連結されるために、キャパシタ面積がビット線によ
り制限を受けなくなる。これにより、キャパシタ容量を
も増加させることができるので、セルの高集積化に適す
る。尚、アクティブ領域のパターンがビット線にオーバ
ーラップすることなく平行に配列されるので、パターン
工程が容易に行われる。さらに、アクティブ領域のパタ
ーンが長方形になっているため対角線形態のアクティブ
パターン構造に比べて角部分が少なくなるので、近接効
果によるパターンの焼結縮み(shrinkage)現
象が減少する。従って、従来の対角線アクティブパター
ンに比べて同一面積における記憶密度が高くなるので、
セルの高集積化が可能である。
る。
導体メモリセルの配置平面図である。
図である。
モリセルの配置平面図である。
である。
平面図である。
ある。
面図である。
面図である。
断面図である。
4…第1の不純物領域、5…第2の不純物領域、6…ゲ
ート絶縁膜、7…ゲート電極、8…第1の中間絶縁膜、
9…第1のコンタクトホール、10…ビット線、11…
第2の中間絶縁膜、12…第2のコンタクトホール、1
3…ストレージノード、14…誘電体膜、15…セルプ
レート、16…アクティブ領域。
Claims (4)
- 【請求項1】 半導体基板と、 前記半導体基板に形成され、第1、2の不純物領域を有
するアクティブ領域と、 前記アクティブ領域上に形成されたゲート電極と、 前記半導体基板上に前記アクティブ領域を隔離するよう
に形成されるとともに、コンタクトホールを有するフィ
ールド領域と、 前記フィールド領域の下側の少なくとも前記コンタクト
ホールが形成された箇所を含む部分から前記第1の不純
物領域へかけて第1の不純物領域と電気的に連結される
ように形成された埋込領域と、 前記コンタクトホールを介して前記埋込領域と電気的に
連結されたビット線と、 前記アクティブ領域からフィールド領域にわたるように
形成され、第2の不純物領域と電気的に接続されたキャ
パシタと、 を有することを特徴とする半導体メモリセル。 - 【請求項2】 半導体基板と、 前記半導体基板に長方形に形成され、第1及び第2の不
純物領域を形成するアクティブ領域と、 前記アクティブ領域上に形成されたゲート絶縁膜及びゲ
ート電極と、 前記アクティブ領域と隔離形成され、第1のコンタクト
ホールを有するフィールド領域と、 前記第1のコンタクトホールを介してビット線が前記第
1の不純物領域と接触するように前記第1のコンタクト
ホールに連接して形成された埋込領域と、 前記半導体基板上に形成され、第2のコンタクトホール
を有する第1及び第2の中間絶縁膜と、 前記第2のコンタクトホールを介して第2の不純物領域
と接触するように前記半導体基板上に形成されたストレ
ージノードと、 前記ストレージノード上に形成された誘電体膜及びセル
プレートと、を有することを特徴とする半導体メモリセ
ル。 - 【請求項3】 半導体基板上にアクティブ領域とフィー
ルド領域を形成する工程と、 前記フィールド領域の下部及びアクティブ領域の所定の
領域に埋込領域を形成する工程と、 前記アクティブ領域上の所定の領域にゲート電極を形成
する工程と、 前記ゲート電極をマスクとして前記ゲート電極の両側の
アクティブ領域に第1、2の不純物領域を形成する工程
と、 前記埋込領域が露出されるように前記フィールド領域内
にコンタクトホールを形成する工程と、 前記コンタクトホール及び前記埋込領域を介して第1の
不純物領域と接触するようにフィールド領域の上側にビ
ット線を形成する工程と、 前記第2の不純物領域と接触させて、アクティブ領域と
フィールド領域にわたってキャパシタを形成する工程と
を含むことを特徴とする半導体メモリセルの製造方法。 - 【請求項4】 半導体基板上にアクティブ領域とフィー
ルド領域を形成する工程と、 前記フィールド領域の下部に前記アクティブ領域と接触
するように埋込領域を形成する工程と、 前記アクティブ領域上にゲート絶縁膜とゲート電極を順
次形成する工程と、 前記ゲート電極をマスクとして前記アクティブ領域に第
1、2の不純物領域を形成する工程と、 前記フィールド領域内に埋込領域と接触するように第1
のコンタクトホールを形成する工程と、 前記第1のコンタクトホール及び埋込領域を介して第1
の不純物領域と接触するようにフィールド領域の上側に
ビット線を形成する工程と、 前記半導体基板上に第2のコンタクトホールを有する第
1及び第2の中間絶縁膜を形成する工程と、 前記第2のコンタクトホールを介して前記第2の不純物
領域と接触するように前記半導体基板上にストレージノ
ードを形成する工程と、 前記ストレージノード上に誘電体膜とセルプレートを形
成する工程と、を含んでなることを特徴とする半導体メ
モリセルの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7248247A JP2759631B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体メモリセル及びその製造方法 |
US08/524,286 US5663585A (en) | 1995-09-04 | 1995-09-06 | DRAM having a buried region contacted through a field region |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7248247A JP2759631B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体メモリセル及びその製造方法 |
US08/524,286 US5663585A (en) | 1995-09-04 | 1995-09-06 | DRAM having a buried region contacted through a field region |
Publications (2)
Publication Number | Publication Date |
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JPH0974173A JPH0974173A (ja) | 1997-03-18 |
JP2759631B2 true JP2759631B2 (ja) | 1998-05-28 |
Family
ID=26538673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7248247A Expired - Lifetime JP2759631B2 (ja) | 1995-09-04 | 1995-09-04 | 半導体メモリセル及びその製造方法 |
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Country | Link |
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- 1995-09-04 JP JP7248247A patent/JP2759631B2/ja not_active Expired - Lifetime
- 1995-09-06 US US08/524,286 patent/US5663585A/en not_active Expired - Lifetime
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JPH0974173A (ja) | 1997-03-18 |
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