DE2642615A1 - Halbleiterspeicher - Google Patents

Halbleiterspeicher

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DE2642615A1 DE19762642615 DE2642615A DE2642615A1 DE 2642615 A1 DE2642615 A1 DE 2642615A1 DE 19762642615 DE19762642615 DE 19762642615 DE 2642615 A DE2642615 A DE 2642615A DE 2642615 A1 DE2642615 A1 DE 2642615A1
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Description

Die Erfindung bezieht sich auf einen Halbleiterspeicher mit Speicherzellen aus von einer Ansteuerleitung angesteuerten MOS-Auswahltransistoren und an die Auswahltransistoren angeschlossenen Speicherkondensatoren, bei dem die Auswahltransistören in V-MOS-Technik hergestellt sind.
Eintransistorspeicherzellen in MOS-Technik sind bekannt (s.z.B. Electronics, Sept.31, 1973, Seiten 116 bis 121). Diese Eintransistorspeicherzellen bestehen aus einem Auswahltransistor und einem an den Auswahltransistor angeschlossenen Speicherkondensator. Der Auswahltransistor ist mit seiner Steuerelektrode an die Wortleitung des HalbleiterSpeichers angeschlossen. Die gesteuerte Strecke des Auswahltransistors liegt zwischen einer Bitleitung und dem Speicherkondensator. Der andere Anschluß des Speicherkondensators liegt an einer festen Spannung, z.B. der Spannung VDD. Die in der Speicherzelle abzuspeichernde Information wird durch die Ladung des Speicherkondensators festgelegt. Das Einbzw. Auslesen einer Information in bzw. aus der Speicherzelle erfolgt über den Auswahltränsistor, wenn dieser von der Wortleitung her angesteuert wird.
Die bisherige Ausführung von Eintransistorspeicherzellen in MOS-Technik war so, daß der Speieherkondensator neben dem Auswahltransistor auf einem Halbleitersubstrat angeordnet ist. Dies hat aber den Nachteil, daß für die Realisierung einer Speicherzelle verhältnismäßig viel Platzbedarf notwendig war.
Weiterhin ist bekannt, daß mit Hilfe der sogenannten V-MOS-Technik MOS-Transistoren in einem Halbleitersubstrat hergestellt werden
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können (s.z.B. Solid States Electronics 1976, Vol.19, Seiten 159 bis 166, Electronics Letters, 20.Sept. 1973,' Vol. 19, Nr. 19, Seiten 457 bis 458) . Bei dieser V-MOS-Technik wird auf einem Silizium-Halbleitersubstrat eine Epitaxieschicht aufgebracht, ■ in der der Transistor angeordnet ist. Dabei wird die Steuerelektrode dadurch gebildet, daß in die Epitaxieschicht ein V-förmiger Graben eingeätzt wird, der durch eine Isolierschicht aus Siliziumoxid isoliert wird und darauf dann der Anschluß für die Steuerelektrode des Transistors aufgebracht wird. Die gesteuerten Elektroden des Transistors können neben der Steuerelektrode in der Epitaxieschicht angeordnet sein. Der Kanal des MOS-Transistors bildet sich an den Flanken des V-förmigen Grabens. Bezüglich der Eigenschaften und Vorteile der V-MOS-Technik und dem Herstellungsverfahren wird auf die angegebenen Literaturstellen verwiesen.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, einen Halbleiterspeicher mit Eintransistorspeicherzellen anzugeben, der in V-MOS-Technik realisiert ist. Diese Aufgabe wird dadurch gelöst, daß in einem mit Störstellen der einen Art hochdotierten Halbleitersubstrat eine mit Störstellen der anderen Art hochdotierte Schicht (verdeckte Schicht) angeordnet ist, daß über der verdeckten Schicht und dem Halbleitersubstrat eine mit Störstellen der einen Art schwach dotierte Epitaxieschicht angeordnet ist, daß in der Oberfläche der Epitaxieschicht oberhalb der verdeckten Schicht eine mit Störstellen der anderen Art hochdotierte zweite Schicht angeordnet ist, daß ein V-förmiger Graben vorgesehen ist, der die zweite Schicht im Bereich der Speicherzellen in zwei Teilabschnitte unterteilt und bis in die verdeckte Schicht hineinreicht und daß in dem V-förmigen Graben eine Leiterbahn angeordnet ist.
unter einer mit Störstellen der"einen Art dotierten Schicht wird eine Schicht angegeben, in der z.B. Akzeptoren angeordnet sind die also ρ dotiert ist Entsprechend wird unter einer mit Störstellen
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der anderen Art dotierten Schicht eine Schicht verstanden, in der Donatoren angeordnet sind, die also η dotiert ist. Selbstverständlich kann die Zuordnung zwischen Störstellen der einen Art und Dotierung auch umgekehrt sein.
Bei der Realisierung des Halbleiterspeichers mit der V-MOS-Technik ist jeweils nur eine Reihe von Speicherzellen im Bereich unterhalb des V-förmigen Grabens angeordnet. Dabei bildet die zweite Schicht, die von dem V-förmigen Graben im Bereich der Speicherzellen in zwei Teilabschnitte unterteilt wird, die Bitleitung, während die durch den V-förmigen Graben hindurchlaufende Leiterbahn in der Wortleitung angeordnet ist. Jeweils an der Kreuzungsstelle zwischen der Wortleitung und den Teilabschnitten der Bitleitung entsteht dann die Speicherzelle. Dabei hat jede Speicherzelle jeweils zwei Auswahltransistoren, die parallel geschaltet sind. Der eine Auswahltransistor liegt an der einen Flanke des V-förmigen Grabens und wird gebildet durch den einen Teilabschnitt der Bitleitung, die verdeckte Schicht und die an der einen Flanke entlanglaufende Leiterbahn, der zweite Auswahltransistor liegt an der anderen Flanke des V-förmigen Grabens und wird gebildet durch den zweiten Teilabschnitt der Bitleitung, die verdeckte Schicht und die an der '■' zweiten Flanke entlanglaufende Leiterbahn. Die Kanäle der Auswahltransistoren entstehen dabei jeweils entlang der Flanke des V-förmigen Grabens zwischen der verdeckten Schicht und einem Teilabschnitt der Bitleitüng. Der Speicherkondensator wird gebildet mit Hilfe der verdeckten Schicht und zwar durch die zwischen der verdeckten Schicht und dem umgebenden Halbleitersubstrat bestehenden Sperrschichtkapazität.
Die verdeckte Schicht, durch die die Speicherkapazität realisiert wird, hat zweckmäßigerweise eine kugelförmige Gestalt oder eine an eine kugelförmige Gestalt angenäherte Gestalt. Damit wird eine große Oberfläche der verdeckten Schicht (Buried Layer) erreicht.
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Die Vorteile des erfindungsgemäßen Halbleiterspeichers bestehen darin, daß die Auswahltransistoren und der Speicherkondensator pro Speicherzelle übereinander angeordnet sind. Dabei bleibt die Bitleitungskapazität verhältnismäßig klein. Diese besteht aus der Kapazität zwischen den Leiterbahnabschnitten an den Flanken des V-förmigen Grabens und den Teilabschnitten der Bitleitung bzw. zwischen den Teilabschnitten der Bitleitung und der umgebenden Epitaxieschicht. Eine kleine Bitleitungskapazität ist vorteilhaft, da damit bei fester Speicherkapazität ein verhältnismäßig großes Lesesignal erreichbar ist. Damit können die Leseverstärker vereinfacht werden. Können dagegen kleinere Lesesignale verarbeitet werden, dann können die Speicherkapazitäten verkleinert werden. Beide Maßnahmen ergeben Flächenersparnisse im Zellenfeld und in den Leseverstärkern. Ein weiterer Vorteil besteht darin, daß durch die kugelförmige Gestalt der verdeckten Schicht eine verhältnismäßig große Speicherkapazität erreichbar ist. Eine vergrößerte Speicherkapazität führt zusätzlich zu vergrößerten Lesesignalen oder entsprechenden Flächenersparnissen nach den oben angegebenen Grundsätzen.
Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigen:
Fig.1 eine Prinzipdarstellung einer Eintransistorspeicherzelle
in MOS-Technik,
Fig.2 einen Querschnitt durch eine Eintransistorspeicherzelle in
der bekannten η Kanal-Silizium-Gate-Technik, Fig.3 eine Aufsicht auf zwei Eintransistorspeicherzellen in V-MOS-
Technik,
Fig.4 einen Querschnitt durch eine Eintransistorspeicherzelle in V-MOS-Technik.
Die bekannte EintransistorspeicKerzelle in MOS-Technik der Fig.1 besteht aus einem Auswahltransistor AT und einem Speicherkondensator CS. Die Speicherzelle ist zwischen einer Wortleitung WL und einer Bitleitung BL angeordnet. Dabei ist die Steuerelektrode
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des Auswahltransistors AT mit der Wortleitung WL verbunden, während die gesteuerte Strecke des Auswahltransistors AT zwischen der Bitleitung BL und dem Speicherkondensator CS liegt. Der andere Anschluß des Steuerkondensators CS ist an eine feste Spannung VDD angeschlossen. Im Speicherkondensator CS wird jeweils die eine Information kennzeichnende Ladung gespeichert. Die Ladung kann über den Auswahltransistor AT auf die Bitleitung BL übertragen werden. Dies geschieht dann, wenn die Wortleitung WL entsprechend angesteuert wird. Mit CB ist die Bitleitungskapazität bezeichnet.
Aus Figur 2 ergibt sich die Realisierung einer Eintransistorspeicher zelle nach der bekannten η Kanal Silizium-Gate-Technik. Dabei liegen der Speicherkondensator CS und der Auswahltransistor AT nebeneinander· auf einem Siliziumhalbleitersubstrat SU. In das Halbleitersubstrat SU sind dabei die zwei gesteuerten Elektroden SE1 und SE2 hineindiffundiert. Zwischen den gesteuerten Elektroden SE1 und SE2, diese teilweise überlappend, liegt isoliert zum Halbleitersubstrat SU die Steuerelektrode G. Die eine gesteuerte Elektrode SE1 liegt in der Bitleitung BL. Die andere gesteuerte Elektrode SE2 ist mit dem Speicherkondensator CS verbunden. Diese wird gebildet mit Hilfe einer Leiterbahn SK, die isoliert über dem Halbleitersubstrat SU liegt. Wird an die Leiterbahn SK eine entsprechende Spannung angelegt, dann bildet sich an der Oberfläche des Halbleitersubstrats SU eine Inversionsschicht IV, die mit der gesteuerten Elektrode SE2 des Auswahltransistors AT verbunden ist. Die zur Realisierung des Speicherkondensators CS und des Auswahltransistors AT notwendigen Isolierschichten IS können aus Siliziumoxid bestehen. Die Steuerelektrode G jedes Auswahltransistors AT kann in Polysilizium ausgeführt sein. Auf jeden Fall ergibt sich aus der Figur 2,daß der Speicherkondensator CS und der Auswahltransistor AT der Eintransistorspeicherzelle nebeneinander auf dem Halbleitersubstrat SU liegen und somit zur Realisierung solcher Speicherzellen ein verhältnismäßig großer Platzbedarf notwendig ist.
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Dieser Platzbedarf kann erheblich vermindert werden, wenn die Auswahltransistoren in V-MOS-Technik realisiert werden. Die Anordnung der Speicherzellen in dieser Technik kann am besten mit Hilfe der Figur 4 erläutert werden, in der ein Querschnitt durch eine Eintransistorspeicherzelle in V-MOS-Technik gezeigt ist.
In ein Siliziumhalbleitersubstrat SU, das hoch ρ dotiert ist (ρ+), wird eine Schicht BU eindiffundiert, die hoch η dotiert ist (n+). Damit bildet sich zwischen dem Halbleitersubstrat SU und der Schicht BU, die im folgenden verdeckte Schicht (Burried Layer) genannt werden soll, eine Sperrschicht, die für die Realisierung des Speicherkondensators herangezogen werden karin. Die Speicherkapazität dieses Speicherkondensators ist symbolisch mit CS angedeutet .
Auf der verdeckten Schicht BU und dem Halbleitersubstrat SU wird eine Epitaxieschicht E angeordnet. Die Epitaxieschicht E ist schwach ρ dotiert (p-).
Oberhalb der verdeckten Schicht BU an der Oberfläche der Epitaxieschicht E wird eine zweite Schicht (BL), die hoch η dotiert (n+) ist, eindiffundiert. Anschließend wird diese zweite Schicht BL und die Epitaxieschicht oberhalb der verdeckten Schicht BU durch einen V-förmigen Graben GR (wie Figur 3 zeigt) unterteilt. Der V-förmige Graben GR reicht dabei bis in die verdeckte Schicht BU hinein. Damit wird die zweite Schicht BL in zwei Teilabschnitte unterteilt und zwar in die Teilabschnitte BLL und BLR. Auf die Epitaxieschicht E, eingeschlossen dem V-förmigen Graben GR, wird eine Isolierschicht IS aufgebracht, die z.B. aus Siliziuirsdioxid bestehen kann. Auf diese Isolierschicht IS wird eine Leiterbahn LB angeordnet, die auch durch den V-förmigen Graben GR hindurchgeht. Die Leiterbahn LB kann aus Polysilizium bestehen und die Wortleitung WL der Speicherzelle sein. Die zweite Schicht BL und die Tei lab schnitte BLL und BLR sind dann die Bitleitung der Speicherzelle.
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Wie aus Figur 4 ersichtlich istj besteht jede Speicherzelle aus der verdeckten Schicht BU als Speicherkondensator und aus an den Flanken des V-förmigen Grabens GR liegenden Auswahltransistoren AT1 und AT2. Dabei werden durch die Unterteilung der Bitleitung BL in zwei Bitleitungsabschnitte BLL und BLR pro Speicherzelle jeweils zwei Auswahltransistoren realisiert. Der eine Auswahltransistor AT1 liegt dabei zwischen dem Bitleitungsabschnitt BLL und der verdeckten Schicht BU. Seine Steuerelektrode wird durch den Leiterbahnabschnitt LBL an der Flanke des V-förmigen Grabe GR gebildet. Bei entsprechender Spannung an der Wortleitung WL entsteht ein Kanal K1 zwischen dem Bitleitungsabschnitt BLL und der verdeckten Schicht BU. Der zweite Auswahltransistor AT2 liegt zwischen dem Bitleitungsabschnitt BLR und der verdeckten Schicht BU. Seine Steuerelektrode wird durch den Leiterbahnabschnitt LBR an der anderen Flanke des V-förmigen Grabens GR gebildet. Durch eine entsprechende Spannung an der Wortleitung WL entsteht sein Kanal K2 zwischen dem Bitleitungsabschnitt BLR und der verdeckten Schicht BU. Da die Bitleitungsabschnitte BLL und BLR am Ende des Speicherfeldes (wie Figur 3 zeigt) wieder zusammenlaufen, und andererseits für beide Auswahltransistoren AT1 und AT2 die verdeckte Schicht BU die gleiche ist, sind die beiden Auswahltransistoren pro Speicherzelle parallel geschaltet. Sie liegen zudem in der gleichen Wortleitung WL.
Ein Ladungstransfer zwischen der verdeckten Schicht BU und der Bitleitung BL erfolgt immer dann, wenn an die Wortleitung eine die Schwellspannung der Auswahltransistoren AT1 und AT2 übersteigende Spannung angelegt wird. Dann entstehen die Kanäle K1 und K2 an den Flanken des V-förmigen Grabens GR und über diese Kanäle K1 und K2 kann Ladung zwischen der verdeckten Schicht BU und dem Bitleitungsabschnitten BLL und BLR ausgetauscht werden.
Um eine möglichst große Speicherkapazität zu erreichen, wird die Gestalt der verdeckten Schicht BU entsprechend gewählt.
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ORIGINAL INSPECTED
Vorteilhaft ist es dabei, der verdeckten Schicht BU eine kugelförmige Gestalt zu geben oder zumindest die Gestalt der verdeckten Schicht Bü annähernd kugelförmig zu machen. Dann hat die verdeckte Schicht eine sehr große Oberfläche und die an der Grenze zwischen der verdeckten Schicht BU und dem umgebenden Halbleitersubstrat entstehende Sperrschichtkapazität wird entsprechend groß.
Aus Figur 3 kann die Ausdehnung und Lage von zwei Speicherzellen SZ1 und SZ2 und des V-förmigen Grabens entnommen werden. Die Speicherzelle SZ1 liegt dabei am Rande des Speicherzellenfeldes. Der V-förmige Graben GR ist über den ganzen Bereich des Speicherzellenfeldes auf dem Halbleiterplättchen geätzt. Die dadurch gebildeten Teilabschnitte BLL und BLR laufen am Ende des Speicherzellenfeldes wieder zu einer einzigen Bitleitung BL zusammen. Die einzelnen Speicherzellen entstehen immer an den Kreuzungspunkten zwischen der Wortleitung WL und der Bitleitung BL bzw. deren Abschnitte BLL und BLR. Unterhalb dieser Kreuzμngspunkte wird dann die verdeckte Schicht BU (strichliert dargestellt) angeordnet. Es ergibt sich aus Figur 3 ebenfalls, daß die Spitze des V-förmigen Grabens bis in die verdeckte Schicht hineinreicht und zwar in einen Bereich SP.
Durch diese Anordnung des V-förmigen Grabens GR wird die Bitleitungskapazität verhältnismäßig klein. Die Bitleitungskapazität setzt sich nämlich aus zwei wese.teilchen Bestandteilen zusammen. Der erste Bestandteil ist die überlappkazaität CU, die zwischen den Bitleitungsabschnitten BLL und BLR und den Leiterbahnabschnitten LBL, LBR der Wortleitung WL besteht. Der zweite Kapazitätsanteil, die Diffusionskapazität CD, besteht zwischen den Bitleitungsabschnitten BLL und BLR und der umgebenden Epitaxieschicht E. Durch die Lage des V-förmigen Grabens GR wird nun erreicht, daß die Flächen, die zur Bildung der Überlappkapazität und der Diffusionskapazität benachbart liegen möglichst klein gehalten sind. Die Überlappkapazitäten und Diffusionskapazitäten sind in Figur 4 prinzipiell dargestellt.
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or
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Zur Verbesserung der Eigenschaften der Speicherzellen kann zwischen die Bitleitung BL und die verdeckte Schichten BU eine eigenleitende Schicht Ti angeordnet werden. Durch diese eigenleitende Schicht 77 wird die Länge der Kanäle K1 bzw. K2 verkürzt (s.z.B. Electronics, Dez.25f 1975, Seite 50).
In Figur 4 ist der Aufbau der Speicherzellen in η Silizium-Gate-Technik dargestellt. Sie kann selbstverständlich auch in ρ Kanal-Technik ausgeführt sein,- Die Wort leitung kann aus Polysilizium bestehen, sie kann aber auch als Metalleitung realisiert sein.
Die Dotierungskonzentrationen der einzelnen Schichten können folgende Werte haben:
p+ ungefähr 2 χ 10 Störatome pro cm
15 3
p- ungefähr 3 χ 10 Störatome pro cm
20 3
n+ ungefähr 10 Störatome pro cm
7 Patentansprüche
4 Figuren
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e e
r s e ι f e

Claims (7)

2 ί 6 O BRO Patentansprüche
1. Halbleiterspeieher mit Speicherzellen aus von einer Ansteuerleitung angesteuerten MOS-Auswahltransistoren und an die Auswahltransistoren angeschlossenen Speicherkondensatoren/ bei dem die Auswahltransistoren in V-MOS-Technik hergestellt sind, dadurch gekennzeichnet, daß in einem, mit Störstellen der einen Art hochdotierten Halbleitersubstrat (SU) eine mit Störstellen der anderen Art hochdotierte Schicht (verdeckte Schicht BU) angeordnet ist, daß über der verdeckten Schicht (BU) und dem Halbleitersubstrat (SU) eine mit Störstellen der einen Art schwach dotierte Epitaxieschicht (E) angeordnet ist, daß in der Oberfläche der Epitaxieschicht oberhalb der verdeckten Schicht eine mit Störstellen der anderen Art hochdotierte zweite Schicht (BL) angeordnet ist, daß ein V-förmiger Graben (GR) vorgesehen ist, der die zweite Schicht (BL) im Bereich der Speicherzellen in zwei Teilabschnitte (BLL, BLR) unterteilt und bis in die verdeckte Schicht (BU) hineinreicht und daß in dem Graben (GR) eine Leiterbahn (LB) angeordnet ist.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß in jeder Flanke des Grabens (GR) jeweils ein aus der verdeckten Schicht (BU), einem Teilabschnitt der zweiten Schicht (BLL bzw. BLR) und einem Leiterbahnabschnitt (LBL bzw. LBR) der Leiterbahn (LB) bestehender Auswahltransistor (AT1 bzw. AT2) angeordnet ist und daß der mit dem Auswahltransistor (AT1 bzw. AT2) verbundene Speicherkondensator aus der von der verdeckten Schicht (BU) und dem Halbleitersubstrat (SU) gebildeten Sperrschicht besteht.
3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß jeder Teilabschnitt (BLL, BLR) der
Teil
zweiten Schicht /feiner Bitleitung ist, und daß die Leiterbahn
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im V-förmigen Graben (GR) in einer senkrecht zur Bitleitung angeordneten Wortleitung (WL) liegt.
4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Wortleitung (WL) aus Polysilizium besteht.
5. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzei.ch.net, daß zwischen den verdeckten Schichten (BU) und den Bitleitungen (BL) in der Epitaxieschicht eine eigenleitende Schicht (/< ) angeordnet ist.
6. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die verdeckte Schicht (BU) eine kugelförmige Gestalt hat.
7. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet/ daß die verdeckte Schicht (BU) eine einer kugelförmigen Gestalt angenäherte Gestalt hat.
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