DE3640363C2 - - Google Patents
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Description
Die Erfindung betrifft einen dynamischen MOS-Random
speicher (dRAM) nach dem Oberbegriff des Patentanspruches
1.
Ein derartiger dynamischer MOS-Randomspeicher
ist aus der EP-OS 01 54 871 bekannt. Bei
diesem MOS-Randomspeicher ist ein Loch in
der Isolationsschicht unterhalb der Gateelektrode
vorgesehen, so daß die Siliziumschicht das
Substrat kontaktiert. Dadurch wird bei Bestrahlung
eine bessere Einkristallgüte in der
darüber liegenden Siliziumschicht erhalten.
Es ist Aufgabe der vorliegenden Erfindung, einen dynamischen
MOS-Randomspeicher mit hoher Einkristallgüte zu schaffen, bei dem eine
ausreichende Leitfähigkeit der einzelnen Bereiche gewährleistet
ist und der bei einfachem Aufbau mit hoher Integrationsdichte zuverlässig
das Auftreten "weicher" Fehler zu unterdrücken vermag.
Diese Aufgabe wird bei einem dynamischen MOS-Randomspeicher
nach dem Oberbegriff des Patentanspruches 1
erfindungsgemäß durch die in dessen
kennzeichnendem Teil enthaltenen Merkmale gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich
aus den Unteransprüchen.
Die Erfindung schafft also einen
MOS-dRAM, der mittels einer einfachen
Ausgestaltung eine Miniaturisierung einer Speicherzelle
gewährleistet, der "weiche" Fehler sehr wirksam
zu unterdrücken vermag und mit dem vor allem
Schalttransistoren ausgezeichneter Eigenschaften geschaffen
werden können.
Im folgenden wird die
Erfindung anhand der Zeichnungen näher erläutert. Es
zeigt
Fig. 1A eine Aufsicht auf einen Hauptteil eines
dynamischen Randomspeichers bzw. dRAMs,
Fig. 1B einen Schnitt längs der Linie A-A′ in
Fig. 1A,
Fig. 1C eine perspektivische Darstellung des
Hauptteils des dRAMs gemäß Fig. 1B, in
welcher ein Al-Leiterzug und die darunter
liegende Isolierschicht weggelassen sind,
Fig. 2A bis 2E Schnittansichten zur Verdeutlichung
aufeinanderfolgender Schritte bei der Her
stellung des dRAMs,
Fig. 3 eine Schnittansicht des Hauptteils eines
dRAMs, und
Fig. 4 eine Schnittansicht des Hauptteils eines
dRAMs gemäß einer Ausführungsform
der Erfindung.
Gemäß den Fig. 1A bis 1C sind in ein p-Typ-Silizium
substrat 1 an den Kondensatorzonen einer Anzahl von
Speicherzellen zugewandten Stellen jeweils Ausnehmungen oder Gruben
2 eingebracht. Als Kondensator-Isolier
schichten und als Trennschichten zum elektrischen
Trennen von MOS-Transistoren vom Substrat 1 sind
thermisch erzeugte Oxidschichten 3 auf den Flächen
abschnitten des Substrats 1 erzeugt, in denen die
verschiedenen Ausnehmungen 2 ausgebildet sind. Mehrere
inselförmige Siliziumschichten 4 sind auf die Teile
des Substrats 1 aufgebracht, auf denen die thermischen
Oxidschichten 3 erzeugt sind. Die jeweiligen insel
förmigen Siliziumschichten 4 besitzen ein recht
eckiges Muster, welches in der einen Richtung je
zwei Ausnehmungen 2 überbrückt. Die in die Ausnehmungen 2 einge
betteten Abschnitte der betreffen
den Siliziumschichten 4 dienen als n⁺-Typ-Kondensator
elektroden 5. In jeder Siliziumschicht 4 ist ein
MOS-Transistor ausgebildet, der aus einer n⁺-Typ-
Sourcezone 8 1, einer n⁺-(Typ)-Drainzone 8 2, einer
Gateisolierschicht 6, die auf dem zwischen Source- und
Drainzone 8 1 bzw. 8 2 liegenden Abschnitt der Silizium
schicht 4 ausgebildet ist, und einer auf der Gate
isolierschicht 6 abgelagerten Gateelektrode 7 be
steht. Die Gateisolier
schicht 6 ist eine thermisch erzeugte Oxidschicht.
Wie aus Fig. 1B hervorgeht, besteht
die Sourcezone 8 1 des MOS-Transistors aus einer
materialeinheitlich mit einer getrennten Konden
satorelektrode 5 ausgebildeten n⁺-Schicht. In einer
inselförmigen Siliziumschicht 4 sind jeweils zwei
Speicherzellen ausgebildet. Die Drainzone 8 2 des MOS-
Transistors wird von den Speicherzellen gemeinsam
benutzt. Die Gateelektroden 7 sind, die inselförmige(n)
Siliziumschicht(en) 4 kreuzend, in Reihe angeordnet,
so daß sie jeweils als Wortleitungen dienen.
Beim vorstehend beschriebenen
dRAM sind MOS-Transistoren
und getrennte Kondensatorelektroden 5 in insel
förmigen Siliziumschichten 4 ausgebildet, die in
elektrisch isoliertem oder getrenntem Zustand auf dem Substrat 1
abgelagert sind. Bei dieser Anordnung wirken die ge
trennten Kondensatorelektroden 5 jeweils als ge
trennte Speicherknotenpunkte für jede Speicherzelle.
Das Substrat 1 dient als gemeinsame oder Sammel-
Kondensatorelektrode für alle Speicherzellen, näm
lich als sog. Zellenplatte. Eine Isolierschicht 9
wird nach dem chemischen Aufdampfverfahren (CVD-Prozeß)
auf das Substrat aufgebracht, auf dem auf vorher be
schriebene Weise die MOS-Transistoren und die Kon
densatoren erzeugt sind. Auf der Isolierschicht 9
wird ein Al-Leiterzug 10 ausgebildet, der über in
der Isolierschicht 9 vorgesehene Kontaktlöcher 11
mit der jeweiligen Drainzone 8 2 verbunden ist und
in einer die Wortleitungen unter einem rechten Winkel
schneidenden Richtung verläuft. Diese Al-Leiterzüge
10 bilden Bitleitungen.
Im folgenden sind anhand der Fig. 2A bis 2E die auf
einanderfolgenden Schritte bei der Fertigung des
dRAMs beschrieben. Die Fig. 2A bis
2E sind dabei der Fig. 1B entsprechende Schnittan
sichten.
Gemäß Fig. 2A werden zunächst nach dem an sich be
kannten reaktiven Ionenätzverfahren (RIE-Prozeß) in
den Kondensatorzonen des p-Siliziumsubstrats 1 Ausnehmungen
2 ausgebildet. Sodann wird gemäß Fig. 2B eine etwa
10 nm dicke, thermisch erzeugte Oxidschicht 3 auf den
Bereichen des Substrats 1 erzeugt, in welche die
Ausnehmungen 2 eingebracht sind. Anschließend wird eine
polykristalline p- oder i-Typ-Siliziumschicht 4 auf
das gesamte Gebilde aufgebracht. Die thermische
Oxidschicht 3 soll dabei die polykristalline Sili
ziumschicht 4 elektrisch vom Substrat 1 trennen, und
sie ist weiterhin als Kondensator-Isolierschicht
vorgesehen. Im Anschluß daran wird gemäß Fig. 2C die
Siliziumschicht 4 nach dem an sich bekannten PEP-Ver
fahren selektiv geätzt, um in eine Anzahl von Insel
mustern unterteilt zu werden. Jede geteilte insel
förmige Siliziumschicht 4 nimmt dabei eine recht
eckige, zwei Ausnehmungen 2 überbrückende Form an (Fig. 1A).
Später wird die Siliziumschicht 4 durch Laserstrahl
glühen oder -altern in einen Einkristallkörper umge
wandelt. Der Glüh- oder Alterungsvorgang kann durch
geführt werden, bevor die Siliziumschicht 4 in die
Inselmuster unterteilt wird. Der Kondensatorerzeu
gungsbereich jeder Siliziumschicht 4, nämlich der
Bereich oder die Zone, wo die Ausnehmung 2 vorhanden ist,
wird mit Fremdatomen dotiert. Durch diese Fremd
atomdotierung wird eine n⁺-Kondensatorelektrode 5
eines niedrigen spezifischen Widerstands erhalten.
Danach wird gemäß Fig. 2D auf jeder inselförmigen
Siliziumschicht 4 eine Gateisolierschicht 6 ausge
bildet, wodurch eine aus einer polykristallinen Si
liziumschicht bestehende Gateelektrode 7 gebildet
wird. Die
Gateisolierschicht 6 ist eine thermische Oxidschicht
einer Dicke von etwa 10 nm. Wie aus den Fig. 1A bis
1C hervorgeht, erstreckt sich eine Reihe von Gate
elektroden 7 quer über die inselförmigen Silizium
schichten 4. Als nächstes werden eine n⁺-Sourcezone
8 1 und eine Drainzone 8 2 durch Ionenimplantation
von Fremdatomen unter Heranziehung der Gateelek
trode 5 als Maske ausgebildet. In diesem Fall wird
die Sourcezone 8 1 als mit der Kondensatorelektrode 5
materialeinheitliche n⁺-Schicht erzeugt. Sodann
wird gemäß Fig. 2E die Isolierschicht 9 nach dem
CVD-Prozeß auf das gesamte Gebilde aufgedampft, und
in der Isolierschicht 9 wird ein Kontaktloch 11 aus
gebildet. Schließlich wird der als Bitleitung dienende
Al-Leiterzug 10 auf die Isolierschicht 9 aufgebracht.
Bei dem beschriebenen dRAM wird
die Seitenwand der
Ausnehmung als Kondensator genutzt, wodurch eine
große Kapazität bei einer kleinen Zellenfläche ge
währleistet wird. Diesbezüglich besitzt die
Anordnung dieselbe Zellenkapazität wie
der bisherige Gruben- oder Rillenkondensator.
Bei dem beschriebenen dRAM
wirkt das Substrat 1 als gemeinsame Konden
satorelektrode (Zellenplatte) für alle Speicherzellen.
Außerdem sind dabei die MOS-Transistoren der
jeweiligen Speicherzellen und die Kondensatorelek
troden 5, die mit den Sourcezonen der MOS-Transistoren
verbunden sind und als Speicherknotenpunkte wirken,
auf der Siliziumschicht 4 so ausgebildet, daß sie
durch die Oxidschicht 3 gegenüber dem Substrat 1
vollständig elektrisch isoliert bzw. getrennt sind.
Bei diesem dRAM wird die
Informationsladung in der jeweiligen, in jede Ausnehmung
2 eingebetteten Kondensatorelektrode 5 gespeichert.
Falls daher aufgrund des Einfließens von α-Teilchen
eine elektrische Ladung im Substrat 1 erzeugt werden
sollte, wird ein Eindringen dieser Ladung in die
als Speicherknotenpunkt wirkende Kondensatorelektrode
5 verhindert. Der dRAM ist somit
sicher vor dem Auftreten weicher Fehler geschützt.
Falls nur derselbe Freiheitsgrad bezüglicher weicher
Fehler gewährleistet werden muß, wie er beim bis
herigen dRAM erzielt werden kann, können
die Ausnehmungen 2 der Kondensatorzone mit einer
geringeren Tiefe eingebracht werden als dies bisher
nötig war. Hierdurch wird ein nennenswerter Ferti
gungsvorteil im Vergleich zu dem Fall, in welchem
eine tiefe Ausnehmung eines äußerst kleinen Durchmessers
ausgebildet werden muß, gewährleistet.
Bei dem beschriebenen dRAM ist
ein Speicherknotenpunkt in einer unter
Zwischenfügung einer Isolierschicht auf dem Substrat
abgelagerten inselförmigen Siliziumschicht erzeugt,
wodurch eine elektrische Isolierung oder Trennung
zwischen den Speicherzellen gewährleistet wird. Im
Gegensatz dazu weist der bisherige dRAM den Nachteil
auf, daß es deshalb, weil ein Speicherknotenpunkt
in einem Halbleitersubstrat gebildet ist, erforderlich
ist, eine dicke Feldisolierschicht oder eine als
Kanalstopper wirkende Fremdatom-Diffusionsschicht
vorzusehen, um eine Trennung zwischen den Speicher
zellen zu gewährleisten.
Auf alle diese Maßnahmen kann verzichtet werden.
Bei dem beschriebenen dRAM ist die Sili
ziumschicht 4 unter vollständiger Trennung vom Sub
strat auf dieses aufgetragen, beispielsweise aufge
dampft. Falls jedoch eine polykristalline Silizium
schicht durch Laserglühen in eine Einkristallmasse
umgewandelt wird, empfiehlt es sich, einen Teil der
polykristallinen Siliziumschicht das Einkristall-
Siliziumsubstrat kontaktieren zu lassen. Dies beruht
darauf, daß der Kontaktbereich als Keim für das
Kristallwachstum beim Laserglühen dient.
Fig. 3 ist eine Fig. 1B entsprechende Schnittansicht
eines dRAMs.
Die den Teilen von Fig. 1 entsprechenden
Teile von Fig. 3 sind dabei mit denselben Bezugs
ziffern wie vorher bezeichnet und demzufolge nicht
mehr im einzelnen erläutert. Wie aus Fig. 3 hervor
geht, kennzeichnet sich dieser dRAM
dadurch, daß in den Teilen der unter
der Siliziumschicht 4 befindlichen thermischen Oxid
schicht 3, in welchen die Gateelektroden 7 der MOS-
Transistoren vorgesehen werden sollen, Löcher 12
ausgebildet sind. Die Siliziumschicht 4 kontaktiert
das Substrat 1 durch diese Löcher 12 hindurch.
Dies bietet den Vorteil,
daß die aufgebrachte oder aufgedampfte Silizium
schicht durch Glühen oder Altern mittels Laser
strahlen in eine Einkristallmasse einer höheren Güte
umgewandelt wird,
so daß ein Schalt-MOS-Transistor ausgezeichneter
Eigenschaften erhalten wird. Die Tatsache, daß die
Siliziumschicht 4 das Substrat 1 unter der Gate
elektrode 7 kontaktiert, hat keinen nachteiligen
Einfluß auf die Eigenschaften des Bauelements. Dies
ist darauf zurückzuführen, daß der Stromkanal des
MOS-Transistors im Oberflächenbereich der Silizium
schicht 4 gebildet ist und die Teile der Silizium
schicht 4, welche das Substrat 1 durch die Löcher
12 kontaktieren, nur einen geringen Einfluß auf den
Betrieb oder die Arbeitsweise des Transistors haben.
Wenn weiterhin die Siliziumschicht 4 vom p- oder i-
Typ ist, zeigt der Streustrom im Kondensator keine
Tendenz zu einer Erholung, solange die n⁺-Source
zone 8 1 das Substrat 1 am Loch 12 nicht kontaktiert.
Fig. 4 veranschaulicht im Schnitt einen dRAM gemäß
einer Ausführungsform der Erfindung, die
sich von dem dRAM nach Fig. 3 dadurch unterscheidet,
daß ein Loch 13 in dem direkt unter der Drainzone 8 2 liegen
den Teil des MOS-Transistors ausgebildet ist. In
diesem Fall verteilen sich in die Drainzone 8 2
eindiffundierte Fremdatome etwas über die Oberfläche
des Substrats 1, um eine n-Typ-Schicht 14 zu bilden.
Die Ausführungsform gemäß Fig. 4 gewährleistet die
selbe Wirkung wie der dRAM nach
Fig. 3.
Bei allen beschriebenen dRAMs werden die
in die Ausnehmungen eingebetteten Kon
densatorelektroden und die Siliziumschicht, auf wel
cher ein MOS-Transistor erzeugt wird, aus derselben,
in einem einzigen Schritt des CVD-Prozesses erzeugten
Schicht ausgebildet. Diese Schicht kann jedoch auch
in zwei Schritten erzeugt werden.
Claims (4)
1. Dynamischer MOS-Randomspeicher, mit
- - einer Anzahl von jeweils aus einem Kondensator und einem MOS-Transistor bestehenden Speicherzellen, die auf einem Halbleiter-Substrat (1) integriert sind, das als Sammel-Kondensatorelektrode für die Anzahl der Speicherzellen dient, wobei:
- - jeder Kondensator eine getrennte Kondensatorelektrode (5) aufweist, die unter Zwischenfügung einer Kondensator-Isolierschicht (3) in eine grabenförmige Ausnehmung (2) des Substrats (1) eingelassen und als Speicherknotenpunkt zum Sammeln elektrischer Ladungen vorgesehen ist,
- - jeder MOS-Transistor eine auf das Substrat (1) aufgebrachte, vom Substrat (1) durch eine oxidierte Schicht isolierte und mit der getrennten Kondensatorelektrode (5) verbundene Halbleiterschicht (4), in der Halbleiterschicht (4) eine Sourcezone (8₁) und eine Drainzone (8₂), eine auf dem durch die Sourcezone (8₁) und die Drainzone (8₂) festgelegten Bereich der Halbleiterschicht (4) ausgebildete Gateisolierschicht (6) und eine auf letzterer vorgesehene Gateelektrode (7) aufweist, und
- - die Halbleiterschicht (4) derart strukturiert ist, daß jeweils zur Bildung von zwei Speicherzellen zwei Ausnehmungen (2, 2) inselförmig überbrückt sind, wobei zwei MOS-Transistoren eine gemeinsame Drainzone (8₂) haben,
dadurch gekennzeichnet, daß
- - die Halbleiterschicht (4) das Substrat (1) durch eine Öffnung (13) kontaktiert, die in die unterhalb der gemeinsamen Drainzone (8₂) der Halbleiterschicht (4) liegende oxidierte Schicht eingebracht ist.
2. Dynamischer MOS-Randomspeicher nach Anspruch 1, dadurch
gekennzeichnet, daß die Kondensator-Isolierschicht
(3) durch thermisches Oxidieren des Substrats
(1) gebildet ist und die Halbleiterschicht
(4) durch eine materialeinheitlich mit der Kondensator-Isolierschicht
(3) ausgebildete oxidierte
Schicht vom Substrat (1) isoliert ist.
3. Dynamischer MOS-Randomspeicher nach Anspruch 1 oder
2, dadurch gekennzeichnet, daß die getrennte Kondensatorelektrode
(5) durch die Halbleiterschicht (4), in
bzw. auf der der MOS-Transistor vorgesehen ist, aus
einer Siliziumschicht (4) gebildet ist.
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Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6329968A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | 半導体メモリセル |
JPH07120753B2 (ja) * | 1986-09-18 | 1995-12-20 | キヤノン株式会社 | 半導体メモリ装置及びその製造方法 |
JP2606857B2 (ja) * | 1987-12-10 | 1997-05-07 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
DE3902693C2 (de) * | 1988-01-30 | 1995-11-30 | Toshiba Kawasaki Kk | Mehrebenenverdrahtung für eine integrierte Halbleiterschaltungsanordnung und Verfahren zur Herstellung von Mehrebenenverdrahtungen für integrierte Halbleiterschaltungsanordnungen |
JP2743391B2 (ja) * | 1988-08-25 | 1998-04-22 | ソニー株式会社 | 半導体メモリの製造方法 |
JPH07109876B2 (ja) * | 1988-09-09 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
US5528062A (en) * | 1992-06-17 | 1996-06-18 | International Business Machines Corporation | High-density DRAM structure on soi |
JPH06216338A (ja) * | 1992-11-27 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリセル及びその製造方法 |
JP3959125B2 (ja) * | 1994-09-14 | 2007-08-15 | 株式会社東芝 | 半導体装置 |
DE10256973B4 (de) * | 2002-12-05 | 2006-09-28 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit einem an einem Steg ausgebildeten Auswahltransistor |
Family Cites Families (5)
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JPS60189964A (ja) * | 1984-03-12 | 1985-09-27 | Hitachi Ltd | 半導体メモリ |
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JPS6235668A (ja) * | 1985-08-09 | 1987-02-16 | Nec Corp | 半導体記憶装置 |
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