DE3305501A1 - Dynamischer speicher mit direktem zugriff - Google Patents

Description

Dynamischer Speicher mit direktem Zugriff

Die Erfindung betrifft einen dynamischen Speicher mit direktem Zugriff oder RAM, der in Form einer integrierten Metalloxidhalbleiterschaltung oder MOS-Schaltung aufgebaut ist.
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Ein dynamischer Speicher mit direktem Zugriff, der im folgenden als D.RAM bezeichnet wird, enthält eine Vielzahl von Speicherzellen zum Speichern einer Information. Eine Speicherzelle ist beispielsweise aus einem Kondensator zum Speicher der Information in Form von Ladungen und einem Isolierschichtfeldeffekttransistor, der im folgenden MOSFET oder MOS-Transistor bezeichnet wird, zum Wählen einer Adresse aufgebaut.

Bei einem D.RAM, der auf einem Halbleitersubstrat ausgebildet ist, nehmen die im Kondensator in der Speicherzelle gespeicherten Ladungen mit der Zeit aufgrund eines Ableitungs- oder Streustromes usw. ab. D.h.m.a.W., dass die in der Speicherzelle gespeicherte Information mit der Zeit verlorengeht.

Um normalerweise die richtige Information in der Speicherzelle gespeichert zu halten, ist es notwendig, eine sog. Regeneration durchzuführen, bei der die in der Speicherzelle gespeicherte Information ausgelesen wird, bevor sie verlorengeht, die ausgelesene Information verstärkt wird und die verstärkte Information wieder in dieselbe Speicherzelle eingeschrieben wird.

Die Regeneration der Speicherzellen in einem D.RAM mit 64 Kilobit erfolgt über eine Schaltung mit einer Selbstregenerationsfunktion, wie sie beispielsweise in der japanischen Zeitschrift "Denshi Gijutsu (Elektronik)", Band 23, Nr. 3, Seiten 30 - 33 beschrieben ist. Der in dieser Zeitschrift beschriebene D.RAM weist eine äussere Klemme für die Regenerationssteuerung auf. Wenn ein Regenerationssteuersignal REF mit einem vorbestimmten Pegel an der äusseren Klemme anliegt, wird eine Vielzahl von Speicherzellen im D.RAM automatisch regeneriert. In diesem Fall muss jedoch die äussere Klemme für die Regenerationssteuerung im D.RAM angeordnet sein, so dass die Kosten der Vorrichtung der äusseren Klemme entsprechend ansteigen.

Der oben beschriebene D.RAM mit 64 Kilobit kann mit einer einzigen Energiequelle arbeiten. Darüberhinaus ist die Anzahl seiner äusseren Anschlussklemmen auf 16 durch die Verwendung eines Adressenmultiplexsystems herabgesetzt. D.h., dass er in einerBaugruppe mit 16 Stiften eingeschlossen ist.

Die Speicherkapazität von D.RAM-Speicherη ist mit dem Fortschritt der integrierten Halbleiterschaltungstechnik usw. sehr gross geworden. Es ist daher möglich geworden, einen D.RAM mit einer grossen Speicherkapazität von beispielsweise 256 Kilobit herzustellen.

Die Anzahl der Bits der Adressensignale, die für einen D.RAM mit einer derart grossen Kapazität von 256 Kilobit erforderlich ist, nimmt jedoch, verglichen mit der bei einem D.RAM mit 64 Kilobit erforderlichen Anzahl,zu. Selbst wenn daher das Multiplexsystem für einen D.RAM mit 256 Kilobit verwandt wird, ist es schwierig, diesen D.RAM auf derselben Baugruppe mit 16 Stiften wie einen D.RAM mit 64 Kilobit unterzubringen. Insbesondere benötigt ein D.RAM

mit 256 Kilobit, der das Adressenmultiplexsystem verwendet, 9 Stifte als Adressensignalklemmen, 2 Stifte als Adressenabtastsignalkleimnen (RAS, CAS) , 1 Stift
als Lese/Schreibsignalklemme (WE), 1 Stift als Ausgangssignalklemme (^D _OÖT)> 1 Stift als Eingangssignal-

klenune (D. ) und 2 Stifte als Energieversorgungskieminen, wobei bereits diese Anzahl der Stifte insgesamt 16
beträgt. Ein D.RAM mit 256 Kilobit wird daher mit dem D.RAM mit 64 Kilobit inkompatibel und ist auf der Benutzerseite sehr schwierig einzusetzen.

Um eine Selbstregeneration durchführen zu können, wie es oben beschrieben wurde, muss der D.RAM mit einem
Regenerationssteuersignal versorgt werden. Ausserhalb des D.RAM muss daher eine spezielle externe Schaltung zur Bildung des Regenerationssteuersignals REF angeordnet sein. Die Zunahme einer derartigen externen Schaltung ist unerwünscht. Darüberhinaus ist das Signal REF , das der äusseren Klemme des D.RAM zuzuführen ist, in diesem Fall vergleichsweise stark verzögert, was den Nachteil zur Folge hat, dass der Zugriffszyklus des Speichers langer als notwendig wird. Insbesondere hat die Verdrahtung in einer gedruckten Schaltungsplatte oder ähnlichem, auf der der D.RAM vorgesehen ist, eine vergleichsweise grosse Verdrahtungskapazität usw. Sie bildet somit eine hohe Last. Die Signalverzögerung entwickelt sich dementsprechend in der Verdrahtung. Das führt zu der Einschränkung, dass das Signal REF,das dem D.RAM zuzuführen ist, nicht schnell gemacht werden kann.

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Durch die Erfindung soll daher ein D.RAM geschaffen werden, bei dem die Regeneration einer Vielzahl von Speicherzellen automatisch bewirkt wird, ohne die Anzahl der äusseren Klemmen zu erhöhen.

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Durch die Erfindung soll insbesondere ein D.RAM geschaffen werden, bei dem es möglich ist, die äusseren Schaltungen zu verringern.

Der erfindungsgemässe D.RAM soll weiterhin mit einer hohen Geschwindigkeit arbeiten können.

Ein D.RAM wird als Speicher, beispielsweise für einen Computer, verwandt. Eine Zentraleinheit, die im folgenden CPU genannt wird, die zentral für die Datenverarbeitung im Computer vorgesehen ist, wird in ihrer Arbeitsweise auf der Grundlage von SystemtaktSignalen gesteuert. Dementsprechend ist ein Zugriff zum D.RAM von der CPU zu periodischen Zeitpunkten möglich, die durch die Betriebs-Verhältnisse der CPU, die Systemtaktsignale usw. bestimmt sind. Das hat zur Folge, dass der Zeitpunkt, an dem die CPU zum D.RAM zugreifen kann, periodisch festgelegt ist. Das kann auch so angesehen werden, dass der Zugriff zum D.RAM durch die CPU durch ein Zeitsignal mit einer bestimmten Periode (ein Zeitsignal mit einer Periode, die gleich der Speicherzugriffsperiode ist) gesteuert wird. Ein Teil A in Fig. 8 der zugehörigen Zeichnung zeigt den Zeitablauf eines Zeitsignals AC, das die Speicherzugriffsperiode der CPU für den D.RAM festlegt. Der Zugriff zum D.RAM' durch die CPU beginnt nicht, wenn das Zeitsignal AC einen hohen Pegel hat, der Zugriff ist nur dann erlaubt, wenn das Zeitsignal AC abfällt. Eine Information wird an der zugegriffenen Speicheradresse des D.RAM eingeschrieben oder von der zugegriffenen Speicheradresse ausgelesen, wenn das Zeitsignal AC einen niedrigen Pegel hat.

Die CPU greift in einem oder mehreren Zyklen des Zeitsignals AC nach Massgabe eines Programms oder ähnlichem einmal zu. In dem Fall, in dem die CPU zum D.RAM in zwei

Zyklen des Zeitsignals AC einmal zugreift/ wird beispielsweise zum D.RAM beim Abfall des Signals AC im ersten Zyklus nicht zugegriffen, während beim Abfall des Signals AC im nächsten Zyklus zum D.RAM zugegriffen wird. 5.

Die verschiedenen internen Schaltungen im D.RAM, beispielsweise der Dekodierer, der Leseverstärker, der Eingabepuffer, der Ausgabepuffer und die Zeitgeberschaltung sind zum Zweck eines niedrigen Energieverbrauches aus dynamischen Schaltungen aufgebaut.' Verschiedene Schaltungsknotenpunkte in den dynamischen Schaltungen werden vorher in einen voraufgeladenen Zustand gebracht und in den folgenden aktiven Zeitintervallen auf die jeweils richtigen Potentialpegel geändert.

Die Voraufladezeitintervalle der verschiedenen internen Schaltungen im D.RAM sind innerhalb eines Zeitintervalles festgelegt, in dem von der CPU auf den D.RAM nicht zugegriffen wird. Die Voraufladung macht es möglich, die Zugriffszeit des D.RAM zu verkürzen. Das Zeitintervall des Einschreibens oder des Lesens einer Information in den D.RAM oder aus dem D.RAM ist durch das Zeitintervall bestimmt, in dem von der CPU auf den D.RAM zugegriffen wird. Das Zugriffszeitintervall des D.RAM, das aus den beiden Zeit-Intervallen besteht, ändert sich proportional zu der Anzahl der Zyklen des Zeitsignals AC, die durch das Programm oder ähnliches bestimmt ist. Dementsprechend ändert sich das Zeitintervall zum Voraufladen in der Zugriffsperiode

. ■ in einer bestimmten Beziehung proportional zu dieser Anzahl von Zyklen des Zeitsignals AC, die durch das Programm oder ähnliches bestimmt ist.

Die Periode des Zeitsignals AC, nämlich die Grundperiode des Speicherzugriffes wird in einem Computer mit niedriger Arbeitsgeschwindigkeit, beispielsweise in einem Mikrocomputer, länger als in einem Grosscomputer mit hoher

_ Q —

Arbeitsgeschwindigkeit, da die Arbeitsgeschwindigkeit der CPU im ersteren niedrig ist und auch die Frequenzen der Systemtaktsignale niedrig sind. Dementsprechend wird das Zeitintervall/ in dem durch die CPU auf den D.RAM nicht zugegriffen wird, d.h. m.a.W. das Zeitintervall, das die CPU dem D.RAM gibt, um seine internen Schaltungen voraufzuladen, langer.

Das Zeitintervall T , das tatsächlich zum Voraufladen der internen Schaltungen des D.RAM benötigt wird, wurde mit dem Fortschritt der Technik der integrierten Halbleiterschaltungen usw. verkürzt. Das Voraufladezeitintervall T_ , das die CPU dem D.RAM gibt, wurde daher länger als das Zeitintervall T_p , das tatsächlich durch die internen Schaltungen des D.RAM benötigt wird. D.h., dass der Zeitunterschied zwischen beiden Zeitintervallen gross geworden ist. Der Zeitunterschied hat keine Bedeutung für den D.RAM und ist sozusagen eine Totzeit.

Gemäss der Erfindung werden die Speicherzellen des D.RAM in der Totzeit regeneriert.

Wie es später im einzelnen in Verbindung mit besonders bevorzugten Ausführungsbeispielen der Erfindung beschrieben wird, ist gemäss der Erfindung eine automatische Regenerierungs schaltung im D.RAM angeordnet, die wenigstens die folgenden drei Arbeitsvorgänge durchführt. D.h., dass die automatische Regenerierungsschaltung die Arbeitsvorgänge der ersten Voraufladung der internen Schaltungen des D.RAM (Zeitintervail T),anschliessend der Regeneration der gewünschten Speicherzellen (Zeitintervall T_) und danach der Ausführung der erneuten Voraufladung (Zeitintervall T_p) ausführt. Diese Arbeitsvorgänge der automatischen Regenerierungsschaltung werden im Zeitintervall T _R durchgeführt, das dem D.RAM von der CPU gegeben wird, um die internen Schaltungen voraufzuladen.

Aufgrund der Tatsache, dass die automatische Regenerierungsschaltung vorgesehen ist/Wird die Regenerierung der gewünschten Speicherzellen im D.RAM innerhalb der Totzeit durchgeführt. Daher kann die CPU zum D.RAM effektiv wie zu einem statischen RAM zugreifen, der im folgenden als S.RAM bezeichnet wird. Darüberhinaus kommt dieser D.RAM ohne das Steuersignal REF für die äussere Regenerierungssteuerung aus, das bei dem vorhergehenden D.RAM mit Selbstregenerierungsfunktion benötigt wird. Es wird daher unnötig, irgendeine spezielle äussere Schaltung ausserhalb des D.RAM anzuordnen. Im D.RAM werden die Kapazitäten beispielsweise die parasitären .Kapazitäten, die mit den Verdrahtungsleitungen verbunden sind, die in der internen Schaltung ausgebildet sind, vergleichsweise klein, da die Verdrahtungsleitungen in integrierter Schaltungstechnik hergestellt sind. Es ist daher möglich, eine vergleichsweise hohe Übertragungsgeschwindigkeit der Signale zu erreichen. Insbesondere in dem Fall, in dem das Steuersignal REF von der äusseren Schaltung dem D.RAM zugeführt wird, wie es im Vorhergehenden angegeben wurde, ist die Arbeitsgeschwindigkeit des D.RAM durch die übertragungsgeschwindig keit des Steuersignals REF mit langsamer Übertragung begrenzt. Gemäss der Erfindung erübrigt sich im Gegensatz dazu ein derartiges äusseres Steuersignal, so dass die Arbeitsgeschwindigkeit'des D.RAM erhöht werden kann.

Um die Information der jeweiligen Speicherzellen zuverlässige!

zu halten, kann der D.RAM so aufgebaut sein, dass er eine zusätzliche Regenerierung auch in einem Zeitintervall durchführt, das durch die Kombination des Zustandes, bei dem von der CPU auf den D.RAM nicht zugegriffen wird, und des Zustandes bestimmt ist, bei dem das Zeitsignal AC auf einem niedrigen Pegel gehalten wird. Um die zusätzliche Regenerierung zu ermöglichen, ist im D.RAi-I eine Detektorschaltung angeordnet, die feststellt, dass ein Zugriff

durch die CPU erfolgt ist.

Das Ausgangssignal der Detektorschaltung liegt an der oben erwähnten automatischen Regenerierungsschaltung, beispielsweise als Arbeitssteuersignal. Wenn bei einer derartigen Anordnung durch die Detektorschaltung festgestellt wird, dass zum D.RAM nicht zugegriffen wird, arbeitet die automatische Regenerierungsschaltung fortlaufend.

Der Teil B in Fig. 8 zeigt ein Beispiel des Zeitablaufes der Regenerierung. Der kleinste Wert der Voraufladezeit T_._,die von der CPU dem D.RAM gewährt wird, ist durch das Zeitsignal AC festgelegt. Wenn angenommen wird, dass auf den D.RAM bis zu einem Zeitpunkt t~ zugegriffen wurde, so beginnt die Voraufladung seiner internen Schaltungen auf die Tatsache ansprechend, dass das Zeitsignal AC zum Zeitpunkt t« auf einen hohen Pegel gebracht wird. Die Regenerierung beginnt zum Zeitpunkt t.. ,an dem ein vorbestimmtes Voraufladezeitintervall T ₁ abgelaufen ist. Die Regenerierung endet zu einem Zeitpunkt t~, an dem ein bestimmtes Regenerierungszeitintervall T_ abgelaufen ist. Das Voraufladen der internen

Schaltungen beginnt zum Zeitpunkt t~ erneut. Das Voraufladen, das zum Zeitpunkt t_? beginnt, sollte wünschenswerterweise vor einem Zeitpunkt t~ enden, an dem ein Wieder zugriff auf den D.RAM möglich ist. Dementsprechend ist das Zeitintervall T ₂ vom Zeitpunkt t₂ bis zum Zeitpunkt t₃ länger als das Voraufladezeitintervall, das von den internen Schaltungen des D.RAM benötigt wird.

Wenn auf den D.RAM zu einem Zugriffszeitpunkt tr nicht zugegriffen wurde, d.h. wenn trotz der Änderung des Zeitsignals AC auf einen niedrigen-t-Pegel auf dem D.RAM nicht zugegriffen wurde, erfolgt wieder eine Regenerierung, wie es durch eine unterbrochene Linie im Teil B von Fig. 8

angegeben ist. In diesem Fall ist die Voraufladung der internen Schaltungen bereits beendet, wenn das Zeitsignal AC vom hohen Pegel auf den niedrigen Pegel fällt. Dementsprechend ist die automatische Regenerierungsschaltung so aufgebaut, dass sie die Regenerierung der gewünschten Speicherzellen sofort durchführt. Darüberhinaus können die Regenerierung und die Voraufladung innerhalb des Zeitintervalls T_n oftmals durchgeführt werden. In diesem Fall kann eine Vielzahl von Speicherzellen im Zeitintervall T-, regeneriert werden.

Im folgenden werden anhand der zugehörigen Zeichnung besonders bevorzugte Ausführungsbeispiele der Erfindung näher beschrieben:
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Fig. 1 zeigt ein Blockschaltbild eines Ausführungsbeispiels des erfindungsgemässen D.RAM.

Fig. 2 zeigen Zeitdiagramme zur Erläuterung der Lese- und Schreibarbeitsvorgänge führungsbeispiels der Erfindung.

Lese- und Schreibarbeitsvorgänge des Aus-

Fig. 4 zeigt das Blockschaltbild eines Ausführungsbeispiels einer automatischen Regenerierungsschaltung gemäss der Erfindung.

Fig. 5 zeigen jeweils in Schaltbildern ein zweckmässiges Ausführungsbeispiel der wesentlichen Teile der automatischen Regenerierungsschaltung. 30

Fig. 7 zeigt in einem Zeitdiagramm ein Beispiel einer automatischen Regenerierung. ·..

Fig. 8 zeigt ein Zeitdiagramm eines D.RAM zur Erläuterung der Erfindung.

Fig. 9 zeigt das Schaltbild eines weiteren Ausführungsbeispiels der Erfindung.

Fig. 1 zeigt in einem Blockschaltbild ein Ausführungsbeispiel des erfindungsgemässen D.RAM. Die jeweiligen Blöcke, die in Fig. 1 in eine strichpunktierte Linie mit zwei Punkten eingeschlossen sind, sind auf einem einzigen Halbleitersubstrat mittels bekannter Halbleiterherstellungsverfahren ausgebildet. 10

Der D.RAM weist eine Masseklemme, an der das Massepotential GND der Schaltung liegt, eine Energieversorgungsklemme, an der die Versorgungsspannung V_n- von beispielsweise +5 V liegt, eine Ausgangsklemme, die ein Lesedatensignal ^DouT ü^ef^ert' eine Eingangsklemme, an der ein Schreibdatensignal liegt, eine Schreibsteuerklemme, an der ein Schreibfreigabesignal WE liegt, eine Steuerklemme, an der ein e . - Spaltenadressenabtastsignal liegt, eine Steuerklemme, an der ein Zeilenadressenabtastsignal liegt,und Adresseneingabeklemmen auf, an denen Adressensignale A_Q bis A. oder A.₊₁ bis A. in Multiplexform liegen.

Obwohl der D.RAM bei diesem Ausführungsbeispiel der Erfindung eine automatische Regenerierungsschaltung 12 aufweist, die später beschrieben wird, ist keine äussere Steuerklemme vorgesehen, die ausschliesslich zum Steuern der Schaltung 12 verwandt wird.

Die von einer nicht dargestellten Energiequelle kommende Versorgungsspannung liegt über der Energiequellenklemme und der Masseklemme des D.RAM an. In dieser Weise werden die internen Schaltungen, die den D.RAM bilden, in den Betriebszustand gebracht. Die Ausgangsklemme, die Eingangsklemme, die Steuerklemmen und die Adressenklemmen des D.RAM sind über eine geeignete nicht dargestellte Steuerung mit einer nicht dargestellten CPU verbunden.

Die Anordnung des Speicherfeldes selbst ist die bekannte Anordnung mit einer Vielzahl von Speicherzellen, die in Form einer Matrix angeordnet sind. Jede Speicherzelle ist in Form eines Zellenaufbaues aus einem MOS-Transistor ausgebildet. D.h., dass jede Speicherzelle aus einem Schalt-MOS-Transistor und einem Kondensator zum Halten der Information aufgebaut ist. Das Gate des Schalt-MOS-Transistors wird als Wählanschlussklemme der Speicherzelle betrachtet und sein Drain als Dateneingabe/ausgabeklemme. Die Wählanschlussklemmen der· Speicherzellen in der Matrixanordnung sind mit den Wortleitungen W_Q - W, verbunden, während die Dateneingabe/ ausgabeklemmen mit den Datenleitungen D_n, D - D , D~~ verbunden sind. Das Speicherfeld enthält gleichfalls Scheinspeicherzellen, die beim Auslesen der Daten von den Speicherzellen ein Bezugspotential bestimmen.

Die Wortleitungen W_n - W-. sind jeweils Zeilenadressen zugeordnet. Diese Wortleitungen sind mit den Ausgangsklemmen eines Zeilendekodierers und-treibers 3 verbunden.

Die Datenleitungen D_Q, DT - D , D~~ sind über einen Leseverstärker 7 mit einem Spaltenschalter 6 verbunden. Eine Gruppe von benachbarten Datenleitungen, beispielsweise die Datenleitungen D_n und D_n sind paarweise ausgebildet. Die jeweiligen Datenleitungspaare sind Spaltenadressen zugeordnet. Die paarweise vorgesehenen Datenleitungen werden über den Spaltenschalter 6 ausgewählt.

Die dargestellten internen Schaltungen, beispielsweise der Zeilenadressenpuffer 2, der Zeilendekodierer und-treiber 3, der Spaltenadressenpuffer 4, der Spaltendekodierer und-treiber 5, der Leseverstärker 7, der Dateneingabepuffer 10 und der Datenausgabepuffer 11 sind aus dynamischen Schaltungen aufgebaut, um den Energieverbrauch der Schaltungen herabzusetzen. D.h., dass diese internen Schaltungen Schaltungsbauteile, wie beispielsweise nicht dargestellte

Vorauflade-MOS-Transistoren aufweisen, die dynamisch betrieben werden. Voraufladeimpulse,um diese internen Schaltungen auf einen voraufgeladenen Zustand zu bringen, und Steuerimpulse, um sie in den Betriebszustand zu bringen, kommen von einem Signalgenerator 8.

Der Signalgenerator 8 liefert die Voraufladeimpulse, die an die internen Schaltungen zu legen sind, auf eine Änderung im Zeilenadressenabtastsignal RAS vom niedrigen Pegel auf den hohen Pegel ansprechend, wobei dieses Signal der äusseren Klemme des Speicherplättchens zugeführt wird. Der Signalgenerator 8 liefert gleichfalls die Steuerimpulse auf das Zeilenadressenabtastsignal RAS und das Spalten-

adressenabtastsignal CAS ansprechend. 15

Die Fig. 2 und 3 zeigen in Zeitdiagrammen die Arbeitsvorgänge des Lese- und Schreibzyklus des in Fig. 1 dargestellten D.RAM.

Im folgenden werden anhand des Blockschaltbildes von Fig. und der Zeitdiagramme von Fig. 2 und 3 Aufbau und Arbeitsweise dieses Ausführungsbeispiels des D.RAM beschrieben.

Zunächst werden die Pegel der jeweiligen Zeilenadressensignale A₀ - A. auf derartige Werte gesetzt, dass die Zeilenadresse einer gewünschten Speicherzeile im Speicherfeld 1 gewählt ist. Danach wird das Signal RAS auf einen niedrigen Pegel gebracht. Die Signalgeneratorschaltung 8, die im folgenden als SG 8 bezeichnet wird, liefert ein Steuersignal $_ARO auf den Abfall des Signals RAS ansprechend. Wenn das Signal #_ARO geliefert ist, kommt der Zeilenadressenpuffer 2, der im folgenden mit R-ADB bezeichnet wird, und vorher im voraufgeladenen Zustand gehalten wurde, in den . Betriebszustand . Das hat zur Folge, dass Zeilenadressensignale A_Q - A. am R-ADB 2 liegen und darin verriegelt werden. Auf die Zeilenadressensignale Aq-A.

ansprechend erzeugt der R-ADB 2 interne Adressensignale ^aO' ^an ~ ^ai' ^{a< m}it wahrem und falschem Pegel. Dabei besteht der Grund dafür, dass das Signal RAS später als die Zeilenadressensignale A_n - A. kommt,darin, den R-ADB zuverlässig mit den Zeilenadressensignalen A_Q - A. als Zeilenadresse im Speicherfeld zu versorgen.

Als nächstes wird das Signal φ- , das um ein bestimmtes Zeitintervall bezüglich des Signals RAS verzögert ist, an den R-ADB gelegt. Auf die Erzeugung des Signals φ

AJrC

werden die vom R-ADB erzeugten internen Adressensignale a_Q, a_Q - a., a. auf die Zeilendekodier- und-treiberschaltung 3 übertragen, die im folgenden als R-DCR bezeichnet wird. Die R-DCR 3 dekodiert die internen Adressensignale a_Q, a_Q - a., ä~! . Unter den dekodierten Signalen der R-DCR 3 bleiben nur die zu wählenden auf einem hohen Pegel, während die anderen nicht zu wählenden auf einen niedrigen Pegel kommen.

Anschliessend wird ein Signal φ , das um ein bestimmtes Zeitintervall bezüglich des Signals ^_AR verzögert ist, vom SG 8 ausgegeben. Auf die Erzeugung des Signales φ werden die dekodierten Signale von der R-DCR 3 auf die Zeilenadressenleitungen des Speicherfeldes 1 übertragen, das im folgenden als M-ARY bezeichnet wird. Der Grund dafür, dass das Signal φ» bezüglich des Signals φ verzögert ist, besteht dabei darin, dass die R-DCR 3 arbeiten soll, nachdem die Arbeit des R-ADB 2 beendet ist. In dieser Weise wird die Zeilenadresse im M-ARY 1 festgelegt. D.h., dass eine Zeilenadressenleitung M-ARY 1 durch ein Hochpegelsignal unter den 2¹ AusgangsSignalen der R-DCR 3 ausgewählt wird.

Als nächstes werden Datensignale, die der Information "1" oder "0" entsprechen, von den jeweiligen Speicherzellen ausgelesen, die mit der gewählten einzelnen Zeilenadressenleitungim M-ARY1 verbunden sind_/ und durch den Leseverstärker 7 verstärkt, der im folgenden als SA 7 bezeichnet wird. Die Verstärkung des SA 7 beginnt mit der Erzeugung des Signals Φ_ρΑ·

Zu einem geeigneten Zeitpunkt, der in Fig. 2E dargestellt ist, werden die jeweiligen Pegel der Spaltenadressensignale ^Α·+ι ~ ^A-j ^auf derartige Pegel gesetzt, dass die Spaltenadresse der gewünschten Speicherzelle gewählt ist. Wenn danach das Signal CAS auf einen niedrigen Pegel kommt, um vom SG 8 ein Signal #_ACO ^zu liefern, werden die Spaltenadressensignale A.₊₁ - A. an den Spaltenadressenpuffer 4 gelegt, der im folgenden als C-ADB bezeichnet wird,und darin verriegelt. Dabei besteht der Grund dafür, dass das Signal CAS später alsdie Spaltenadressensignale A. .. - A. kommt, darin,.den C-ADB zuverlässig mit den Spaltenadressensignalen als Spalteriadresse im Speicherfeld zu versorgen.

Anschliessend wird vom SG 8 ein Signal {£__ ausgegeben, das

AL

bezüglich des Signals CAS verzögert ist und an den C-ADB gelegt wird. Auf die Erzeugung des Signals 0 _ überträgt der C-ADB 4 die internen Adressensignale a.₊₁, a. - a., a. , die den Spaltenadressensignalen entsprechen, auf die Spaltendekodier- und -treiberschaltung 5, die im folgenden als C-DCR 5 bezeichnet wird. Die C-DCR 5 erzeugt 2-³*¹ dekodierte Signale über einen Arbeitsvorgang, der dem Arbeitsvorgang der R-DCR 3 ähnlich ist. Unter den dekodierten Signalen wird dasjenige auf einen hohen Pegel gebracht, das der Kombination der internen Adressensignale entspricht. Als nächstes wird ein Signal $„, das bezüglich des Signals ?$_AC verzögert ist, an die C-DCR 5 gelegt. Auf die Erzeugung des Signals φ_γ werden die dekodierten Signale von der

C-DCR 5 ausgegeben und auf den Multiplexer oder Spaltenschalter 6 übertragen, der im folgenden als C-SW bezeichnet wird. In dieser Weise wird die Spaltenadresse im M-ARY 1 festgelegt. D.h., dass eine der Bitleitungen im M-ARY 1 durch den C-SW 6 ausgewählt wird.

Eine Speicheradresse im M-ARY 1 wird durch eine derartige Festlegung der Zeilen- und der Spaltenadresse bestimmt.

Im folgenden werden die Lese- und Schreibarbeitsvorgänge für die gegebene Adresse erläutert.

Der Lesebetrieb wird durch den hohen Pegel des Signals WE angegeben. Das Signal WE kommt auf den hohen Pegel, bevor das Signal CAS auf den niedrigen Pegel kommt. Die Vorbereitungen für den Lesebetrieb erfolgen dadurch, dass das Signal WE auf den hohen Pegel gebracht wird. Wenn somit das Signal WE vorher auf den hohen Pegel gebracht worden ist, ist der Lesebetrieb bereit, bevor eine Adresse des M-ARY 1 dadurch festgelegt wird, dass das Signal CAS auf den niedrigen Pegel gebracht wird. Das hat zur Folge, dass das Zeitintervall zum Beginnen des Lesevorganges verkürzt werden kann.

5 Wenn ein Signal $_op/ das ein CAS-Gruppensignal ist,, vom SG 8 geliefert worden ist, wird darauf ansprechend ein nicht dargestellter Ausgabeverstärker in Betrieb gesetzt, der in der Datenausgabepufferschaltung 11 enthalten ist, die im folgenden als DOB bezeichnet wird. Die von der festgelegten Adresse ausgelesene Information, nämlich die über den C-SW gelieferte Information wird durch den in Betrieb gesetzten Ausgabeverstärker verstärkt. Die verstärkte Information wird über den DOB 11 der Datenausgangsklemme D , zugeführt. In dieser Weise erfolgt der Lesevorgang. Wenn das Signal CAS auf einen hohen Pegel kommt, endet der Lesevorgang.

Der Schreibbetrieb wird durch den niedrigen Pegel des Signales WE angegeben. Ein Signal <£__w kommt durch das Signal WE mit niedrigem Pegel und das Signal CAS mit niedrigem Pegel auf einen hohen Pegel. Das Signal jo_RW liegt an der Dateneingabepufferschaltung 10, die im folgenden als DIB bezeichnet wird. Die DIB wird durch das Signal φ _T7 mit hohem Pegel in Betrieb gesetzt und überträgt dann Schreibdaten von der Dateneingabeklemme D. auf den C-SW. Die Schreibdaten werden der festgelegten Adresse des M-ARY 1 über den C-SW übertragen. Das hat zur Folge, dass ein Schreibarbeitsvorgang durchgeführt wird.

Beim Schreibarbeitsvorgang ist die DOB dadurch ausser Betrieb gesetzt, dass sie mit dem invertierten Signal des Signales $„,,, nämlich mit dem Signal 0_DM mit niedrigem Pegel versorgt wird. Es wird daher verhindert, dass beim Einschreiben die Daten ausgelesen werden.

Die jeweiligen Taktsignale ?5_χ, φ_γ usw. werden auf der Grundlage der Adressenabtastsignale (Signal RAS, Signal CAS) im SG 8 erzeugt, an dem diese Adressenabtastsignale liegen, wie es im Vorhergehenden angegeben wurde. Das Taktsignal $5_mT wird auf der Grundlage des Signals WE

JKW

und des Ausgangssignals vom SG 8 im Lese/Schreibtaktgenerator (R/W-SG)9 erzeugt.

Der D.RAM bei diesem Ausführungsbeispiel weist eine automatische Regenerationsschaltung 12 auf, die im folgenden als REF 12 bezeichnet wird und die keine Erhöhung der Anzahl der äusseren Klemmen des D.RAM erforderlich macht.

Die REF 12 bildet die Takt- und Adressensignale, die zum Regenerieren notwendig sind, auf der Grundlage des Signals RAS unter den Adressenabtastsignalen, die vom den äusseren Klemmen geliefert werden.

Ein konkretes Blockschaltbild eines Ausführungsbeispiels der REF 12 ist in Fig. 4 dargestellt. Die Arbeitsvorgänge der REF 12 werden im folgenden anhand des in Fig. 4 dargestellten Blockschaltbildes beschrieben.

Das Signal RAS von der äusseren Klemme liegt an einer Impulsgeneratorschaltung PG. Der Impulsgenerator PG bildet einen Impuls φ. , der mit einer Verzögerung eines Zeitintervalls bezüglich des AnstiegZeitpunktes des Signals RAS auf den Voraufladepegel (Pegel der Versorgungsspannung V_DD) verzögert ist/ das zum Voraufladen der internen Schaltungen des D.RAM benötigt wird. Der Impuls ^₁ kommt synchron mit dem Abfall des Signals RAS auf seinen Rücksetzpegel. Ohne dass es eine spezielle Einschränkung darstellt/ ist dieses Ausführungsbeispiel so aufgebaut, dass ein internes Adressenabtastsignal RAS₁ (das invertierte Signal des Signals RAS) im SG gebildet und dem Impulsgenerator PG zugeführt wird, um den Impuls φ* rückzusetzen.

Der Impuls φ* dient als Arbeitsanfangssignal für eine Oszillatorschaltung OSC. Der Oszillator OSC bildet einen Impuls $2' ^er eine Regenerierungsperiode festlegt. Die Periode des Impulses φ~ ist so gewählt, dass sie ein bestimmtes Teilerverhältnis bezüglich der Speicherzugriff speriode T hat, was anhand der Fig. 8, 7 usw. beschrieben wurde bzw. noch beschrieben wird. Der Impuls ^₂ wird auf einen Taktsignalgenerator SG¹ und einen Regenerierungsadressenzähler COUNT übertragen.

Wenn der Impuls ^ ^au^ ^den hohen Pegel gekommen ist, bildet der Taktgenerator SG¹ die Taktsignale, die erforderlich sind, um die Regenerierung durchzuführen, d.h. konkret die Taktsignale φ_ν, und $„,,* die den jeweiligen Takt-Signalen $ό_χ und #_. entsprechen, die bei den üblichen

Arbeitszyklen verwandt werden. Die Taktsignale φ , und ^₁ liegen jeweils an der R-DCR 3 und dem SA 7 in Fig. 1. ■

Die Anzahl der Impulse Φ₂> die dem Zähler COUNT zugeführt wird, entspricht der Anzahl der Regenerierungszyklen. Die Anzahl der Impulse, die vom Zähler gezählt wird, entspricht einer Regenerierungsadresse. Dementsprechend erhöht der Zähler COUNT der Reihe nach die Regenerierungsadresse über ein Zählen der Regenerierungszyklen. Die Zählerstandsausgangssignale des Zählers COUNT werden auf die Adresseneingabeklemmen der R-DCR 3 übertragen. Der Zähler COUNT ist aus einer Zählerschaltung, beispielsweise einer 2 Zählerschaltung aufgebaut.

Ein nicht dargestellter Multiplexer oder eine ähnliche Schaltung zum Wählen der Adressensignale die von R-ADB geliefert werden, oder der Adressensignale, die vom Zähler COUNT geliefert werden, ist auf der Seite der Adresseneingabeklemme der R-DCR 3 angeordnet. Der Multiplexer für die R-DCR 3 wird in seiner Arbeit durch das Adressenabtastsignal RAS gesteuert. Ohne insbesondere darauf beschränkt zu sein, werden die Adressensignale des Zählers COUNT auf die R-DCR 3 übertragen, wenn das Adressenabtastsignal RAS auf dem hohen Pegel liegt. Andererseits werden die Adressensignale des R-ADB 2 auf die R-DCR 3 dann übertragen, wenn das Adressenabtastsignal RAS auf dem niedrigen Pegel liegt.

Fig. 5 zeigt das Schaltbild eines zweckmässigen Ausführungsbeispiels des Impulsgenerators PG sowie des Oszillators OSC. In Fig. 5 ist ein Grundschaltungsaufbau aus N-Kanal-MOS-Transistoren dargestellt, um die Erläuterung zu vereinfachen. Wenn die Schaltungsanordnung in Form einer integrierten Schaltung in der Praxis verwirklicht werden soll,

werden verschiedene Abwandlungen berücksichtigt, die mit dem Grundgedanken in Einklang stehen, der im folgenden angegeben wird.

Der Impulsgenerator PG ist aus Schaltungsbauteilen aufgebaut, die im folgenden beschrieben werden. Ein MOS-Transistor Q₁, an dessen Gate das Signal RAS liegt, und ein Kondensator C₁ bilden eine Integratorschaltung. Das Ausgangssignal A der Integratorschaltung liegt am Gate eines MOS-Treibertransistors Q₅. Eine vorbestimmte Verzögerungszeit für das Signal RAS wird dadurch gegeben, dass in geeigneter Weise die Zeitkonstante der Integratorschaltung und die Schwellenspannung V₁. des

Ll

MOS-Treibertransistors Qc festgelegt werden. Mit dem Drain des MOS-Treibertransistors Q₅ ist ein MOS-Lasttransistor Q~ verbunden, der vom Signal RAS angesteuert wird. Das Ausgangssignal B der Inverterschaltung Q₅, Q₂ liegt an einer Inverterschaltung, die aus einem MOS-Treibertransistor Qg und einem MOS-Lasttransistor Q^ aufgebaut ist. Der Ausgang dieser Inverterschaltung Qf-, Q^ liefert den Impuls ^₁, der mit der Verzögerung des Zeitintervalles, das zum Voraufladen der internen Schaltungen des D.RAM benötigt wird, relativ zum Zeitpunkt des Anstieges des Signales RAS auf den Voraufladepegel ansteigt. Um den Abfall des Impulses φ. mit dem Signal RAS zu synchronisieren, sind ein Rücksetz-MOSFET Q-, der zwischen den Kondensator C₁ und den Massepunkt der Schaltung geschaltet ist und an dessen Gate das Signal RAS₁ liegt, und ein Rücksetz-MOSFET Q₇ vorgesehen, der parallel zum MOS-Treibertransistor Q₆ geschaltet ist und an dessen Gate das Signal RAS₁ liegt.

Wie es imVorhergehenden beschrieben wurde, ist das Signal RAS₁ das invertierte Signal des Signals RAS, das im SG gebildet wird.

Die Oszillatorschaltung OSC ist aus drei Inverterschaltungen aufgebaut, die in Form eines Ringes geschaltet sind. Der Impuls 0- liegt an den Gates der MOS-Lasttransistoren Q₈ - Q₁₀ in den jeweiligen Inverterschaltungen. Der Oszillator OSC bildet daher eine gesteuerte Oszillatorschaltung, bei der der Anfang und das Ende der Schwingung durch den Impuls φ* gesteuert werden. Kondensatoren C~ - C. zum Erzielen einer bestimmten Schwingungsperiode sind mit den jeweiligen.Inverterschaltungen gekoppelt. Der Oszillator OSC enthält weiterhin einen MOS-Rücksetztransistor Q₁₄/ an dessen Gate das Signal RAS., liegt, um den Schwingungsausgangs impuls φ~ des Oszillators synchron mit dem Signal RAS rückzusetzen.

Im folgenden wird die Arbeitsweise der Schaltungsanordnung, die in Fig. 5 dargestellt ist, unter Bezug auf das in Fig. 7 dargestellte Zeitdiagramm beschrieben.

Zunächst kommt das Signal RAS auf einen hohen Pegel, woraufhin der vorhergehende Speicherzyklus (Speicherzugriffsperiode) beendet wird und der nächste Speicherzyklus (Speicherzugriffsperiode) T beginnt. Auf den Anstieg des Signals RAS ansprechend, steigt das Integrationsausgangssignal A an, wie es in Fig. 7B (Signal A) dargestellt ist. Wenn das Integrationsausgangssignal A die logische Schwellenspannung V_T des MOS-Transistors Q_c erreicht hat, steigt der Impuls φ* an, wie es in Fig. 7C (Signal φ ^) dargestellt ist. Bei Änderung des Impulses φ~ auf den hohen Pegel wird der Oszillator OSC aktiviert. Das hat zur Folge, dass infolge des Anstieges des Impulses φ.

auf den hohen Pegel der Impuls φ~ gebildet wird, der in Fig. 7D (Signal φ~) dargestellt ist.

Die Anstiegscharakteristik und-periode der Impulse φ~ ist durch die Leitwertcharakteristik der jeweiligen MOS-Transistoren und die Kapazitäten der Kondensatoren bestimmt, die den Oszillator OSC bilden. Es ist beispielsweise ein schneller Anstieg des Impulses {6- durch eine Erhöhung der Ladegeschwindigkeit des Kondensators C₄ möglich. Die Hochpegelzeitdauer des Impulses φ^ ist durch die Entladegeschwindigkeit des Kondensators C₂ / die durch den MOS-Treibertransistor Q₁₁ bestimmt ist, die Ladegeschwindigkeit des Kondensators C₃, die durch den MOS-Lasttransistor Q₀. bestimmt ist, und die Schwellenspannungen der MOS-Transistoren bestimmt.

Der Impuls φ~ hat Niedrig- und Hochpegelzeitintervalle T₁ bis Tg, die im Speicherzyklus (Speicherzugriffsperiode) T liegen.

Der Impuls φ~ wird im Zeitintervall T₁ auf dem niedrigen Pegel gehalten. Innerhalb dieses Zeitintervalls T₁, d.h. innerhalb der Ansprechverzögerungszeit des Impulsgenerators PG und des Oszillators OSC, werden die internen Schaltungen voraufgeladen.

Der Impuls φ~ wird im Zeitintervall T₂ auf einem hohen Pegel gehalten. In diesem Zeitintervall T₂ erfolgt die Regenerierung D.h. im einzelnen, dass Adressensignale von der Zählerschaltung COUNT in Fig. 4 am R-DCR 3 in Fig. 1 liegen. Der R-DCR 3 empfängt die oben erwähnten Adressensignale und das Signal φ ,, das vom SG* in der Schaltung REF ausgegeben wird,und wählt dadurch eine Gruppe von Speicherzellen aus, die durch die Adressensignale bestimmt sind. Die Information von der ausgewählten Gruppe von Speicherzellen liegt am Leseverstärker SA in Fig. 1. Der Leseverstärker SA verstärkt die Information auf das Signal φ , ansprechend, das vom SG¹ kommt. Die verstärkte Information wird wieder in die Gruppe der Speicherzellen eingeschrieben. Wenn der Impuls Φ₂ abfällt, führt die Zählerschaltung COUNT

in Fig. 3 synchron mit der abfallenden Flanke des Impulses einen Zählvorgang durch. Das hat zur Folge, dass der Zählwert des Zählers COUNT um +1 (oder -1) fortgeschrieben wird.
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Der Impuls ^₂ kommt im Zeitintervall T₃ wieder auf den niedrigen Pegel. Darauf ansprechend, werden die Schaltungen des R-DCR 3, des SA 7 usw., die bei der Regenerierung betätigt wurden, voraufgeladen.
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Wenn ein Lesen oder Schreiben im Speicherzyklus (Speicherzugriff speriode) T erfolgt, wird das Signal RAS auf den niedrigen Pegel geändert, wie es durch eine ausgezogene Kurvenlinie RAS in Fig. 7 dargestellt ist. In diesem Zusammenhang sei darauf hingewiesen, dass die Voraufladung der internen Schaltungen, die im Zeitintervall T₃ beginnt, beendet sein muss, wenn sich das Signal RAS auf den niedrigen Pegel ändert. Die Periode der Impulse φ~ wird daher in Übereinstimmung mit dem Speicherzyklus festgelegt.

Wenn das Signal RAS zum Abfallen gebracht wird, werden darauf ansprechend die Impulse φ* ..und #~ ^aur den niedrigen Pegel rückgesetzt. Das hat zur Folge, dass von der Schaltung REF die Signale φ_ν, und #„, , nicht langer geliefert

Λ ir A

werden. Das Signal WE und das Signal CAS , die zum Lesen oder Schreiben benötigt werden, werden anschliessend an den Abfall des Signals RAS geändert. Auf die Änderung dieser Signale werden die zum Schreiben oder zum Lesen notwendigen Signale vom R/W SG 9 und SG 8 in Fig. 1 geliefert.

Zu diesem Zeitpunkt wählt der Adressenraultiplexer, der an der Adresseneingabeklemmenseite des R-DCR 3 angeordnet ist, die Adressensignale, die vom Adressenpuffer R-ADB kommen, da das Signal RAS auf einem niedrigen Pegel liegt. Die durch die Adressensignale A_n - A. angegebene Speicherzelle wird im Speicherfeld M-ARY ausgewählt und die Infor-

mation wird in die Speicherzelle eingeschrieben oder aus der Speicherzelle ausgelesen. D.h., dass das Lesen oder Schreiben der Information in die Speicherzelle oder von der Speicherzelle durchgeführt wird, das anhand von Fig. 2 oder 3 im Vorhergehenden beschrieben wurde.

Wenn andererseits der D.RAM im Speicherzyklus (Speicherzugrif f speriode) T nicht angewählt wird, wird das Signal RAS unverändert auf dem hohen Pegel gehalten, wie es durch eine unterbrochene Linie in Fig. 7 dargestellt ist. In diesem Fall setzt die Oszillatorschaltung OSC ihre Schwingung fort. Zu diesem Zweck wird der Impuls φ~ dazu gebracht, im Zeitintervall T₄ wieder auf den hohen Pegel anzusteigen. Dann wird eine Regenerierung für eine Gruppe von Speicherzellen, die durch die Zeilenadresse im Zähler COUNT angegeben wird, der der Wert +1 (oder -1} zuaddiert wurde, in ähnlicher Weise wie im Zeitintervall T~ ausgeführt.

Im Zeitintervall T₅, in dem der Impuls 0~ wieder auf einem niedrigen Pegel gehalten wird, erfolgt ähnlich wie im Zeitintervall T- wiederum eine Voraufladung der internen Schaltungen des D.RAM. Die Regenerierung einer Gruppe von Speicherzellen mit der Zeilenadresse, der weiterhin der Wert +1 (oder -1) zuaddiert wurde, nämlich der fortgeschriebene Regenerierungsadresse, erfolgt im Zeitintervall Tg. Dann geht der Betrieb der Schaltung auf den nächsten Speicherzyklus über.

Ab diesem Zeitpunkt werden ähnliche Arbeitsvorgänge wiederholt. Wenn dementsprechend das Lesen oder Einschreiben in einem gegebenen Speicherzyklus (Speicherzugriffsperiode) erfolgt, wird nur eine Regenerierung durchgeführt und wenn das Lesen oder Einschreiben nicht erfolgt, werden drei Regenerierungen (von drei verschiedenen Zeilenadressen) durchgeführt.

Fig. 6 zeigt das Schaltbild einer Abwandlungsform der Grundschaltungsanordnung, die in Fig. 5 dargestellt ist.

Die Schaltungsanordnung dieses in Fig. 6 dargestellten Ausführungsbeispiels ist aus einem Impulsgenerator PG, der dem Impulsgenerator PG in Fig. 5 ähnlich ist, d.h. der aus MOS-Transistoren Q. - Q- besteht, und einer Verzögerungsschaltung DELAY aufgebaut, die mit der Ausgangsseite des Impulsgenerators PG verbunden ist. Ein durch die Verzögerungsschaltung DELAY verzögertes Ausgangssignal wird dem Impulsgenerator PG rückgekoppelt. D.h. im einzelnen, dass das Ausgangssignal der Verzögerungsschaltung DELAY einem Treibertransistor Q₁₆ rückgekoppelt wird, der parallel zu einem Kondensator C. im Impulsgenerator PG angeordnet ist. Infolge der Rückkopplungsschaltung bilden der Impulsgenerator PG und die Verzögerungsschaltung DELAY effektiv eine gesteuerte Oszillatorschaltung. Die Periode der Impulse ^₂'' ^^{0 von} ^^er -*-ⁿ Fig. 6 dargestellten Schaltungsanordnung auszugeben sind, ist durch eine Nachlaufzeit, die durch eine Integratorschaltung aus dem MOS-Lasttransistor Q₁ und dem Kondensator C₁ gegeben ist_/ und eine Verzögerungszeit bestimmt, die durch die Verzögerungsschaltung DELAY gegeben ist.

Wenn die in Fig. 6 dargestellte Schaltungsanordnung verwandt wird, werden in dieser Weise die Zeitintervalle T-. , T-. und Tj- mittels der Integratorschaltung und die Zeitintervalle T₂, T. und T_g mittels der Verzögerungsschaltung festgelegt.

Bei diesem Ausführungsbeispiel kann eine automatische Regenerierung bewirkt werden, ohne dass irgendeine äussere Klemme dafür vorgesehen ist. Beispielsweise kann ein D.RAM mit 256 Kilobit,dem eine automatische Regenerierungsfunktion zusätzlich gegeben ist, auf einer Baugruppe mit 16 Stiften angeordnet werden.

Darüberhinaus ist im Fall eines D.RAM mit 64 Kilobit ein Stift überflüssig, nachdem die Regenerierungsfunktion zusätzlich dem D.RAM gegeben ist. Durch die Verwendung dieses Stiftes kann daher zusätzlich eine neue Funktion vorgesehen werden.

Weiterhin wird bei diesem Ausführungsbeispiel die Regenerierung nach Massgabe des Impulses φ^ bewirkt, der von der internen Schaltung gebildet wird. Die Zeitintervalle T-, T» usw. können daher in Abhängigkeit von der Arbeitsgeschwindigkeit der jeweiligen internen Schaltungen festgelegt werden und der Speicherzyklus T kann schnell gemacht werden.

Der Speicherzyklus (Speicherzugriffsperiode) hängt vom Maschinenzyklus der Zentraleinheit CPU des Computers ab, in/dem der D.RAM benutzt wird. Es ist daher möglich, einen D.RAM zu erhalten, der in zufriedenstellender Weise mit der Erhöhung der Arbeitsgeschwxndigkeit eines Ein-Plättchen CPUs, beispielsweise eines Mikrocomputers fertig wird. Da darüberhinaus das Steuersignal REF,das bei bekannten Speichern benötigt wird, überflüssig ist, kann die Speichersystemsteuerschaltung vereinfacht werden, und kann der D.RAM im wesentlichen in derselben Weise wie ein statischer RAM benutzt werden.

Wenn der D.RAM gemäss der Erfindung als Speicher eines grossformatigen Computers mit hoher Arbeitsgeschwindigkeit verwandt werden soll, wird die automatische Regenerierung, die oben beschrieben wurde, effektiv nicht durchgeführt.

D.h. im einzelnen, dass bei einem grossformatigen Computer die Speicherzugriffsperiode kurzgewählt ist, da eine hohe Arbeitsgeschwindigkeit benötigt wird. Das Zeitintervall, das dem D.RAM durch die CPU gegeben wird, um die internen Schaltungen des D.RAM voraufzuladen, ist somit so kurz,

wie es tatsächlich zum Voraufladen der internen Schaltungen des D.RAM nötig ist. Innerhalb des kurzen Zeitintervalls ist es schwierig/ gemäss der automatischen Regenerierung dieses Ausführungsbeispiels den Regenerierungsvorgang auszuführen.

Das bedeutet jedoch nicht immer, dass der D.RAM gemäss der Erfindung nicht für Hochgeschwindigkeitszwecke eingesetzt werden kann.
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Der D.RAM, der in der Schaltung REF eine Schaltung zum Wahrnehmen der Impulsbreite des Signales RAS, wie es in Fig. 5 und Fig. 6 dargestellt ist, d.h. die Schaltung enthält, die aus der Integratorschaltung, die aus den MOSFETs Q₁ und Q. und dem Kondensator C-. aufgebaut ist, und dem MOSFET Qc besteht, an dem das Ausgangssignal der Integratorschaltung liegt, kann als Speicher für einen grossformatigen Computer mit hoher Arbeitsgeschwindigkeit beispielsweise verwandt werden.

Um einen derartigen Verwendungszweck zu ermöglichen, ist das durch die Detektorschaltung wahrnehmbare Zeitintervall so festgelegt, dass es etwas grosser als das Zeitintervall ist, das tatsächlich zum Voraufladen der internen Schaltungen des D.RAM benötigt wird. D.h. konkret, dass das Wahrnehmungszeitintervall der Detektorschaltung durch die Integratorschaltung und den MOSFET Q₅ festgelegt ist, der das Ausgangssignal der Integratorschaltung empfängt.

Mit dieser Massnahme wird bei der Anwendung bei einem Mikrocomputer mit niedriger Arbeitsgeschwindigkeit usw. das Signal φ* vom PG dann ausgegeben, wenn das Signal RAS auf dem Voraufladepegel liegt. Das hat zur Folge, dass eine automatische Regenerierung ausgeführt wird. Im Gegensatz dazu wird bei der Anwendung bei einem grossformatigen Computer mit

hoher Arbeitsgeschwindigkeit usw. das Signal φ* vom PG nicht ausgegeben. Dementsprechend wird keine automatische Regenerierung ablaufen. In diesem Fall ist der D.RAM gemäss der Erfindung in ähnlicher Weise wie ein herkömmlicher D.RAM verwendbar. D.h., dass im D.RAM gemäss der Erfindung die Speicherzellenbestandteile regeneriert werden, indem beispielsweise das sog. Signal RAS nur in derselben Weise wie bei einem herkömmlichen D.RAM regeneriert.

Der D.RAM gemäss der Erfindung hat daher einen sehr breiten Anwendungsbereich.

Die Erfindung ist nicht auf die oben angegebenen Ausführungsbeispiele beschränkt.

Beispielsweise kann in Fig. 7 der Impuls φ~ für die Regenerierung ein Impuls sein, der während der Zeitintervalle T₃, T4 und Tr auf einem niedrigen Pegel liegt. Er kann auch ein Impuls sein, der nur während des Zeit-Intervalls T_ auf einen hohen Pegel kommt. Derartige Impulse können beispielsweise so gebildet werden, dass die Änderung auf den hohen Pegel im Zeitintervall T^ oder in den Ze it Intervallen T^ und T,- durch die Verwendung des Impulses $2 ^er Oszillatorschaltung OSC und mittels einer logischen Verknüpfungsschaltung, einer Zählerschaltung usw. in vorbestimmter Weise beschränkt ist.

Weiterhin kann die Zählerschaltung COUNT in Fig. 4 zum

i+2
Regenerieren eine 2 -Zählerschaltung sein, die Adressensignale zum Regenerieren nur in der ersten Hälfte eines Zählzyklus liefert.

In diesem Fall kann die Erzeugung des Impulses φ~ durch das höchstwertigste Bitsignal der Zählerschaltung verboten werden. Das ergibt den Vorteil, dass der Stromverbrauch, der einer unnötigen Ausführung der Regenerierung bezüglich beispielsweise des Speicherzyklus zuzuschreiben ist, vermindert werden kann.

Es ist auch möglich, eine Impulsbreitendetektorschaltung vorzusehen, die aus einer Zeitgeberschaltung oder ähnlichem aufgebaut ist, um die Regenerierungsperioden auf die Wahrnehmung der Tatsache zu schalten, dass der Speicherzustand für eine lange Zeit gehalten worden ist. D.h., dass das Umschalten zu derartigen Zeitpunkten erfolgen kann, dass die Regenerierungen in den Zeitintervallen T^ und T₆ in Fig. 7 ausgelassen werden. Auch in diesem Fall wird eine Verringerung des Energieverbrauches erzielt, der der Tatsache zuzuschreiben ist, dass eine Regenerierung unnötig ausgeführt wird.

Der Systemaufbau des D.RAM kann in verschiedener Weise abgewandelt werden.

Fig. 9 zeigt ein Blockschaltbild eines weiteren Ausführungsbeispiels der automatischen Regenerierungsschaltung Obwohl die automatische Regenerierungsschaltung 12 bei diesem Ausführungsbeispiel annähernd dem in Fig. 4 dargestellten Ausführungsbeispiel entspricht, weist sie keinen Signalgeneiator SG¹ auf, der in Fig. 4 dargestellt ist.

Eine.Impulsgeneratorschaltung PG, eine Oszillatorschaltung OSC und eine Zählerschaltung COUNT sind gleich den entsprechenden Schaltungen in Fig. 4. Das Ausgangssignal φ~ des Oszillators OSC liegt am Signalgenerator 8.

Im Gegensatz zu dem in Fig. 4 dargestellten Ausführungsbeispiel sind die internen Schaltungen des Signalgenerators 8 in passender Weise so aufgebaut, dass das Ausgangssignal #2 ^des Oszillators OSC als Pseudozeilenadressenabtassignal angesehen wird. Darüberhinaus ist während der Regenerierung die Arbeit des Datenausgabepuffers DOB in Fig. 1 nicht erforderlich. Dementsprechend weist der Signalgenerator 8 eine geeignete Sperrschaltung auf, um

die Ausgabe des Signales φ^ zu sperren, selbst wenn er mit dem Pseudoadressenabtastsignal versorgt wird.

Die Arbeitsweise der in Fig. 9 dagestellten Schaltungsanordnung ist derjenigen der in Fig. 4 dargestellten Schaltungsanordnung ähnlich.

Wenn das Zeilenadressenabtastsignal RAS, das an der äusseren Klemme der Schaltungsanordnung liegt, von dem niedrigen Pegel auf den hohen Pegel gebracht wird, erzeugt der Signalgenerator 8 Voraufladeimpulse, um die internen Schaltungen, die in Fig. 1 dargestellt sind, in den voraufgeladenen Zustand zu bringen. Das Signal RAS₁, das auf einer Änderung des Zeilenadressenabtastsignals RAS auf den hohen Pegel auf den niedrigen Pegel gebracht wird, wird vom Signalgenerator 8 geliefert. Darauf ansprechend, liefert der Impulsgenerator PG das Signal φ* ähnlich wie das Signal φ^ in Fig. 4. Der Oszillator OSC liefert den Regenerierungsimpuls φ~ mit hohem Pegel auf das Ausgangssignal φ. des Impulsgenerators PG ansprechend.

Auf den Regenerierungsimpuls φ- ansprechend, liefert der Signalgenerator 8 die Steuerimpulse φ , φ usw. In diesem Fall wird der Steuerimpuls $__p nicht ausgegeben, wie es oben beschrieben wurde. Die Regenerierung wird durch die Steuerimpulse φ_ν, 0_üa usw. ausgeführt.

Λ ir Ά

Nach einem vorbestimmten Zeitintervall, über das. durch den Oszillator OSC entschieden wird, kommt der Regenerierungsimpuls φ~ wieder auf den niedrigen Pegel. Auf diese Änderung des Regenerierungsimpulses φ^ vom hohen Pegel auf den niedrigen Pegel ansprechend,erzeugt der Signalgenerator Voraufladeimpulse, um die internen Schaltungen, die in Fig. 1 dargestellt sind, in den voraufgeladenen Zustand zu bringen.

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Wenn trotz des Ablaufes eines vorbestimmten Zeitintervalls seit Beginn der Voraufladung auf den D.RAM nicht zugegriffen wird, d.h. wenn das externe Zeilenadressenabtastsignal RAS nicht auf den niedrigen Pegel gebracht wird, wird wieder vom Oszillator OSC der Regenerierungsimpuls φ2 mit hohem Pegel ausgegeben. Darauf ansprechend, wird wieder eine Regenerierung begonnen.

Wenn sich das externe Zeilenadressenabtastsignal RAS vom hohen Pegel auf den niedrigen Pegel geändert hat, werden darauf ansprechend vom Signalgenerator 8 geeignete Steuerimpulse geliefert, wie es bei dem in Fig. 4 dargestellten Ausführungsbeispiel der Fall ist.

Damit der Impulsgenerator PG nur auf das externe Zeilenadressenabtastsignal anspricht, ist dafür gesorgt, dass das Signal RAS₁, das vom Signalgenerator 8 zu liefern ist, auf das externe Zeilenadressenabtastsignal, jedoch nicht auf den Regenerierungsimpuls φ~ ansprechend geliefert wird.

Die Schaltungsanordnung des in Fig. 9 dargestellten Ausführungsbeispiels benötigt keinen Signalgenerator SG¹, wie er in Fig. 4 dargestellt ist. Das macht es möglich, die Anzahl der Schaltungsbauteile zu verringern.

Claims (1)

1. 2. Speicher nach Anspruch 1 , gekennzeichnet durch ein Zeitimpulsgenerator (8), der Voraufladeimpulse erzeugt, um die internen Schaltungen in den voraufgeladenen Zustand zu bringen, wenn die Zuführung des Adressenabtastsignals gesperrt ist,und der Steuerimpulse erzeugt, um die internen Schaltungen in den Betriebszustand zu bringen, wenn das Adressenabtastsignal zugeführt wird.

   3. Speicher nach Anspruch 2, dadurch gekennzeichnet , dass der Impulsgenerator (PG, OSC) aus einer ersten Schaltung (PG), die das Sperren der Zuführung des Adressenabtastsignals wahrnimmt, und einer zweiten Schaltung (OSC) aufgebaut ist, die durch eine Wahrnehmungsausgangssignal der ersten Schaltung (PG) in Betrieb gesetzt wird und zu diesem Zeitpunkt einen Regenerierungsimpuls erzeugt.

   4. Speicher nach Anspruch 3, dadurch g e k e η η zeichnet, dass die zweite Schaltung (OSC) als gesteuerte Oszillatorschaltung aufgebaut ist, deren Schwingungsanfang und Schwingungsende durch das Wahrnehmungsausgangssignal der ersten Schaltung (PG) gesteuert werden, wobei die Regenerierungsimpulse periodisch in einem Zeitintervall erzeugt werden, in dem das Adressenabtastsignal nicht zugeführt wird.

   5. Speicher nach Anspruch 4, dadurch gekennzeichnet, dass die erste Schaltung (PG) eine Verzögerungsschaltung enthält, die im wesentlichen in Form einer Integratorschaltung (Q₁, C₁) aufgebaut ist, wobei die Regenerierungsimpulse nach dem Ende des Voraufladens der internen Schaltungen erzeugt werden, das dann beginnt, wenn die Zuführung des Adressenabtastsignals gesperrt wird.

   6. Speicher nach Anspruch 5, dadurch gekennzeichnet , dass das Zeitintervall zwischen einem Regenerierungsimpuls, der von der gesteuerten Oszillatorschaltung (OSC) abzugeben ist, und einem anderen anschliessenden abzugebenden Impuls länger als das Zeitintervall ist, das zum Voraufladen der internen Schaltungen benötigt wird.

   7. Speicher nach Anspruch 2, dadurch g e k e η η zeichnet, dass der Impulsgenerator (PG, OSC) eine Verzögerungsschaltung enthält, die im wesentlichen in Form einer Integratorschaltung (Q-, Cj) aufgebaut ist, wobei die Regenerierungsimpulse nach dem Ende einer Voraufladung der internen Schaltungen erzeugt werden, die dann beginnt, wenn die Zuführung des Adresserabtastsignals gesperrt wird.

   8. Speicher nach Anspruch 2, dadurch gekennzeichnet , dass der Impulsgenerator (PG, OSC) im wesentlichen aus einer gesteuerten Oszillatorschaltung aufgebaut ist, deren Arbeit durch das Adressenabtastsignal gesteuert wird.