DE19518497A1 - Dynamischer RAM mit Selbstauffrischung und Verfahren zum Generieren von Selbstauffrisch-Zeitsteuersignalen - Google Patents
Dynamischer RAM mit Selbstauffrischung und Verfahren zum Generieren von Selbstauffrisch-ZeitsteuersignalenInfo
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Description
Die Erfindung betrifft selbstauffrischende dynamische Schreib-/Lese-
Speicher (RAMs), insbesondere solche Schaltungen in Verbindung mit
einem DRAM, die Selbstauffrisch-Zeitsteuersignale generieren, um die
Periodendauer des Auffrischzyklus festzulegen und das Selbstauffrisch
betriebssignal zu erzeugen.
Ein selbstauffrischender DRAM ist ein dynamischer Schreib-/Lese-Spei
cher mit einer autonomen Auffrischschaltung.
DRAMs bestehen aus mehreren Speicherzellen, von denen jede Zelle aus
einem Transistor und einem eigenen Kondensator besteht. Die Transisto
ren dienen zum Aufladen und Entladen der Kondensatoren, damit diese
gewisse Spannungspegel aufweisen. Die Kondensatoren speichern dann
die Spannungen als Binärbits 1 oder 0, entsprechend dem jeweiligen
Spannungspegel. Die Binäre "1" wird auch als "hoch" (high) bezeichnet,
die Binäre "0" auch als "niedrig" (low). Der Spannungswert der in dem
Kondensator einer Speicherzelle gespeicherten Information wird als
logischer Zustand der Speicherzelle bezeichnet. Aufgrund von Kapa
zitäts-Leckerscheinungen müssen die Speicherzellen in einer Auffrisch
betriebsart periodisch aufgefrischt werden, um die Kondensatoren zur
Erhaltung des Speicherinhalts geladen oder entladen zu halten. Ein Auf
frischzyklus beinhaltet normalerweise das zyklische Durchlaufen des
Speichers und die Durchführung einer Lese-/Schreib-Operation in jeder
Reihe des Speichers. Ein Schlummerbetrieb ist typischerweise gekenn
zeichnet als ein Betrieb bei geringer Leistung ohne aktive Lese- oder
Schreibvorgänge, während das Halten von Daten erwünscht ist. Es ist
typisch, jede Reihe des Speichers in dem DRAM-Bauelement in einer
Zeitspanne von 4 bis 256 Millisekunden aufzufrischen, um die Daten zu
halten.
Damit es zu einer Auffrischung kommt, müssen typischerweise ein
externes Reihenadress-Strobesignal* (RAS*) und ein intern generiertes
Selbstauffrisch-Zeitsteuersignal aktiv sein. Wenn RAS* in einen inakti
ven Zustand übergeht, wird typischerweise die Auffrischbetriebsart
beendet. Das automatische Verlassen der Auffrischbetriebsart ungeachtet
des Zustands des intern generierten Selbstauffrisch-Zeitsteuersignals kann
zu Metastabilität des DRAM führen, hervorgerufen durch Einbrüche
aufgrund des Umstands, daß das externe RAS* und das interne Selbst
auffrisch-Zeitsteuersignal einander entgegengesetzt sind.
Damit gibt es Bedarf an der Verhinderung von Einbrüchen aufgrund der
Beendigung einer Selbstauffrischbetriebsart, wenn es zu einer Race-
Bedingung zwischen dem Übergang des externen RAS* in den inaktiven
Zustand und dem Übergang des intern erzeugten Selbstauffrisch-Zeit
steuersignals in einen aktiven Zustand kommt.
Außerdem besteht Bedarf an einem Variieren der Zeitspanne des Auf
frischzyklus und der Zeitspanne für den Auffrischbetrieb, um die
Wiederholungsgeschwindigkeit des Auffrischens hinsichtlich Spannungs-
und Temperaturänderungen einzustellen. Spannungsänderungen und
Temperaturschwankungen können die Geschwindigkeit des Leckens der
Speicherzellen variieren, was ein mehr oder weniger häufiges Auffri
schen des DRAM erforderlich macht.
Diesem Bedarf entspricht die Erfindung durch die in den Ansprüchen
angegebenen Maßnahmen.
Die Erfindung schafft ein Verfahren zum Generieren eines internen
Taktsignals und betrifft einen dynamischen Schreib-/Lese-Speicher mit
einer Oszillatorschaltung zum Generieren des internen Taktsignals. Das
DRAM-Bauelement besitzt eine Mehrzahl von Speicherzellen zum Spei
chern elektronischer Daten. Ein Zähler zählt die Impulse des internen
Taktsignals und generiert ein Selbstauffrischbetriebssignal zum Einleiten
des Selbstauffrischungsbetriebs in dem DRAM-Bauelement, und gene
riert ein Selbstauffrischzyklussignal zum Einleiten jedes Selbstauffrisch
zyklus während des Selbstauffrischbetriebs. Die Oszillatorschaltung
enthält eine Steuerspeicherzelle, eine Stromquelle, eine Überwachungs
schaltung und eine Entladeschaltung. Die Stromquelle lädt die Steuer
speicherzelle auf, und die Überwachungsschaltung überwacht das Poten
tial der Steuerspeicherzelle, um festzustellen, wann das Potential der
Steuerspeicherzelle einen Auslösepunkt erreicht. Die Entladeschaltung
entlädt die Steuerspeicherzelle, wenn das Potential an der Steuerspei
cherzelle den Auslösepunkt erreicht. Die Aufladungs- und die Entla
dungsgeschwindigkeit der Steuer- oder Kontrollspeicherzelle legt die
Frequenz des internen Taktsignals fest.
Die Steuerspeicherzelle wird im wesentlichen genauso hergestellt wie die
eigentlichen Speicherzellen des DRAM-Bauelements. Da die Fertigung
praktisch identisch ist, haben die Steuerspeicherzelle und die eigentlichen
Speicherzellen ähnliche Reaktionen auf Änderungen der Spannung und
der Temperatur. Damit legt die Geschwindigkeit der Aufladung und die
der Entladung der Steuerspeicherzelle die Frequenz des internen Takt
signals fest, die ihrerseits eine Auffrischgeschwindigkeit des DRAM
festlegt.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der
Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine schematische Darstellung der Oszillatorschaltung
gemaß der Erfindung;
Fig. 2 eine detaillierte schematische Darstellung einer Zählschal
tung; und
Fig. 3 eine schematische Darstellung eines Teils eines dynami
schen Schreib-/Lese-Bauelements gemäß der Erfindung.
Bei der Erfindung handelt es sich um einen selbstauffrischenden dynami
schen Schreib-/Lese-Speicher (DRAM) mit einer Mehrzahl von Spei
cherzellen zum Speichern elektronischer Daten. Die Speicherzellen
geben durch Leckageladung ab und müssen aufgefrischt werden. Bei
einer Ausführungsform der Erfindung handelt es sich um eine Oszillator
schaltung des selbstauffrischenden DRAM. Die Oszillatorschaltung
gemäß der Erfindung generiert ein internes Taktsignal. Ein Zähler zählt
die Impulse des internen Taktsignals und generiert ein Selbstauffrisch
betriebssignal zum Einleiten des Selbstauffrischbetriebs in dem DRAM-
Bauelement, und erzeugt ein Selbstauffrischzyklussignal zum Einleiten
jedes Selbstauffrischzyklus während der Selbstauffrischbetriebsweise.
Fig. 1 ist eine schematische Darstellung eines DRAM-Bauelements 5 mit
einer erfindungsgemäßen Oszillatorschaltung 10. Die Oszillatorschaltung
10 arbeitet als Zeitsteuerschaltung und generiert mindestens ein Selbst
auffrisch-Zeitsteuersignal. Die Oszillatorschaltung 10 enthält eine Strom
quelle 15, eine Schaltvorrichtung 20, einen Kondensatorabschnitt 25,
eine Entladeschaltung 30 und eine Überwachungsschaltung 35. Das
DRAM-Bauelement 5 besitzt ferner einen Zähler 40 zum Zählen des
internen Taktsignals, welches von der Oszillatorschaltung erzeugt wird.
Der Oszillatorabschnitt 25 wird von der Stromquelle 15 auf ein gewisses
Potential aufgeladen, wenn die Schaltvorrichtung 20 betätigt wird. Die
Überwachungsschaltung 25 überwacht das Potential an einem Knoten 70.
Der Knoten 70 wird auf ein Potential gebracht, welches genauso groß ist
wie das in dem Kondensatorabschnitt 25 gespeicherte Potential. Die
Überwachungsschaltung 25 signalisiert der Entladeschaltung 30 und der
Schaltvorrichtung 20, wann das Potential einen Sollwert erreicht und
liefert an den Zähler 40 ein internes Taktsignal.
Der Kondensatorabschnitt 25 enthält drei Steuerarrays 50-52. Wenn
gleich jedes Steuerarray 50-52 durch lediglich eine Steuerzelle in der
Figur dargestellt ist, so besteht jedes Steuerarray 50-52 tatsächlich
jedoch aus einer Mehrzahl von Steuerzellen. Bei dieser Ausführungsform
gibt es 36 Steuerzellen in jedem Steuerarray 50-52. Wenngleich die
genaue Anzahl von Steuerzellen variieren kann, ist es doch ratsam, eine
ausreichend große Anzahl von Steuerzellen vorzusehen, um sicherzustel
len, daß eine durchschnittliche Zelle des Steuerarrays 50-52 repräsentativ
ist für eine durchschnittliche Speicherzelle des selbstauffrischenden
DRAM. Die Steuerzellen werden mit dem gleichen Aufbau und in der
gleichen Größe gefertigt wie die eigentlichen Speicherzellen des DRAM,
obschon zur Gewährleistung der Herstellbarkeit größere Abmessungen
gewählt werden können. Unter Einsatz identischer Fertigung bei der
Array-Ausbildung wird erreicht, daß die Steuerzellen 50-52 und die
Speicherzellen des DRAM identisch auf Änderungen der Temperatur und
der Spannung reagieren. Jede Steuerzelle ist ein kontinuierlich betätigter
Transistor 65, der seriell mit einem Speicherkondensator 67 verbunden
ist.
Jedes Steuerarray 50-52 kann durch Öffnen einer Schmelzverbindung 55-
57 elektrisch von der Schaltung abgetrennt werden. Das elektrische
Abtrennen eines Steuerarrays erhöht die Frequenz des Selbstauffrisch-
Zeitsteuersignals.
Das Potential am Knoten 70 wird in einem Schmitttrigger 72 invertiert
und in Negatoren 73 gepuffert, um das interne Taktsignal am Knoten 74
zu bilden. Der Schmitttrigger besitzt einen hohen Auslösepunkt und
einen niedrigen Auslösepunkt. Wenn das Potential am Knoten 70 den
hohen Auslösepunkt erreicht, wird das Ausgangssignal des Schmitttrig
gers von seinem Eingangspotential am Knoten 70 nach einer Zeitverzö
gerung intern bezüglich des Schmitttriggers invertiert. Das Ausgangs
signal des Schmitttriggers macht nicht eher einen Übergang, als bis das
Potential am Knoten 70 bis zu dem unteren Auslösepunkt des Schmitt
triggers abnimmt. Der Knoten 74 ist der Takteingangsknoten für den
Zähler 40. Das interne Taktsignal repräsentiert das Inverse des Potenti
als der Kondensatoren 67, wenn diese aufgeladen und entladen sind. Das
interne Taktsignal besitzt eine Periodendauer. Der Zähler 40 zählt die
Anzahl von Perioden des internen Taktsignals und generiert ein aktives
Selbstauffrischbetriebssignal am Knoten 68A und generiert Selbstauf
frischzyklussignale an Knoten 68B-D. Das erste Selbstauffrisch-Zeit
steuersignal, das auf die Freigabe der Oszillatorschaltung 10 folgt, ist
ein Selbstauffrischbetriebssignal zum Einleiten der Selbstauffrischung in
dem DRAM-Bauelement 5. Das Selbstauffrischbetriebssignal wird an
den Knoten 68A gegeben. Die Selbstauffrisch-Zeitsteuersignale, die dem
Selbstauffrischbetriebssignal folgen, sind Selbstauffrischzyklussignale.
Die Selbstauffrischzyklussignale werden an die Knoten 68B-D gegeben.
Der DRAM 5 wird ansprechend auf das Selbstauffrischzyklussignal
solange aufgefrischt, bis der Selbstauffrischbetrieb verlassen wird.
Das interne Taktsignal am Knoten 74 wird auch über eine Verzöge
rungsschaltung 77 an ein NAND-Gatter 75 zurückgeführt. Das Aus
gangssignal des NAND-Gatters 75 steuert das Laden und das Entladen
des Kondensatorabschnitts 25. Wenn das Potential am Knoten 70 den
hohen Auslösepunkt des Schmitttriggers 72 erreicht, geht der Knoten 74
nach einer Zeitverzögerung nach unten. Das niedrige Potential am
Knoten 74 wird von der Verzögerungsschaltung 77 zusätzlich verzögert
und nimmt am Ausgang des NAND-Gatters 75 ein hohes Potential an.
Das hohe Potential sperrt einen P-Kanal-Transistor 20 und betätigt den
N-Kanal-Transistor der Entladeschaltung 30, wodurch der Kondensator
abschnitt 25 durch den Transistor der Entladeschaltung 30 entladen wird.
Wenn das Potential am Knoten 70 den unteren Auslösepunkt des
Schmitttriggers 72 erreicht, macht das Ausgangssignal des Schmitttrig
gers 72 einen Übergang auf hohes Potential, und das Potential des Kno
tens 74 geht auf ein hohes Potential über, welches in der Verzögerungs
schaltung 77 verzögert wird. Die Rückkopplung des hohen Potentials
zum Eingangsknoten 79 des NAND-Gatters 75 veranlaßt, daß dessen
Ausgang niedrigen Pegel annimmt, wenn das Freigabesignal vom Oszil
lator am Eingangsknoten 81 hohen Pegel hat. Das niedrige Ausgangs
signal des NAND-Gatters 75 betätigt den Transistor 20, welcher die
Stromquelle 15 mit dem Kondensatorabschnitt 25 verbindet, und sperrt
den Transistor der Entladeschaltung 30, um den Kondensatorabschnitt 25
vom Massepotential am Referenzknoten 80 abzutrennen. Der Kondensa
torabschnitt 25 beginnt nun mit der Neuaufladung auf ein hohes Potential
über den geöffneten Transistor 20.
Die Stromquelle 15 enthält einen N-Kanal-Transistor 83 als Stromquelle
zwischen dem Kondensatorabschnitt 25 und einer Versorgungsspannung
(VCC, typischerweise ein Potential zwischen 5 Volt und 3 Volt) am
Knoten 87 während des Aufladens des Kondensatorabschnitts 25, und
enthält einen Widerstand 85 zum Steuern der Menge eingeleiteten
Stroms. Ein Oszillatorfreigabesignal (OSCEN), das ansprechend auf
externe Signale generiert wird, wird über einen Pegelumsetzpuffer 100
an das Gate des Transistors 83 geführt, um diesen N-Kanal-Transistor
83 zu aktivieren und zu deaktivieren. Der Pegelumsetzpuffer 100 puffert
ein Potential am Gate des Transistors 83, welches groß genug ist, um
das Potential eines Knotens 101 auf das volle VCC-Potential am Knoten
587 zu ziehen, wenn der Transistor 83 betätigt wird.
Zähler sind im Stand der Technik bekannt. Fig. 2 ist eine mögliche
Zählschaltung, die als der Zähler 40 in dem erfindungsgemaßen DRAM
verwendet werden kann. Ähnliche Bauteile sind in den Fig. 1 und 2
gleich bezeichnet. Der Zähler 40 enthält drei vorderflankengesteuerte
Flipflops 105 und ein rückflankengesteuertes Flipflop 106.
Die Frequenz des Überwachungssignals am Knoten 74 beträgt etwa 75
kHz, wenn sämtliche drei Schmelzverbindungen 55-57 elektrisch leiten.
Der Zähler 40 liefert das Selbstauffrischbetriebssignal am Knoten 68A
nach 24 Perioden des internen Taktsignals. Der Selbstauffrischbetrieb
hat ein Zeitaus von etwa 300 Mikrosekunden. Der Zähler liefert auch
Selbstauffrischzyklussignale an Knoten 68B, 68C und 68D mit Frequen
zen von 18,75 kHz; 9,4 kHz und 4,7 kHz, um die Reihenadressstrobe-
(RAS*)-Impulse für 4K-, 2K- und 1K-Auffrischteile zu generieren. Dies
entspricht einer Auffrischrate von 200 Millisekunden.
In Fig. 3 ist eine weitere Ausführungsform der Erfindung dargestellt.
Gleiche Teile in den Fig. 1 und 3 sind entsprechend numeriert. Das
Oszillatorfreigabesignal, ansprechend auf eine DAS vor RAS (CBR)
erzeugt, wird in einer Stromquelle 15 gepuffert, wo es das Aktivieren
und Deaktivieren des Transistors 83 steuert. (CAS ist das Spaltenadress
strobesignal.) Das Oszillatorfreigabesignal wird auch invertiert in die
Überwachungsschaltung 35 und in die Zählschaltung 40 eingegeben.
Das Selbstauffrischbetriebssignal am Ausgangsknoten 68A des Zählers
40 ist zur Freigabe eines Ausgangsschaltungsabschnitts 199 zum Treiben
eines Selbstauffrischzyklusimpulses* (SRCP*) vom Knoten 200 an einen
Ausgangsknoten 201 ausgebildet. Ein NAND-Gatter 211 dient zum
Aussperren eines inaktiven externen Signals RAS* (XRAS*), welches
während der Erzeugung eines aktiven SRCP* auftritt, so daß keine
Einbrüche während des Verlassens der Selbstauffrischbetriebsart statt
finden. Ein Zwischenspeicher 212 dient zum Zwischenspeichern des
aktiven Selbstauffrischbetriebssignals, in diesem Fall eines niedrigen
Potentials, für den Knoten 213, wenn das Ausgangssignal SRENLATCH
(Selbstauffrischfreigaben-Speicherung) vom NAND-Gatter 211 hohes
Potential hat, damit die Selbstauffrischbetriebsart nicht eher beendet
wird, als bis das Selbstauffrischbetriebssignal 68A den Zustand gewech
selt hat. Am Ende einer Auffrischung geht SRENLATCH auf niedriges
Potential über und unterbindet die Erzeugung des aktiven SRCP*.
Ein 4K-Selbstauffrischzyklussignal, ein 2K-Selbstauffrischzyklussignal
und ein IK-Selbstauffrischzyklussignal stehen an den Zählerausgangs
knoten 68B-D zur Verfügung und werden per Multiplexbetrieb in einen
Drei-Zu-Eins-Multiplexer 215 eingegeben, der von zwei Auswahlein
gangssignalen SELA und SE13 gesteuert wird, die zusammen festlegen,
ob das Teil ein 4K-, ein 2K- oder ein 1K-Auffrischteil ist. Das Aus
gangssignal des Multiplexers 215 ist ein Eingangssignal des Impulsgene
rators 220. Bei der vorliegenden Ausführungsform liefert der Impuls
generator 220 einen 15 Nanosekunden dauernden aktiven SRCP*-Impuls
am Knoten 221, wenn er von einem hohen Signal SRENLATCH am
Ausgang des NAND-Gatters 211 freigegeben wird. Das Signal SRCP*
ist aktiv niedrig. Das SRCP* bildet ein Eingangssignal des NAND-
Gatters 211. Wenn XRAS* aktiv und niedrig ist, ist das Ausgangssignal
SRENLATCH des NAND-Gatters hoch. Wenn somit XRAS* während
der Beendigung des Selbstauffrischzyklus einen Übergang auf hohen
Pegel macht und SRCP* niedrig ist, bleibt das Ausgangssignal
SRENLATCH des NAND-Gatters 211 auf hohem Potential und sperrt
damit den Übergang von XRAS* solange, bis SRCP* auf hohes Potenti
al übergeht.
Im Rahmen der Erfindung ist es möglich, einen Impulsgenerator ein
zusetzen, der Impulse mit anderen Impulsbreiten als 15 Nanosekunden
erzeugt.
Wenn andererseits das Signal XRAS* auf hohes Potential übergeht,
während SRCP* hoch ist, wird das Ausgangssignal des NAND-Gatters
211, SRENLATCH, niedrig. Das niedrige Signal SRENLATCH wird als
ein Eingangssignal an den Impulsgenerator 220 zurückgeführt. Das
niedrige Signal SRENLATCH sperrt die Impulsgeneratorschaltung 220,
und SRCP* bleibt hoch und führt so zu einem Verbleiben des Knotens
213 auf hohem Potential, so daß ein einbruchfreies Verlassen des Selbst
auffrischungsbetriebs möglich ist. Das NAND-Gatter 211 und die Ver
riegelungsschaltung oder Zwischenspeicherschaltung 212 bilden somit
eine Aussperrschaltung, die einen Übergang von XRAS* oder einen
Übergang von SRCP* bei Beendigung des Selbstauffrischbetriebs aus
schalten.
Das Signal SRCP* am Knoten 221 wird in der Verzögerungsschaltung
222 für den Eingang eines NOR-Gatters 225 verzögert, welches von
dem Signal geöffnet und gesperrt wird, welches am Knoten 213 von der
Zwischenspeicherschaltung 212 festgehalten wird. Diese Verzögerung
gewährleistet, daß das aktive Signal SRCP* das NOR-Gatter 225 nicht
eher erreicht, als bis das NOR-Gatter 225 richtig geöffnet oder gesperrt
ist. Diese Verzögerung ist besonders dann wichtig, wenn das Signal
SRCP* beginnt, im Anschluß an den Übergang von XRAS* in den
inaktiven Zustand in den aktiven Zustand überzugehen. Das Signal
SCRP* wird in der Verzögerungsschaltung 222 deshalb verzögert, damit
der Knoten 213 auf hohes Potential übergehen und damit das NOR-
Gatter 225 sperren kann.
Ein Multiplexer 227 ist ein Ausgangsschaltungsteil 199, das einen inter
nen RAS-Impuls an dem Ausgangsknoten 201 liefert. Während des
Selbstauffrischbetriebs wird das Signal SRCP* am Knoten 200 per
Multiplexbetrieb durch das aktive Selbstauffrischbetriebssignal am
Knoten 213, das am Knoten 230 gepuffert wird, um als Auswahlein
gangssignal für den Multiplexer 227 zu fungieren, auf den Ausgang
gegeben. Wenn XRAS* auf hohes Potential übergeht und das Signal
SRCP* hohes Potential hat, treibt der Zwischenspeicher das Potential
des Knotens 213 auf hohes Potential. Das hohe Potential des Knotens
213 wird am Knoten 213 gepuffert, wo es XRAS* als das interne RAS-
Ausgangssignal des Multiplexers 227 auswählt. Damit verhindert die
Erfindung während des Verlassens der Selbstauffrischbetriebsart eine
Metastabilität.
Claims (10)
1. Dynamisches Schreib-/Lese-Speicherbauelement (5) mit mehreren
Speicherzellen zum Speichern elektronischer Daten, wobei das
Speicherbauelement (5) eine Auffrischung durchführt, um die Daten
aufzufrischen, und eine Oszillatorschaltung (25) aufweist, um ein
internes Taktsignal zur Steuerung des zeitlichen Ablaufs der Auf
frischung zu steuern, wobei die Oszillatorschaltung (25) aufweist:
- a) ein Selbstauffrischspeicherarray (50) mit Steuerspeicherzellen (65, 67), die aufgeladen und entladen werden können;
- b) eine Stromquelle (15) zum Aufladen jeder der Steuerspeicher zellen auf ein Potential;
- c) eine Schaltvorrichtung zwischen dem selbstauffrischenden Spei cherarray und der Stromquelle (15), wobei die Schaltvorrich tung (20) bei Betätigung ermöglicht, daß ein Strom zwischen der Stromquelle (15) und dem Selbstauffrischspeicherarray (50- 52) fließt, um jede der Steuerspeicherzellen (65, 67) aufzula den, und die Schaltvorrichtung (20) die Stromquelle (15) von dem Selbstauffrischspeicherarray (50-52) bei Abschalten elek trisch trennt; und
- d) eine Überwachungsschaltung (35) zum Überwachen des Potenti als an den Steuerspeicherzellen (65, 67) und zum Erzeugen eines ersten Signals in Abhängigkeit davon, daß das Potential an den Steuerspeicherzellen (65, 67) während des Aufladens jeder der Steuerspeicherzellen (65, 67) einen ersten Auslöse punkt erreicht, und um ein zweites Signal abhängig davon zu erzeugen, daß das Potential an den Steuerspeicherzellen (65, 67) während des Abtrennens der Stromquelle (15) von dem Selbstauffrischspeicherarray (50-52) einen zweiten Auslösepunkt erreicht, wobei das interne Taktsignal das erste und das zweite Signal umfaßt.
2. Bauelement (5) nach Anspruch 1, gekennzeichnet durch eine Entla
deschaltung (30) zum Entladen des Potentials der Steuerspeicherzellen
(65, 67) in Abhängigkeit des ersten Signals, wobei die Schalt
vorrichtung (20) abhängig von dem ersten Signal abgeschaltet wird,
während die Schaltvorrichtung (20) ansprechend auf das zweite
Signal eingeschaltet wird und das Entladen der Entladeschaltung
(30) ansprechend auf das zweite Signal beendet wird.
3. Bauelement (5) nach Anspruch 1, gekennzeichnet durch einen
Zähler (40) zum Zählen einer Anzahl des Auftretens des internen
Taktsignals und zum Erzeugen eines Selbstauffrisch-Zeitsteuer
signals in Abhängigkeit einer gewünschten Anzahl des Auftretens.
4. Bauelement (5) nach Anspruch 3, bei dem das Auffrisch-Zeitsteuer
signal aufweist:
- a) ein Selbstauffrischzyklussignal zum Festlegen einer Periode der Auffrischung des dynamischen ROM-Bauelements; und
- b) ein Selbstauffrischbetriebssignal zum Freigeben des Selbstauf frischzyklussignals.
5. Dynamisches Schreib-/Lese-Speicherbauelement (5) mit mehreren
Speicherzellen zum Speichern elektronischer Daten, wobei das
Bauelement (5) eine Auffrischung durchführt, um die Daten auf
zufrischen, wobei das Bauelement (5) eine Oszillatorschaltung (10)
zum Erzeugen eines internen Taktsignals zur Steuerung des zeitli
chen Ablaufs der Auffrischung aufweist, welche umfaßt:
- a) eine Steuerspeicherzelle (65, 67), die aufladbar und entladbar ist;
- b) eine Stromquelle (15) zum Laden der Steuerspeicherzelle (65, 67) auf ein Potential;
- c) eine Überwachungsschaltung (35) zum Überwachen des Potenti als in der Steuerspeicherzelle (65, 67) um festzustellen, wann das Potential der Steuerspeicherzelle (65, 67) einen Auslöse punkt erreicht; und
- d) eine Entladeschaltung (30) zum Entladen der Steuerspeicher zelle (65, 67) in Abhängigkeit davon, daß das Potential der Steuerspeicherzelle (65, 67) den Auslösepunkt erreicht, wobei die Geschwindigkeit des Aufladens und des Entladens der Steuerspeicherzelle (65, 67) eine Frequenz des internen Takt signals bestimmt.
6. Bauelement nach Anspruch 5, bei dem die Steuerspeicherzelle (65,
67) im wesentlichen identisch mit den eigentlichen Speicherzellen
ausgebildet ist, so daß die Steuerspeicherzelle (65, 67) und die
eigentlichen Speicherzellen im wesentlichen identisch auf Änderun
gen der Spannung und der Temperatur reagieren.
7. Bauelement nach Anspruch 5, gekennzeichnet durch einen Zähler
(40) zum Zählen von Zyklen des Aufladens und des Entladens.
8. Bauelement nach Anspruch 7, bei dem der Zähler (40) ein Selbst
auffrischbetriebssignal ansprechend auf eine erste Anzahl von
Auflade- und Entladezyklen erzeugt, und ein Selbstauffrischzyklus
signal ansprechend auf eine zweite Anzahl von Auflade- und Entla
dezyklen erzeugt, wobei das Selbstauffrischbetriebssignal dem
Selbstauffrischzyklussignal ermöglicht, den zeitlichen Ablauf der
Auffrischung festzulegen.
9. Verfahren zum Erzeugen eines Selbstauffrisch-Zeitsteuersignals in
einem dynamischen Schreib-/Lese-Speicherbauelement (5), umfas
send folgende Schritte:
- a) Aufladen einer Steuerspeicherzelle (65, 67) auf ein Potential;
- b) Überwachen des Potentials der Steuerspeicherzelle (65, 67);
- c) Entladen des Potentials der Steuerspeicherzelle (65, 67), wenn das Potential der Steuerspeicherzelle (65, 67) einen Auslöse punkt erreicht, wobei das Aufladen und das Entladen einen Lade-Entlade-Zyklus mit einer Periodendauer erzeugt;
- d) Zählen der Auflade-Entlade-Zyklen, um ein Selbstauffrisch- Zeitsteuersignal zu erzeugen, nachdem eine gewünschte Anzahl von Zyklen gezählt wurde; und
- e) Auffrischen der Speicherzellen des Bauelements (5) in Abhän gigkeit des Selbstauffrisch-Zeitsteuersignals.
10. Verfahren nach Anspruch 9, gekennzeichnet durch das Fertigen der
Steuerspeicherzelle und der eigentlichen Speicherzelle in praktisch
identischer Weise.
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