JPS621187A - ダイナミツクメモリのアクセス制御方式 - Google Patents
ダイナミツクメモリのアクセス制御方式Info
- Publication number
- JPS621187A JPS621187A JP60139501A JP13950185A JPS621187A JP S621187 A JPS621187 A JP S621187A JP 60139501 A JP60139501 A JP 60139501A JP 13950185 A JP13950185 A JP 13950185A JP S621187 A JPS621187 A JP S621187A
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- JP
- Japan
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- refresh
- signal
- timer
- access
- address
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、所定周期毎に記憶内容のリフレッシュ動作が
必要となるダイナミックメモリのアクセス制御方式に関
するものでおる。
必要となるダイナミックメモリのアクセス制御方式に関
するものでおる。
［発明の技術的背景］
周知のように、ダイナミックメモリはその記憶内容を保
持するために、通常、約２ｍｓ以内の周期でリフレッシ
ュ動作を行う必要があり、このリフレッシュ動作を行っ
ている時間帯では外部からのアクセスを行うことが不可
能でおる。従って、外部からのアクセス要求がリフレッ
シュ動作時間と競合する場合には、アクセス要求はリフ
レッシュ動作が終了するまで特数させなければならない
。
持するために、通常、約２ｍｓ以内の周期でリフレッシ
ュ動作を行う必要があり、このリフレッシュ動作を行っ
ている時間帯では外部からのアクセスを行うことが不可
能でおる。従って、外部からのアクセス要求がリフレッ
シュ動作時間と競合する場合には、アクセス要求はリフ
レッシュ動作が終了するまで特数させなければならない
。
従って、このようなダイナミックメモリのアクセスを制
御する従来の制御回路では、通常、リフレッシュ要求と
外部からのアクセス要求とが競合した場合には、リフレ
ッシュ要求動作を優先させ、競合しない状態ではリフレ
ッシュ要求とアクセス要求とを先着順に受付け、その要
求に対するアクセスを許可するように制御している。
御する従来の制御回路では、通常、リフレッシュ要求と
外部からのアクセス要求とが競合した場合には、リフレ
ッシュ要求動作を優先させ、競合しない状態ではリフレ
ッシュ要求とアクセス要求とを先着順に受付け、その要
求に対するアクセスを許可するように制御している。
［背景技術の問題点コ
ところが、リフレッシュ要求と外部からのアクセス要求
が競合した場合に、リフレッシュ要求を単純に優先させ
ると、一定周期でアクセス要求を発生する装置、例えば
印字菰買などを接続した場合に、印字装置側にリフレッ
シュ周期を考慮したムΩ計をしなければならず、印字速
度が遅くなってしまうという問題点があった。
が競合した場合に、リフレッシュ要求を単純に優先させ
ると、一定周期でアクセス要求を発生する装置、例えば
印字菰買などを接続した場合に、印字装置側にリフレッ
シュ周期を考慮したムΩ計をしなければならず、印字速
度が遅くなってしまうという問題点があった。
［発明の目的］
本発明は上記のような問題点を除去し、リフレッシュ動
作によって生じるアクセス速度の低下を極力抑えること
ができるダイナミックメモリのアクセス制御方式を提供
することを目的とする。
作によって生じるアクセス速度の低下を極力抑えること
ができるダイナミックメモリのアクセス制御方式を提供
することを目的とする。
［発明の概要］
本発明は、外部からのアクセス要求信号に同期して起動
されるタイマを設け、このタイマのタイマ時間内ではリ
フレッシュ動作を禁止して外部からのアクセスを優先さ
せ、タイマ時間以外ではリフレッシュ要求と外部からの
アクセス要求を先着順に受付け、かつ前記リフレッシュ
要求の周期は！′＋容されるリフレッシュ周期より大幅
に短く設定し、リフレッシュ要求と外部からのアクセス
要求に対するアクセスを制御するようにしたことにより
、上記目的を速成している。
されるタイマを設け、このタイマのタイマ時間内ではリ
フレッシュ動作を禁止して外部からのアクセスを優先さ
せ、タイマ時間以外ではリフレッシュ要求と外部からの
アクセス要求を先着順に受付け、かつ前記リフレッシュ
要求の周期は！′＋容されるリフレッシュ周期より大幅
に短く設定し、リフレッシュ要求と外部からのアクセス
要求に対するアクセスを制御するようにしたことにより
、上記目的を速成している。
［発明の実施例］
第１図は本発明の一実施例を示すブロック図であり、リ
フレッシュタイマ１．リフレッシュカウンタ２．コント
ローラ３．ダイナミックメモリノ（ＤＲＡＭ）４とから
構成され、この°うちリフレッシュタイマ１は所定周期
でリフレッシュ要求信号ＲＥＦを発生し、これを１ノフ
レツシユカウンク２およびコントローラ３に供給する。
フレッシュタイマ１．リフレッシュカウンタ２．コント
ローラ３．ダイナミックメモリノ（ＤＲＡＭ）４とから
構成され、この°うちリフレッシュタイマ１は所定周期
でリフレッシュ要求信号ＲＥＦを発生し、これを１ノフ
レツシユカウンク２およびコントローラ３に供給する。
リフレッシュカウンタ２はＤ ＲＡ Ｍ ４のリフレッ
シュアドレスを行単位（ＲＯＷ単位）で進めるためのリ
フレッシュアドレス信号ＲＦＡＤを生成するもので、リ
フレッシュ要求信ＱＲＥＦが発生するたびにリフレッシ
ュアドレス信号ＲＦＡＤの値’＃ｒ１ＪＲＯ＼■分だけ
進め、この信号ＲＦＡＤをコントローラ３に供給する。
シュアドレスを行単位（ＲＯＷ単位）で進めるためのリ
フレッシュアドレス信号ＲＦＡＤを生成するもので、リ
フレッシュ要求信ＱＲＥＦが発生するたびにリフレッシ
ュアドレス信号ＲＦＡＤの値’＃ｒ１ＪＲＯ＼■分だけ
進め、この信号ＲＦＡＤをコントローラ３に供給する。
コントローラ３は、コントロールバス５から与えられる
Ｄ ＲＡ Ｍ ４へのアクセス要求信号ＲＥＱあよσ前
記リフレッシュ要求信号ＲＥＦを入力とし、リフレッシ
ュ要求信号ＲＥＦが入力された場合には、リフレッシュ
カウンタ２から与えられる１ノフレツシユアドレス信＠
ＲＦＡＤを選択してＤＲ７へ７ｖ１４に対するメモリア
ドレス信号ＭＡＤとして出力し、ざらにロウ（ＲＯＷ）
アドレスストロ−７１３号ＲＡＳおよびカラム（Ｃ○Ｉ
ｕｍｎ）アドレスストローブ信号ＲＡＳを出力し、信号
ＲＦＡＤで指定された行アドレスの記憶内容をリフレッ
シュする。また、アクセス要求信＠ＲＥＱが入力された
場合には、アドレスバス６に送出されたアドレス信号の
うち上位ビット側をロウアドレス信号、下位ピッ１〜側
をカラムアドレス信号として選択し、これらを時分割的
にメモリアドレス信号ＭＡＤとしてＤＲＡＭ４に供給し
、ざらにロウアドレス信号の送出タイミングに同期して
信号ＲＡＳな、またカラムアドレス信号の送出タイミン
グに同期して信号ＣＡＳを送出し、これにより、アクセ
ス要求の対象アドレスにあけるデータの占込みまたは読
出しを行う。この場合、出込みデータまたは読出しデー
タはデータバス７を通じて授受される。また、データの
書込みまたは続出し動作の終了Ｒ４には、このことを示
ツイ言回ＡＣＫがコントローラ３から出力される。
Ｄ ＲＡ Ｍ ４へのアクセス要求信号ＲＥＱあよσ前
記リフレッシュ要求信号ＲＥＦを入力とし、リフレッシ
ュ要求信号ＲＥＦが入力された場合には、リフレッシュ
カウンタ２から与えられる１ノフレツシユアドレス信＠
ＲＦＡＤを選択してＤＲ７へ７ｖ１４に対するメモリア
ドレス信号ＭＡＤとして出力し、ざらにロウ（ＲＯＷ）
アドレスストロ−７１３号ＲＡＳおよびカラム（Ｃ○Ｉ
ｕｍｎ）アドレスストローブ信号ＲＡＳを出力し、信号
ＲＦＡＤで指定された行アドレスの記憶内容をリフレッ
シュする。また、アクセス要求信＠ＲＥＱが入力された
場合には、アドレスバス６に送出されたアドレス信号の
うち上位ビット側をロウアドレス信号、下位ピッ１〜側
をカラムアドレス信号として選択し、これらを時分割的
にメモリアドレス信号ＭＡＤとしてＤＲＡＭ４に供給し
、ざらにロウアドレス信号の送出タイミングに同期して
信号ＲＡＳな、またカラムアドレス信号の送出タイミン
グに同期して信号ＣＡＳを送出し、これにより、アクセ
ス要求の対象アドレスにあけるデータの占込みまたは読
出しを行う。この場合、出込みデータまたは読出しデー
タはデータバス７を通じて授受される。また、データの
書込みまたは続出し動作の終了Ｒ４には、このことを示
ツイ言回ＡＣＫがコントローラ３から出力される。
第２図は、コントローラ３の詳細な構成を示ずブロック
図であり、シーケン’＋３０とセレクタ３１とから構成
されている。
図であり、シーケン’＋３０とセレクタ３１とから構成
されている。
シーケンス３０は、リフレッシュ要求Ｌ ’ｚ ＲＥＦ
またはアクセス要求信号ＲＥＱの入力時に、上記のよう
な信号ＲＡＳ、ＣＡＳおよびＡＣＫを出力する。この他
に、信号ＲＦ”Ｆの入力時には、リフレッシュアドレス
信号ＲＦＡＤをメモリアドレス信号〜１ＡＤとして選択
し、信号ＲＥＱの入力時にはアドレスバス６に送出され
たアドレス信号ＡＣＡＤの上位ビット側および下位ビッ
ト側をそれぞれ選択するためのセレクト信号ＳＥＬを出
力する。このようにして出力されたセレクト信号ＳＥＬ
により、セレクタ３１において信号ＲＦＡＤ。
またはアクセス要求信号ＲＥＱの入力時に、上記のよう
な信号ＲＡＳ、ＣＡＳおよびＡＣＫを出力する。この他
に、信号ＲＦ”Ｆの入力時には、リフレッシュアドレス
信号ＲＦＡＤをメモリアドレス信号〜１ＡＤとして選択
し、信号ＲＥＱの入力時にはアドレスバス６に送出され
たアドレス信号ＡＣＡＤの上位ビット側および下位ビッ
ト側をそれぞれ選択するためのセレクト信号ＳＥＬを出
力する。このようにして出力されたセレクト信号ＳＥＬ
により、セレクタ３１において信号ＲＦＡＤ。
ＡＣＡＤの上位ビット側および下位ビット側のいずれか
が選択され、メモリアドレス信号ＭＡＤとして出力され
る。
が選択され、メモリアドレス信号ＭＡＤとして出力され
る。
第３図は、リフレッシュ要求信号ＲＥＦとアクセス要求
信号ＲＥＱが競合した場合に、いずれを優先させるかを
υ］御するためのシーケンサ３０内に設けられた優先Ｉ
制御回路を示すものであり、信号ＡＣＫによって起動さ
れるタイマ３００を有してあり、このタイマのタイマ時
間Ｔｐ内にリフレッシュ要求信号ＲＥＦが入力された場
合、信号ＲＥＦは負論理のナントゲート３０１において
タイマ３００の出力信号ＴＭ（”１”信号）によって阻
止される。すなわち、アクセス要求信号ＲＥＱによるＤ
ＲＡＭ４のアクセスが終了した後、タイマ３００の設定
時間Ｔｐ内にリフレッシュ要求信号ＲＥＦが入力された
としても、この信号ＲＥＦはナントゲート３０１で阻止
され、ＤＲＡＭ４のリフレッシュ動作は延期される。し
かし、タイマ３００の設定時間経過後に信＠ＲＥＦが入
力された場合にはタイマ３００の出力信号ＴＭが′Ｏ″
になっているために、信号ＲＥＦはナントゲート３０１
ｊ！″通過してリフレッシュ動作が実行される。
信号ＲＥＱが競合した場合に、いずれを優先させるかを
υ］御するためのシーケンサ３０内に設けられた優先Ｉ
制御回路を示すものであり、信号ＡＣＫによって起動さ
れるタイマ３００を有してあり、このタイマのタイマ時
間Ｔｐ内にリフレッシュ要求信号ＲＥＦが入力された場
合、信号ＲＥＦは負論理のナントゲート３０１において
タイマ３００の出力信号ＴＭ（”１”信号）によって阻
止される。すなわち、アクセス要求信号ＲＥＱによるＤ
ＲＡＭ４のアクセスが終了した後、タイマ３００の設定
時間Ｔｐ内にリフレッシュ要求信号ＲＥＦが入力された
としても、この信号ＲＥＦはナントゲート３０１で阻止
され、ＤＲＡＭ４のリフレッシュ動作は延期される。し
かし、タイマ３００の設定時間経過後に信＠ＲＥＦが入
力された場合にはタイマ３００の出力信号ＴＭが′Ｏ″
になっているために、信号ＲＥＦはナントゲート３０１
ｊ！″通過してリフレッシュ動作が実行される。
リフレッシュ要求信号ＲＥＦがナントゲート３０１を通
過すると、この信号ＲＥＦはインバータ３０２によって
反転され、アクセス要求信号ＲＥＱを入力するナントゲ
ート３０３に入力される。
過すると、この信号ＲＥＦはインバータ３０２によって
反転され、アクセス要求信号ＲＥＱを入力するナントゲ
ート３０３に入力される。
これにより、リフレッシュ動作が終了するまでの間、信
号ＲＥＱはナントゲート３０３を通過することができず
、外部からのアクセス要求は侍だされる。
号ＲＥＱはナントゲート３０３を通過することができず
、外部からのアクセス要求は侍だされる。
すなわち、タイマ３００の設定時間内に新たなアクセス
要求信号ＲＥＱが入力される高速アクセス動作状態にお
いては、信号ＲＥＱが一旦受付けられると、タイマ３０
０の出力信号ＴＭが“′Ｏ″に復帰するまでリフレッシ
ュ動作は延期される。
要求信号ＲＥＱが入力される高速アクセス動作状態にお
いては、信号ＲＥＱが一旦受付けられると、タイマ３０
０の出力信号ＴＭが“′Ｏ″に復帰するまでリフレッシ
ュ動作は延期される。
しかし、タイマ３００の出力信号ＴＭが″“０１１であ
れば、信号ＲＥＱおよびＲＥＱのうち早いタイミングの
ものがナントゲート３０１．Ｆｌ；よび３０３の論理動
作によって優先的に受付けられる。
れば、信号ＲＥＱおよびＲＥＱのうち早いタイミングの
ものがナントゲート３０１．Ｆｌ；よび３０３の論理動
作によって優先的に受付けられる。
第４図（ａ〉に外部からのアクセス要求の周期が比較的
長い場合のタイムチャートを示し、同図（ｂ）には短い
場合のタイムチャートを示している。
長い場合のタイムチャートを示し、同図（ｂ）には短い
場合のタイムチャートを示している。
ここで外部からのアクセス要求の周期が短い場合に、リ
フレッシュ動作を延期させると許容されるリフレッシュ
周期を挽肌してしまうことが起こり１ｑる。そこで、本
発明では、リフレッシュタイマ］によって定まるリフレ
ッシュ周期をＤＲＡＭ４の許容値より大幅に短くするこ
とにより、このような不具合が起こるのを防止している
。
フレッシュ動作を延期させると許容されるリフレッシュ
周期を挽肌してしまうことが起こり１ｑる。そこで、本
発明では、リフレッシュタイマ］によって定まるリフレ
ッシュ周期をＤＲＡＭ４の許容値より大幅に短くするこ
とにより、このような不具合が起こるのを防止している
。
すなわら、この発明においては通常のリフレッシュ周期
より短い周期で１ノフレッシュ動作を行ってあき、外部
からのアクセス要求が短い周期で与えられた場合にリフ
レッシュ動作タイミングを延■１させることが可能なよ
うにしている。
より短い周期で１ノフレッシュ動作を行ってあき、外部
からのアクセス要求が短い周期で与えられた場合にリフ
レッシュ動作タイミングを延■１させることが可能なよ
うにしている。
これにより、短い周１目のアクセス要求に対するリフレ
ッシュ動作のための時間の制約が緩和され、アクセス要
求源との間のデータ転送速度を早くすることが可能にな
る。
ッシュ動作のための時間の制約が緩和され、アクセス要
求源との間のデータ転送速度を早くすることが可能にな
る。
なお、タイマ３００はＤＲＡＭ４へのデータの浸出しま
たは出込み終了時に起動させているが、アクセス要求（
ｇ号ＲＥＱの入力時に起動させるようにしてもよい。
たは出込み終了時に起動させているが、アクセス要求（
ｇ号ＲＥＱの入力時に起動させるようにしてもよい。
［発明の効果］
以上説明したように本発明は、外部からのアクセス要求
信号に同期して起動されるタイマを設け、このタイマの
タイマ時間内ではリフレッシュ動作Ｓ：禁止して外部か
らのアクセスを優先させ、タイマ時間以外ではリフレッ
シュ要求と外部からのアクセス要求を先着順に受付け、
かつ前記リフレッシュ要求の周期は許容されるリフレッ
シュ周期より大幅に短く設定し、リフレッシュ要求と外
部からのアクセス要求に対するアクセスを制御するよう
にしたため、リフレッシュ動作が存在するために生じる
アクセス速度の低下を抑えることができ、一定周期でア
クセス要求を発生する印字装置等のバッファメモリに適
用すれば印字速度を大幅に向上させることができるなど
の効果がおる。
信号に同期して起動されるタイマを設け、このタイマの
タイマ時間内ではリフレッシュ動作Ｓ：禁止して外部か
らのアクセスを優先させ、タイマ時間以外ではリフレッ
シュ要求と外部からのアクセス要求を先着順に受付け、
かつ前記リフレッシュ要求の周期は許容されるリフレッ
シュ周期より大幅に短く設定し、リフレッシュ要求と外
部からのアクセス要求に対するアクセスを制御するよう
にしたため、リフレッシュ動作が存在するために生じる
アクセス速度の低下を抑えることができ、一定周期でア
クセス要求を発生する印字装置等のバッファメモリに適
用すれば印字速度を大幅に向上させることができるなど
の効果がおる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるコントローラの訂細侶成を示すブロック
図、第３図は第２図のシーケンサ内の優先ｖ制御回路の
一例を示ず図、第４図は実施例の動作を示すタイムチレ
ートである。 １・・・リフレッシュタイマ、３・・・コントローラ、
４・・・ダイナミックメモリ、５・・・コントロールバ
ス、６・・・アドレスバス、７・・・データバス、３０
・・・シーケンサ、３００・・・タイマ。 代理人弁理士 木 村 高 久 ・−こ 。 第１ 図 清 第２図
第１図におけるコントローラの訂細侶成を示すブロック
図、第３図は第２図のシーケンサ内の優先ｖ制御回路の
一例を示ず図、第４図は実施例の動作を示すタイムチレ
ートである。 １・・・リフレッシュタイマ、３・・・コントローラ、
４・・・ダイナミックメモリ、５・・・コントロールバ
ス、６・・・アドレスバス、７・・・データバス、３０
・・・シーケンサ、３００・・・タイマ。 代理人弁理士 木 村 高 久 ・−こ 。 第１ 図 清 第２図
Claims (1)
- リフレッシュ時間以外に外部からのアクセスを許可す
るダイナミックメモリの制御回路において、外部からの
アクセス要求信号に同期して起動されるタイマを設け、
このタイマのタイマ時間内ではリフレッシュ動作を禁止
して外部からのアクセスを優先させ、タイマ時間以外で
はリフレッシュ要求と外部からのアクセス要求を先着順
に受付け、かつ前記リフレッシュ要求の周期は許容され
るリフレッシュ周期より大幅に短く設定し、リフレッシ
ュ要求と外部からのアクセス要求に対するアクセスを制
御することを特徴とするダイナミックメモリのアクセス
制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139501A JPS621187A (ja) | 1985-06-26 | 1985-06-26 | ダイナミツクメモリのアクセス制御方式 |
| DE19863621161 DE3621161A1 (de) | 1985-06-26 | 1986-06-25 | Zugriffssteuereinrichtung und zugriffssteuerverfahren fuer dynamische speicher |
| US06/878,244 US4849936A (en) | 1985-06-26 | 1986-06-25 | Access control device and method for dynamic memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139501A JPS621187A (ja) | 1985-06-26 | 1985-06-26 | ダイナミツクメモリのアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621187A true JPS621187A (ja) | 1987-01-07 |
Family
ID=15246749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139501A Pending JPS621187A (ja) | 1985-06-26 | 1985-06-26 | ダイナミツクメモリのアクセス制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4849936A (ja) |
| JP (1) | JPS621187A (ja) |
| DE (1) | DE3621161A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183094A (ja) * | 1989-12-11 | 1991-08-09 | Sharp Corp | Ｄｒａｍのリフレッシュ回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188095A (ja) * | 1986-02-14 | 1987-08-17 | Toshiba Corp | 半導体記憶装置の制御回路 |
| JPH0778991B2 (ja) * | 1988-07-26 | 1995-08-23 | 株式会社東芝 | 半導体メモリ |
| US4961167A (en) * | 1988-08-26 | 1990-10-02 | Mitsubishi Denki Kabushiki Kaisha | Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein |
| US5216635A (en) * | 1991-07-24 | 1993-06-01 | Ncr Corporation | System and method for requesting access to a computer memory for refreshing |
| US5754887A (en) * | 1995-06-07 | 1998-05-19 | International Business Machines Corporation | System for limiting access of plurality of requests to peripheral bus by halting transmission to particular peripheral devices and resuming transmission after second predetermined time period expiration |
| KR100372245B1 (ko) * | 1995-08-24 | 2004-02-25 | 삼성전자주식회사 | 워드라인순차제어반도체메모리장치 |
| JPH11353872A (ja) * | 1998-06-04 | 1999-12-24 | Oki Electric Ind Co Ltd | メモリインタフェース回路 |
| JP2000030441A (ja) * | 1998-07-15 | 2000-01-28 | Mitsubishi Electric Corp | 半導体記憶装置及び半導体記憶装置のリフレッシュ方法 |
| US6941415B1 (en) * | 2000-08-21 | 2005-09-06 | Micron Technology, Inc. | DRAM with hidden refresh |
| JP4459495B2 (ja) * | 2001-12-13 | 2010-04-28 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置のリフレッシュ制御方法、及び該制御方法を有する半導体記憶装置 |
| JP3765306B2 (ja) * | 2003-05-15 | 2006-04-12 | セイコーエプソン株式会社 | 半導体メモリ装置および電子機器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2619238C3 (de) * | 1976-04-30 | 1978-11-02 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren und Anordnung zur zeitlichen Einordnung von unabhängigen Operationen, die in einem elektronischen Schaltungssystem ablaufen |
| JPS54107637A (en) * | 1978-02-13 | 1979-08-23 | Hitachi Ltd | Control system for dynamic type semiconductor memory unit |
| DE3009872C2 (de) * | 1980-03-14 | 1984-05-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Regenerieren von in einem dynamischen MOS-Speicher gespeicherten Daten unter Berücksichtigung von Schreib- und Lesezyklen und Schaltungsanordnung zur Durchführung des Verfahrens |
| JPS58155596A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| US4575826A (en) * | 1984-02-27 | 1986-03-11 | International Business Machines Corp. | Refresh generator system for a dynamic memory |
-
1985
- 1985-06-26 JP JP60139501A patent/JPS621187A/ja active Pending
-
1986
- 1986-06-25 US US06/878,244 patent/US4849936A/en not_active Expired - Fee Related
- 1986-06-25 DE DE19863621161 patent/DE3621161A1/de active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183094A (ja) * | 1989-12-11 | 1991-08-09 | Sharp Corp | Ｄｒａｍのリフレッシュ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3621161A1 (de) | 1987-01-08 |
| DE3621161C2 (ja) | 1990-04-26 |
| US4849936A (en) | 1989-07-18 |
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