DE3030347A1

DE3030347A1 - Auffrischungszaehler

Info

Publication number: DE3030347A1
Application number: DE19803030347
Authority: DE
Inventors: Sargent Sheffield El Paso County Col. Eaton jun.; Paul R. El Paso County Col. Schröder
Original assignee: Mostek Corp
Current assignee: CTU of Delaware Inc
Priority date: 1979-08-13
Filing date: 1980-08-11
Publication date: 1981-03-26
Also published as: CA1145857A; US4296480A; JPS5674893A; JPH0146958B2; GB2056138A; GB2056138B

Description

Beschre ibung

Die Erfindung betrifft einen dynamischen wahlfreien Zugriffsspeicher gemäß Oberbegriff des Hauptanspruchs.

Statische wahlfreie Zugriffsspeicher sind aufgrund ihrer leichten Betreibbarkeit weit verbreitet. Dynamische Speicher mit wahlfreiem Zugriff sind jedoch hauptsächlich deswegen billiger, weil sie eine kleiner Bausteinfläche erfordern. Man versucht daher, dynamische Speicher mit wahlfreiem Zugriff so zu bauen, daß sie die innere Effizienz eines dynamischen RAM haben, während ein Teil von außen gesehen wie ein statischer Speicher wirkt. Statische RAMs erfordern jedoch keine Datenauffrischung und eine externe Auffrischung würde bei einem dynamischen RAM nicht den gewünschten Erfolg bringen. Es ist daher äußerst vorteilhaft, die Schwierigkeiten bei der Auffrischung dadurch zu vermindern, daß so viel wie möglich an Auffrischschaltung auf einem Baustein untergebracht wird.

Dies kann dadurch erreicht werden, indem ein eigener Auffrischungszähle.r im Speicher vorgesehen wird, der die Auffrischungsadressen festhält. Am Ende jeder Auffrischungsperiode könnte der Zähler weitergestellt werden. Ferner könnte man ein Schieberegister oder einen Ring-

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zähler vorsehen, die hintereinander alle Wortleitungen durchlaufen würden. Aber auch dies würde wie im ersten Falle einen wesentlichen Aufwand an zusätzlicher Schaltung und Bausteinfläche bedeuten. Diese zusätzliche Bausteinfläche läßt das Bauelement wie einen statischen RAM wirken, vermindert j"edoch nur den Preisunterschied zwischen statischen und dynamischen Speichern.

Es ist Aufgabe der Erfindung, einen verbesserten dynamischen Speicher für wahlfreien Zugriff (RAM) zu schaffen, der die beim Stand der Technik auftretenden Nachteile nicht aufweist.

Zur Lösung dieser Aufgabe dienen die im Kennzeichen des Hauptanspruchs angegebenen Maßnahmen. Es wird somit ein Auffrischungszahler auf dem Halbleiterbaustein verwendet, der die existierende Schaltung in maximaler Weise ausnützt, der also mit bereits existierenden Bauelementen des dynamischen wahlfreien Zugriffsspeichers arbeitet. Dabei werden Adressenspeicher, die zur Bildung von Wahrsignalen von hohem Spannungswert sowie zur Bildung von komplementären Adressensignalen aus den Eingangssignalen dienen, gleichzeitig als Teile des Zählers verwendet. Die Eingänge jedes Adressenspeichers werden entweder als interne Auffrischungsadressen oder als externe Adressen vom Benutzer j'e nach einem Freigabebefehl gemulti-

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plext. In einer bevorzugten Ausführung, bei der alle stellenwertniederen Bits wahr sind und ein Übertragungstaktsignal vorliegt, werden die Ausgaben jedes Speichers an die Auffrischungsspeicherknoten übertragen, um durch den Speicher invertiert zu werden. Das Übertragungstaktsignal tritt lediglich am Ende einer Auffrischungsperiode auf und invertiert die Daten in ausgewählten Auffrischungsspeicherknoten. Auf diese Weise wird der Zähler am Ende jeder Auffrischungsperiode weitergesetzt.

Die zur Vervollständigung der gesamten Auffrischungsfunktion zusätzlich erforderliche Schaltung ist minimal, da lediglich wenige Transistoren jedem Adressenspeicher hinzuzufügen sind. Obgleich man einen extra Dekodierer je Speicher braucht, ist die Anzahl der zusätzlichen Dekodierer im Verhältnis zur großen Anzahl der bereits für die Auswahl der Wortleitungen erforderlichen Dekodierer klein. Durch Hinzufügen weniger zusätzlicher Transistoren kann somit die Auffrischung gesteuert und die gesamte Auffrischungsfunktion auf dem Halbleiterbaustein vervollständigt werden.

Die Erfindung wird im folgenden anhand von Figuren näher erläutert; es zeigen:

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Fig. 1 ein Blockschaltbild einer einzigen Einheit eines Auffrischungszählers, der auf einen einzigen Adressenspeicher wirkt;

Fig. 2 ein auseinandergezogenes Blockschaltbild zur Darstellung des Zählvorganges für einen dreistufigen Binärzähler;

Fig. 3 ein auseinandergezogenes Blockschaltbild; und

Fig. 4 ein Schemaschaltbild einer einzigen Einheit eines Auffrischungszählers.

Fig. 1 zeigt ein Blockschaltbild eines Auffrischungszählers 10. Ferner ist ein Adressenspeicher 12 für ein einziges Adressenbit erkennbar. Ein Auffrischungsspeicher 14 und eine Steuereinrichtung 16 sind ebenfalls vorhanden, Ein Adressentaktsignal ist mit 18 bezeichnet, während ein Übertragungstaktsignal mit 20 bezeichnet ist. Der Adressenspeicher 12 nimmt ein Adressenbit 22 mit üblicher TTL-Spannung auf. An den Ausgängen 24 und 26 werden ein auf hoher Spannung liegendes "Wahr"-Signal und das entsprechende Komplement erzeugt. Die Steuereinrichtung 16 erhält an ihrem Eingang 28 das "Wahr"-Signal und an ihrem Eingang 30 dessen Komplement.

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In der dangestellten Ausführung empfängt die Steuereinrichtung 16 außerdem am Eingang 32 das nächste Stellenwert tiefere Adressenbit. Je nach Anordnung des Adressenspeichers 12 und seiner Adressenbiteingaben 22 kann eine beliebige Anzahl von Eingängen 32 für die Kontrolleinrichtung vorgesehen sein, die um eins weniger als die Adresseneingänge 22 sind. In Fig. 1 ist bei 32 lediglich eine einzige Stellenwert niedrigere Adresseneingabe vorgesehen.

Der dargestellte Zähler arbeitet auf der Grundlage, daß ein Binärzähler durch Invertieren des i-ten Bits vervollständigbar ist, wenn alle eingegebenen Bits einzeln sind. Für eine Binärzahl der dritten Ordnung würde der folgende Zählerstand existieren:

^A2	^A1	^Ao
O	O	O
O	O	1
O	1	O
O	1	1
1	O	0
1	O	1
1	1	O
1	1	1

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Man erkennt aus dieser Tabelle, daß sich das zweite Bit A. immer dann ändert, wenn das erste Bit A₀ von 1 auf O übergeht. Man erkennt ferner, daß sich das dritte Bit A_p dann ändert, wenn die ersten und zweiten Bits A und A. von 11 auf OO übergehen. Immer dann, wenn die niedereren Bits wahr bzw. 1 werden, ändert sich das nächsthöhere Bit beim nächsten Taktimpuls 20.

Ist im Blockschaltbild gemäß Fig. 1 das Bit A =1 und der Übertragungstaktimpuls 20 ebenfalls 1, dann überträgt die Steuereinrichtung 16 die Eingabe vom Eingang 28 an den Ausgang 34 und die Eingabe am Eingang 30 an den Ausgang 36. Der Auffrischungsspeicher nimmt dann die Ausgaben von den Ausgängen 34 und 36 an seinen entsprechenden Eingängen 38 udn 40 auf und speichert diese Signale an seinen Ausgängen 42 und 44. Die Ausgaben an den Ausgängen 42 und 44 des Auffrischungsspeichers 14 werden dann über die entsprechenden Eingänge 46 und 48 dem Speicher 12 eingegeben, der sie über seine Ausgänge 24 und 26 invertiert ausgibt. Das am Eingang 46 einlaufende Signal wird somit im Adressenspeicher gemultiplext und über den Ausgang 24 invertiert ausgegeben. Ebenso wird das am Eingang 48 aufgenommene Signal gemultiplext und am Ausgang 26 des Adressenspeichers 12 invertiert ausgegeben. Ein weiterer, nicht dargestellter Taktimpuls

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gibt an, wann der Adressenspeicher die Adresseneingaben 22 lesen soll. Die Ausgaben an den Ausgängen 24 und 26 des Adressenspeichers 12 sind invertiert, wenn die Steuereinrichtung 16 den Übertragungstakt 20 einliest und alle Adresseneingaben am Eingang 32 wahr (1) sind. Auf diese Weise wird das nächsthöchste Bit von den am Eingang 32 eingegebenen Bits gebucht.

Fig. 2 zeigt ein Beispiel für einen Zähler der dritten Ordnung. Zu Beginn lesen die Adressenspeicher 12A, 12B und 12C an ihren Eingängen 22A, 22B und 22C die Anfangsadresse "OOO" ein. Die Adressenspeicher 12A, 12B und 12C liefern dann auf hohem Spannungsniveau liegende wahre und komplementäre Ausgaben an den Ausgängen 24A und 26A, 24B und 26B sowie 24C und 26C. Die Steuereinrichtung 16A empfängt lediglich das Übertragungstaktsignal 20. Bei jedem Spannungsprung des Übertragungstaktsignals 20 auf hohe Spannung wird somit die Steuereinrichtung 16A freigegeben. Die anderen Steuereinrichtungen 16B und 16C erhalten bei 32B die Eingaben A und bei 32C die Eingaben A.. Wenn diese Adressenbits an dieser Stelle O sind, dann können die Steuereinrichtungen 16B und 16C durch das Übertragungstaktsignal 20 nicht freigegeben werden.

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Am Anfangszeitpunkt des Lesens liest die Steuereinrichtung 16A am Eingang 28A "O" und am Eingang 3OA "1". Beim Auftreten des freigebenden Übertragungstaktsignals wird die am Eingang 28A vorliegende "0" an den Steuereinrichtungsausgang 34A übertragen, um vom Auffrischungsspeicher 14A über dessen Eingang 38A eingelesen zu werden. In ähnlicher Weise wird die am Eingang 3OA der Steuei— einrichtung 16A vorliegende logische "1" zum Steuereinrichtungsausgang 36A übertragen und über den Eingang 40A in den Auffrischungsspeicher 14A eingelesen. Die an den Eingängen 38A und 40A vorliegenden Eingaben werden gespeichert und sind über Ausgänge 42A und 44A auslesbar. Der Adressenspeicher 12A liest diese Ausgaben über seine Eingänge 46A und 48A ein. Beim Auftreten eines Adressentaktes 18 liest der Adressenspeicher 12A dann die von den Ausgängen 42A und 44A des Auffrischungsspeichers ausgegebenen Impulse über seine Eingänge 46A und 48A ein und liefert sie invertiert an seine Ausgänge 24A und 26A, wodurch die vorhergehenden Ausgaben an diesen Klemmen invertiert sind.

Der Zähler ist nun auf das in der Tabelle erkennbare zweite Niveau "001" vorgerückt. Am Eingang 32B liegt nun "1" vor, so daß beim nächsten Auftreten des Übertragungstaktsignals 20 die Steuereinrichtung 16B die von

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den Ausgängen 24B und 26B stammenden Impulse invertieren kann, und zwar ebenso, wie dies der Adressenspeicher 12A, der Auffrischungsspeicher 14A und die Steuereinrichtung 16A getan haben und während jeder Periode tun. Die erste Biteinheit 1OA invertiert die Ausgaben der Ausgänge 24A und 26A jeweils beim Auftreten des Übertragungstaktsignals 20. Die Einheit 1OB invertiert die Ausgaben der Ausgänge 24B und 26B nur dann, wenn das Signal am Eingang 32B und das Übertragungstaktsignal 20 "wahr" (1) sind.

Auf diese Weise ist man zum dritten Bit, nämlich "010" _:

gelangt, und die Einheit 10C liest an den Steuereinrichtungseingängen 32C eine "0" und eine "1" ein. Die Steuei— ;

einrichtung -16C arbeitet so lange nicht, bis das nächste

Taktsignal 20 auftritt. Die Einheit 1OB und die Steuer- ;

einrichtung 16B lesen ferner eine "O" am Eingang 32B '

und arbeiten nicht. Beim nächsten Zählvorgang arbeitet daher lediglich die Einheit 1OA, die die Adressenspeicherausgaben an den Ausgängen 24A und 26A invertiert. Der Zählerstand schreitet zu "011" fort.

Nun liegen an den Eingängen 32C der Einheit 1OC jeweils "wahre" Eingaben vor und die Signale von den Ausgängen 24C und 26C werden beim Auftreten des nächsten Übertragungstaktsignals 20 invertiert. In ähnlicher Weise liest

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die Steuereinrichtung 16B an ihrem Eingang 32B eine "wahre" Eingabe und invertiert die Signale der Ausgänge 24B und 26B beim Auftreten des nächsten Taktimpulses 20. Beim Auftreten des nächsten Übertragungstaktimpulses invertieren daher alle Einheiten ihre Ausgaben und liefern somit die Binärzahl "100".

Setzt man das Beispiel fort, dann kommt als nächste Zahl "101", bei der die Einheit 10B ihre Ausgabe invertiert, so daß als nächste Zahl "110" folgt. In diesem Fall sind weder die Einheit 10B noch die Einheit 10C freigegeben und der Zähler gelangt beim nächsten Zählvorgang in den Zustand "111".

Schließlich sind alle Einheiten freigegeben und beim Auftreten des nächsten Übertragungstaktimpulses 20 läuft der Zähler in den Zustand "000" und schließt damit eine volle Periode eines dreistelligen Binärzählers ab.

Das vorliegende Ausführungsbeispiel verwendete einen binären seriellen Zähler in Aufwärtszählrichtung. Es ist klar, daß auch andere Einheiten verwendbar sind, und daß die Steuereinrichtungen derartig geschaltet sein können, daß sich jede beliebige Zählanordnung ergibt, und zwar einschließlich eines zufälligen oder binären Abwärtszählers. Ferner läßt sich jedes n-stellige System

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verwenden, das die bereits vorhandenen n-Adressenspeicher zur Aufnahme von n-Adressenbits heranzieht und logische "1" Ausgaben sowie deren Komplemente liefert. Für jedes Adressenbit würde eine Einheit 10 existieren und ein im nachfolgenden beschriebener Dekodierer 56 wäre für das erste Bit nicht erforderlich. Man braucht daher nur n-1 Dekodierer. Schließlich würde die n-te Einheit 10 mindestens i-Adressenbits aufnehmen, wobei i=1, 2, 3, ..., n-1 ist.

Fig. 3 zeigt die Einheit 10 in auseinandergezogener Darstellung in Form eines detaillierteren Blockschaltbildes. In dieser Darstellung ist die Steuereinrichtung als zwei Übertragungseinrichtungen 52 und 54 sowie als ein Dekodierer 56 dargestellt. Der Dekodierer 56 nimmt an seinem Eingang 32 die niederen Bits auf und empfängt als Eingabe außerdem den Übertragungstaktimpuls 20. Der Dekodierer 56 liefert dann an einem Ausgang 58 eine Ausgabe, wenn das Signal am Eingang 32 und der Taktimpuls 20 "wahr" (1) sind. Die Freigabebefehle vom Ausgang 58 werden an den Eingängen 60 und 62 der Übertragungseinrichtungen 52 und 54 aufgenommen. Sobald die Übertragungseinrichtungen 52 und 54 freigegeben sind, werden die Ausgaben 24 und 26 des Speichers 12 über die Übertragungseinrichtungen 52 und 54 in den Auffrischungsspei-

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eher über dessen Eingangsleitungen 38 und 40 eingegeben. Im übrigen arbeitet die Einheit wie in zuvor beschriebener Weise.

In Fig. 4 ist der Auffrischungsspeicher 14 in Form eines kreuzweise verbundenen Flip-Flops 70 dargestellt, der aus zwei Mosfets 72 und 74 aufgebaut ist. Die Steuerelektroden der Mosfets sind jeweils mit den Senken des jeweils anderen Mosfets verbunden. Die Senken der Mosfets 72 und 74 sind ferner an die Eingänge 46 und 48 des Adressenspeichers 12 gelegt. Die Quellen der Mosfets 12 und 74 sind geerdet. Die Übertragungseinrichtungen 52 und 54 sind durch Mosfets 76 und 78 realisiert, deren Quellen an die Senken der Mosfets 72 und 74 angeschlossen sind und deren Senken an den Ausgängen 24 bzw. 26 des Adressenspeichers 12 liegen. Die Steuerelektroden der Übertragungseinrichtungs-Mosfets 76 und 78 sind gemeinsam an den Ausgang des Dekodierers 56 angeschlossen, der in einer Ausführung ein UND-Gatter 80 ist. Das UND-Gatter 80 erhält als Eingabe die Übertragungstaktimpulse 20 sowie an seinen Eingängen 32 die stellenwertniederen Bits.

hu: kö

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Leerseite

Claims

- einen Adressenspeicher (12) für jedes Adressenbit,

- einen Adressenspeichertaktsignaleingang zur Abfrage der Adressenspeicherausgaben und zur Erzeugung von logischen "1"-Signalen und deren Komplementen,

- einen jedem Adressenspeicher (12) zugeordneten Auffrischungsspeicher (14) zur Speicherung der wahren und der komplementären Ausgaben,

- Übertragungstaktsignaleingänge (20), und

- n-1 Dekodierer (56) für n-1 Adressenspeicher (12), wobei der i-te Dekodierer die Übertragungstaktimpulse (20) und zumindest i-Adressenbits aufnimmt, wobei i=1, 2 ... n-1 ist und die Übertragung der invertierten wahren und komplementären Signale der i-ten

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Adressenspeicher an ihre zugehörigen Auffrischungsspeicher steuert.
2. Zähler nach Anspruch 1, gekennzeichnet durch vom Ausgang (58) des Dekodierers (56) freigebbare Übertragungseinrichtungen (52, 54).
3. Zähler nach Anspruch 2, dadurch gekennzeichnet, daß die Ubertragungseinrichtungen einzelne Mosfets (76, 78) sind.
4. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß die Auffrischungsspeicher aus einem paar kreuzweise verbundener Mosfets (72, 74) aufgebaut ist, die gemeinsame Quellen haben und deren Senken jeweils an die Steuerelektrode des anderen Mosfets angeschlossen sind.
5. Zähler nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Dekodierer ein UND-Gatter ist.

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