DE4240002A1 - - Google Patents

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Description

Die vorliegende Erfindung bezieht sich auf eine Halblei­ terspeichervorrichtung und insbesondere auf einen Schalt­ kreis zum Erzeugen eines Taktsignals für getrennte Bitlei­ tungen in einer Halbleiterspeichervorrichtung mit geteilten Leseverstärkern.
In der heutigen Halbleiterbauelement-Designpraxis gibt es eine fortgeführte Anstrengung, die Dichte der in der Vor­ richtung vorhandenen Elemente zu erhöhen, während die Ampli­ tude der Versorgungsspannung verringert, die Betriebsge­ schwindigkeit erhöht und der stabile Betrieb beibehalten wird.
Halbleiterspeichervorrichtungen mit mehrfachen Zellan­ ordnungen, auf die durch ein einzelnes Eingabe/Ausgabegatter zugegriffen wird, können keine logisch hohen Daten in ein­ zelnen Speicherzellen auf dem Versorgungsspannungspegel we­ gen des mit Isolationstransistoren verbunden Spannungsab­ falls speichern. Das heißt, daß beim Speichern von Datenbits im logisch hohen Zustand den einzelnen Speicherzellen der genaue Versorgungsspannungspegel nicht zur Verfügung ge­ stellt werden kann, da die an die Gates der Isolationstran­ sistoren angelegten Taktsignale nur Spannungen gleich der Versorgungsspannung besitzen.
Daher wird die an die einzelne Speicherzellenanordnung angelegte Spannung um die Schwellspannung des entsprechenden Isolationstransistors verringert. Eine Lösung dieses Pro­ blems war, die Amplitude der Taktsignale auf Pegel zu ver­ stärken, die die Versorgungsspannung um wenigstens die Schwellspannung der Isolationstransistoren übersteigen. Her­ kömmliche Verstärkerschaltkreise sind jedoch in neueren Halbleiterspeichervorrichtungen nicht angemessen. Diese Vor­ richtungen arbeiten im allgemeinen bei niedrigeren Versor­ gungsspannungen, z. B. 3,3 bis 5 Volt und sogar bei 1,5 Volt. Auch wenn diese neuen Vorrichtungen höher integriert sind und kleinere Transistoren mit verringerten Kanalgrößen und entsprechend niedrigeren Schwellspannungen verlangen, über­ wiegen die drastisch niedrigeren Betriebsspannungen den Nutzeffekt der geringeren Schwellspannungen. Darüber hinaus arbeiten die Verstärkerschaltkreise bei diesen niedrigeren Versorgungsspannungen weniger effektiv. Daher muß die Kunst der Verstärkerschaltkreise verbessert werden, bevor eine weitere Integration der Halbleiterspeichervorrichtungen er­ reicht werden kann.
Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Schaltkreis zum Erzeugen eines Taktsignals zum Isolie­ ren von Bitleitungen in einer hochintegrierten Halbleiter­ speichervorrichtung, die eine Versorgungsspannung mit einem niedrigen Pegel verwendet, zur Verfügung zu stellen.
Es ist eine weitere Aufgabe, eine hochintegrierte Halb­ leiterspeichervorrichtung zur Verfügung zu stellen, die in der Lage ist, hohe logische Datenzustände für einzelne Speicherzellen auf exakt dem Pegel der Versorgungsspannung zu übertragen.
Es ist eine weitere Aufgabe, einen Schaltkreis zum Über­ tragen von Daten mit einer effektiven Datenspannung zur Ver­ fügung zu stellen, wenn die Daten in die Speicherzellen ei­ nes hochintegrierten Speichers geschrieben werden.
Diese und weitere Aufgaben werden durch die in den bei­ gefügten Patentansprüchen definierte Halbleiterspeichervor­ richtung gelöst.
Insbesondere werden diese und weitere Aufgaben entspre­ chend den Prinzipien der vorliegenden Erfindung gelöst für eine Halbleiterspeichervorrichtung, die eine niedrige Ver­ sorgungsspannung verwendet. Isolationstransistoren trennen benachbarte Bitleitungen, und ein Schaltkreis, der eine hohe Spannung erhält, die von einem eine hohe Spannung auf dem Chip erzeugenden Generator bereitgestellt wird, versorgt die Isolationstransistoren mit einer Spannung, die einen Pegel aufweist, der um wenigstens einen Betrag gleich der Schwell­ spannung des Isolationstransistors über die Versorgungs­ spannung erhöht ist.
Ein vollständigeres Verständnis dieser Erfindung und vieler ihrer inhärenten Vorteile wird erhalten durch ein besseres Verständnis derselben unter Bezugnahme auf die fol­ gende, detaillierte Beschreibung in Verbindung mit den bei­ gefügten Zeichnungen, in denen gleiche Bezugszahlen diesel­ ben oder ähnliche Komponenten bezeichnen.
Fig. 1 ist ein Schaltkreis zum Erzeugen eines Taktsi­ gnals zum Isolieren von Bitleitungen in einem ersten Ausfüh­ rungsbeispiel, das entsprechend den Prinzipien der vorlie­ genden Erfindung konstruiert ist.
Fig. 2 ist ein Schaltkreis zum Erzeugen eines Taktsi­ gnals zum Isolieren von Bitleitungen in einem zweiten Aus­ führungsbeispiel, das entsprechend den Prinzipien der vor­ liegenden Erfindung konstruiert ist.
Fig. 3 ist ein Blockdiagramm, das eine Anordnung von Le­ severstärkern und ihrer Peripherieschaltkreise in einer Halbleiterspeichervorrichtung zeigt.
Fig. 4 ist ein herkömmlicher Schaltkreis zum Erzeugen eines Taktsignals zum Isolieren von Bitleitungen in einer Halbleiterspeichervorrichtung.
Fig. 3 zeigt die Struktur eines bekannten, mit Bitlei­ tungen verbundenen Schaltkreises einer Halbleiterspeicher­ vorrichtung. Dieser Schaltkreis umfaßt n-Typ und p-Typ Lese­ verstärker 3 und 6, die von benachbarten linken und rechten Speicherzellenanordnungen 1 und 8 geteilt werden. Um Daten von oder in eine einzelne Speicherzelle in der linken Speicherzellenanordnung zu schreiben, wird das Bitleitungs­ paar BL2 und , das mit der rechten Speicherzellenanord­ nung 8 verbunden ist, von dem Bitleitungspaar BL1 und getrennt, das mit der linken Speicherzellenanordnung 1 ver­ bunden ist. Die Isolation wird durchgeführt durch Anschalten der Isolationstransistoren 11 und 12 der Isolationsstufe 10 durch Erzeugen eines Taktsignals ΦISO1 im logisch hohen Zu­ stand, während die Isolationstransistoren 21 und 22 der Iso­ lationsstufe 20 durch Erzeugen eines Taktsignals ΦISO2 im logisch niedrigen Zustand ausgeschaltet werden, wodurch ein selektiver Schreib- oder Lesevorgang erreicht wird. Im Ge­ gensatz dazu wird zur Auswahl einer Speicherzelle in der rechten Speicherzellenanordnung 8 die Umkehrung der vorste­ henden Prozedur durchgeführt.
Während Schreibvorgängen kann, wenn der logisch hohe Pe­ gel der Isolationstaktsignale ΦISO1, ΦISO2 zum Isolieren der Bitleitungen gleich dem Versorgungsspannungspegel Vcc ist, der Pegel der in der ausgewählten Speicherzelle gespeicher­ ten Daten wegen des an den Kanälen der Isolationstransisto­ ren 11, 12, 21 und 22 erfolgenden Spannungsabfalls nicht ge­ nau auf dem Pegel von Vcc sein. Daher können Daten in einem logisch hohen Zustand nicht mit dem genauen Wert von Vcc in der ausgewählten Speicherzelle gespeichert werden, da die an die Gates der Isolationstransistoren angelegten Taktsignale ΦISO1 und ΦISO2 nur eine Amplitude gleich dem Spannungspegel von Vcc besitzen.
In einem Versuch, das oben festgestellte Problem zu lö­ sen hat Hitachi Ltd. den in Fig. 4 gezeigten Bitleitungs­ trennungs-Taktsignalgenerator vorgeschlagen. Siehe "An Ana­ lysis of the Hitachi, Ltd. HM511000 1Mx1 CMOS DRAMs" abge­ druckt in MOSAID, März 1988, Seite 58. Wie in Fig. 4 ge­ zeigt, bewirkt ein Eingangsadressignal eine Selbstanhebung der Amplitude der Spannung an den Knoten B und C, so daß der Ausgangsspannungspegel des Bitleitungstrennungstaktsignals BI Vcc übersteigt (also Vcc+α). Der Wert von α ist wenig­ stens größer als die Schwellspannung der in Fig. 3 gezeigten Isolationstransistoren 11, 12, 21 und 22, so daß die ausge­ wählten Speicherzellen mit der Spannung der genaue Vcc-Am­ plitude versorgt werden können. Dieser Bitleitungstrennungs- Taktsignalgenerator stellt jedoch in hochintegrierten Spei­ chervorrichtungen, die mit geringeren Quellspannungen arbei­ ten, keine ausreichende Erhöhung zur Verfügung und ist daher nicht geeignet zur Verwendung in Vorrichtungen, die entspre­ chend heutiger Halbleitervorrichtungs-Designpraxis herge­ stellt werden.
In Fig. 1 zeigt nun ein schematisches Diagramm eines er­ sten Ausführungsbeispiels der vorliegenden Erfindung ein­ schließlich eines ersten Inverters oder ersten Treibers 31 zum Empfangen eines Blockauswahlsignals und zum Verwenden einer extern angelegten Spannung Vpp mit hoher Amplitude als eine Konstantspannungsquelle und eines zweiten Inverters oder zweiten Treibers 32 zum Erhalt des Ausgangs des ersten Inverters 31 und zum Verwenden der Spannung Vpp mit hoher Amplitude als Konstantspannungsquelle, um ein Taktsignal ΦISO zum Isolieren von Bitleitungen während eines selektiven Lesevorgangs zu erzeugen.
Ein Hochspannungsgeneratorschaltkreis zum Erzeugen der Spannung Vpp mit hoher Amplitude ist normalerweise auf dem Chip herkömmlicher, monolithischer dynamischer Speicher mit wahlfreiem Zugriff installiert, und daher ist der Generator auf den beigefügten Zeichnungen nicht gezeigt. Der Hochspan­ nungsgenerator erzeugt eine Spannung Vpp mit einer Amplitude von ungefähr 2Vcc durch Ladungspumpen in Abhängigkeit von den Pumptaktsignalen eines Oszillators. Die Spannung Vpp mit hoher Amplitude kann erzeugt werden durch einen Schaltkreis mit einem Oszillator, einem Treiber, einen Kondensator und einem NMOS-Transfertransistor zum Übertragen einer an dem Kondensator erzeugten Spannung.
Ein wie in Fig. 1 gezeigter Schaltkreis ist zum Erzeugen jedes der Isolationstaktsignale ΦISO1 und ΦISO2 der Fig. 3 vorgesehen. Um Daten in die ausgewählte linke Speicherzel­ lenanordnung 1 zu schreiben, sollte der Datenübertragungsweg von der rechten Speicherzellenanordnung 8 durch Anlegen ei­ nes logisch niedrigen Isolationstaktsignals ΦISO2 an die rechte Isolationsstufe 20 isoliert sein. Zwischenzeitlich wird ein logisch hohes Isolationstaktsignal ΦISO1 in Abhän­ gigkeit von einem logisch hohen Blockauswahlsignal erzeugt, so daß Daten mit einer Amplitude von genau dem Vcc-Pegel in die Zellen der Speicherzellenanorndung geschrieben werden.
Fig. 2 zeigt ein zweites Ausführungsbeispiel der vorlie­ genden Erfindung. Dieser Schaltkreis erzeugt ein Blockaus­ wahlsignal, ein Bitleitungsisolationssignal und ein Aus­ gleichssignal. Der Schaltkreis umfaßt einen Vpp-Treiber 40 zum Erzeugen einer Spannung Vpp hoher Amplitude in Abhängig­ keit von drei Adreßsignalen #1, #2 und #3, einen Blockaus­ wahlsignaltreiber 50 zum Erzeugen eines Blockauswahlsignals in Abhängigkeit von der Spannung Vpp hoher Amplitude, die von dem Treiber 40 auf einem Knoten 101 ausgegeben wird, und einen Bitleitungsisolations-Signaltreiber 60 zum Erzeugen des Isolationstaktsignals ΦISO mit der Amplitude von Vpp zum Isolieren von Bitleitungen in Abhängigkeit von der Ausgabe Vpp des Treibers 40. Ein Ausgleichssignaltreiber 70 erzeugt das Ausgleichssignal ΦEQ in Abhängigkeit von dem Ausgang des Vpp-Treibers 40. Das Ausgleichssignal ΦEQ wird vor und nach dem Bitleitungslesen ausgelöst, um den Ausgleichsschaltkrei­ sen 2, 7 zu ermöglichen, die ausgewählten Bitleitungen auf Amplituden mit gleichem Spannungswert einzustellen. Die lin­ ken und rechten Bitleitungsisolationstaktsignale der Fig. 3 werden mit dem Vpp-Pegel erzeugt. Wenn all die Adreßsignale in einem logisch "hohen" Zustand eingegeben werden, ist der Knoten 101 zwischen dem Vpp-Treiber 40 und dem Blockauswahl­ signaltreiber 50, dem Bitisolationstakttreiber 60 und dem Ausgleichssignaltreiber nicht mit der Erdpotentialspannung verbunden und daher durch den PMOS-Transistor 42, der dann in einem elektrisch leitenden AN-Zustand ist, auf die Ampli­ tude des Vpp-Signals geladen. Dann wird das Isolationstakt­ signal ΦISO von dem Treiber 60 mit der Amplitude des Vpp-Pe­ gels ausgegeben, und das Augleichssignal ΦEQ, das von dem Treiber 70 erzeugt wird, wird mit der Amplitude des Vcc-Pe­ gels erzeugt.
Wie oben festgestellt, erzeugen die Ausführungsbei­ spiele, die in den vorstehenden Paragraphen beschrieben wur­ den, Ausgangssignale, die den Spannungspegel des Bitlei­ tungsisolationstaktsignals anheben, und zwar unter Verwen­ dung einer hohen Spannung, die von dem Hochspannungsgenera­ tor erzeugt wird, der sich auf dem Chip befindet, so daß Da­ ten wirkungsvoll in die Speicherzellen einer hochintegrier­ ten Speichervorrichtung, die eine Betriebsversorgungsspan­ nung verwendet, geschrieben werden können. Zusätzlich können die beschriebenen Schaltkreise die Bitleitungspaare sowohl vor als auch nach dem Durchführen eines Lesevorgangs aus­ gleichen.

Claims (20)

1. Halbleiterspeichervorrichtung, welche umfaßt:eine Mehrzahl von Bitleitungen (BL1, , BL2, ), die zum Übertragen von Daten angeschlossen sind und erste logi­ sche Zustände bei einer ersten Spannung aufweisen;
Schaltvorrichtungen (10, 20), die eine Schwellspannung aufweisen, zum Isolieren von ausgewählten Bitleitungen von diesen Bitleitungen; dadurch gekennzeichnet, daß sie außerdem umfaßt:
Vorrichtungen (31, 32) zum Erhalten einer zweiten Span­ nung, die in der Amplitude von dieser ersten Spannung um we­ nigstens die Schwellspannung verschieden ist, und zum Anle­ gen der zweiten Spannung zur Steuerung der Schaltvorrichtun­ gen.
2. Halbleiterspeichervorichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Versorgungsspannung nicht größer als 3,3 Volt ist.
3. Halbleiterspeichervorrichtung nach Anspruch 2, da­ durch gekennzeichnet, daß der Trennschalter einen MOS-Tran­ sistor (11, 12, 21, 22) mit dieser Schwellspannung umfaßt.
4. Halbleiterspeichervorrichtung nach Anspruch 1, da­ durch gekennzeichnet, daß die Vorrichtungen zum Erhalten zwischen einer Speicherzellenanordnung (1, 8) und einem Le­ severstärker (3, 6) angeordnet sind, um die zweite Spannung in Abhängigkeit von einem Blockauswahlsignal anzulegen.
5. Halbleiterspeichervorrichtung, welche umfaßt:
eine erste Speicherzellenanordnung (1);
eine zweite Speicherzellenanordnung (8), die von der er­ sten Speicherzellenanordnung getrennt ist;ein erstes Bitleitungspaar (BL1, ) zum Zugriff auf die erste Speicherzellenanordnung mit Daten, die erste logi­ sche Zustände bei einer ersten Spannung aufweisen;ein zweites Bitleitungspaar (BL2, ) zum Zugriff auf die zweite Speicherzellenanordnung mit Daten, die erste lo­ gische Zustände bei einer ersten Spannung aufweisen;
einen Ausgleichsschaltkreis (2, 7) zum Ausgleich von Po­ tentialdifferenzen zwischen Bitleitungen einschließlich des ersten Bitleitungspaares und zum Ausgleich von Potentialdif­ ferenzen zwischen Bitleitungen einschließlich des zweiten Bitleitungspaares;
einen ersten Trennschalter (10) mit einer Schwellspan­ nung, der in Abhängigkeit von einem ersten Taktsignal die erste Speicherzellenanordnung mit dem ersten Bitleitungspaar verbindet;
einen zweiten Trennschalter (20) mit einer Schwellspan­ nung, der in Abhängigkeit von einem zweiten Taktsignal die zweite Speicherzellenanordnung mit dem zweiten Bitleitungs­ paar verbindet; dadurch gekennzeichnet, daß sie außerdem umfaßt:
eine Versorgungsvorrichtung (31, 32) zum Erhalt einer zweiten Spannung, die eine Amplitude aufweist, die von der ersten Spannung um nicht weniger als die Schwellspannung ab­ weicht, und zum selektiven Anlegen des ersten Taktsignals mit einer Amplitude gleich der zweiten Spannung und des zweiten Taktsignals mit einer Amplitude gleich der zweiten Spannung in Abhängigkeit von einem Blockauswahlsignal.
6. Halbleiterspeichervorrichtung nach Anspruch 5, da­ durch gekennzeichnet, daß die zweite Spannung nicht größer ist als 3,3 Volt.
7. Halbleiterspeichervorrichtung, welche umfaßt:eine Mehrzahl von Bitleitungspaaren (BL1, , BL2, ) die Daten übertragen, die einen ersten logischen Zustand bei einer ersten Spannung aufweisen;
Leseverstärkervorrichtungen (3, 6) zum Lesen von Daten, die von den Bitleitungspaaren übertragen werden;
Trennvorrichtungen (10, 20) mit einer Schwellspannung, die in Abhängigkeit von Isolationssignalen die Bitleitungs­ paare von den Leseverstärkervorrichtungen trennt; dadurch gekennzeichnet, daß sie außerdem umfaßt:
Vorrichtungen (31, 32) zum Versorgen, in Abhängigkeit von einem ersten Adreßsignal, der Trennvorrichtungen mit Isolationssignalen bei einer ersten Spannung, die von der ersten Amplitude um nicht weniger als die Schwellspannung verschieden ist, und zum Versorgen der Ausgleichsvorrichtun­ gen mit einer zweiten Spannung mit der ersten Amplitude.
8. Halbleiterspeichervorrichtung nach Anspruch 7, da­ durch gekennzeichnet, daß die Versorgungsspannung nicht grö­ ßer ist als 3,3 Volt.
9. Halbleiterspeichervorrichtung, welche umfaßt:
eine erste Speicherzellenanordnung (1);ein erstes Bitleitungspaar (BL1, ) zum Zugriff auf die erste Speicherzellenanordnung mit Daten, die erste logi­ sche Zustände bei einer ersten Spannung aufweisen;
eine erste Trennschaltervorrichtung (10) mit einer Schwellspannung, die in Abhängigkeit von einem ersten Trenn­ taktsignal die erste Speicherzellenanordnung mit dem ersten Bitleitungspaar verbindet; dadurch gekennzeichnet, daß sie außerdem umfaßt:
eine Bitleitungstrennungs-Takttreibervorrichtung (60) zum Erhalt einer zweiten Spannung, die eine zweite Amplitude aufweist, die von der ersten Amplitude um nicht weniger als die Schwellspannung abweicht, und zum Erzeugen des ersten Trenntaktsignals mit dieser zweiten Amplitude.
10. Halbleiterspeichervorrichtung nach Anspruch 9, da­ durch gekennzeichnet, daß sie außerdem Vorrichtungen zum Er­ zeugen der zweiten Spannung umfaßt.
11. Halbleiterspeichervorrichtung nach Anspruch 10, da­ durch gekennzeichnet, daß die Vorrichtungen zum Erzeugen der zweiten Spannung diese durch Ladungspumpen erzeugt.
12. Halbleiterspeichervorrichtung nach Anspruch 9, wel­ che weiterhin umfaßt:
eine zweite Speicherzellenanordnung (8);ein zweites Bitleitungspaar (BL2, ) zum Zugriff auf die zweite Speicherzellenanordnung mit den Daten;
eine zweite Trennschaltervorrichtung (20) mit der Schwellspannung, die in Abhängigkeit von einem zweiten Tren­ nungstaktsignal die zweite Speicherzellenanordnung mit dem zweiten Bitleitungspaar verbindet;
eine Bitleitungstrennungs-Takttreibervorrichtung (60) zum Erzeugen des zweiten Trennungstaktsignals mit dieser zweiten Amplitude.
13. Halbleiterspeichervorrichtung nach Anspruch 12, da­ durch gekennzeichnet, daß sie außerdem eine Ein/Ausgabestufe (4) umfaßt, die zwischen dem ersten Bitleitungspaar und dem zweiten Bitleitungspaar angeordnet ist.
14. Halbleiterspeichervorrichtung nach Anspruch 9, da­ durch gekennzeichnet, daß die zweite Amplitude nicht größer ist als 3,3 Volt.
15. Halbleitervorrichtung nach Anspruch 12, dadurch ge­ kennzeichnet, daß sie außerdem Vorrichtungen (40) zum Erzeu­ gen von Zwischensignalen mit der zweiten Amplitude in Abhän­ gigkeit von den Adreßsignalen umfaßt.
16. Halbleitervorrichtung nach Anspruch 15, dadurch ge­ kennzeichnet, daß sie außerdem die Bitleitungstrennungs- Takttreibervorrichtungen (60) umfaßt, die die ersten Tren­ nungstaktsignale in Abhängigkeit von den Zwischensignalen erzeugen.
17. Halbleiterspeichervorrichtung nach Anspruch 16, da­ durch gekennzeichnet, daß sie außerdem umfaßt:
Vorrichtungen zum Antworten auf Ausgleichsignale durch Ausgleichen von Potentialdifferenzen zwischen Bitleitungen in dem ersten Bitleitungspaar und zum Ausgleichen von Poten­ tialdifferenzen in dem zweiten Bitleitungspaar; und
Ausgleichssignaltreibervorrichtungen (70) zum Erzeugen von Ausgleichssignalen mit der ersten Amplitude in Abhängig­ keit von den Zwischensignalen.
18. Halbleiterspeichervorrichtung nach Anspruch 17, da­ durch gekennzeichnet, daß die Bitleitungstrennungs-Takttrei­ bervorrichtung (60) umfaßt:
Invertervorrichtungen (61, 62) zum Erhalt der Zwischen­ signale;
ein in Reihe geschaltetes Paar von Transistoren (63, 64), die zwischen einem Hochspannungsanschluß und einem Be­ zugsspannungsanschluß angeschlossen sind, wobei jeder der Transistoren einen Ausgang von einem anderen Inverter von diesem Paar von Invertern erhält, und die die ersten Tren­ nungstaktsignale an einer Verbindung (65) zwischen diesem in Reihe geschalteten Transistorpaar erzeugen.
19. Halbleiterspeichervorrichtung nach Anspruch 10, da­ durch gekennzeichnet, daß die Bitleitungstrennungs-Takttrei­ bervorrichtungen ein Paar von in Reihe geschalteten Inver­ tern umfaßt, die von der zweiten Spannung angetrieben wer­ den.
20. Halbleiterspeichervorrichtung, welche umfaßt:
eine erste Speicherzellenanordnung (1);
eine zweite Speicherzellenanordnung (8), die von der er­ sten Speicherzellenanordnung getrennt ist;ein erstes Bitleitungspaar (BL1, ) zum Zugriff auf die erste Speicherzellenanordnung mit Daten, die erste logi­ sche Zustände bei einer ersten Spannung aufweisen;ein zweites Bitleitungspaar (BL2, ) zum Zugriff auf die zweite Speicherzellenanordnung mit Daten, die erste lo­ gische Zustände bei einer ersten Spannung aufweisen;
eine erste Leseverstärkervorrichtung (3) zum Verstärken und Erzeugen von Daten auf dem ersten Bitleitungspaar;
eine zweite Leseverstärkervorrichtung (6) zum Verstärken und Erzeugen von Daten auf dem zweiten Bitleitungspaar;
eine erste Trennschaltervorrichtung (10) mit einer Schwellspannung, die in Abhängigkeit von ersten Trenntaktsi­ gnalen das erste Bitleitungspaar mit der ersten Leseverstär­ kervorrichtung verbindet;
eine zweite Trennschaltervorrichtung (20) mit der Schwellspannung, die in Abhängigkeit von zweiten Trenntakt­ signalen das zweite Bitleitungspaar mit der zweiten Lese­ verstärkervorrichtung verbindet; dadurch gekennzeichnet, daß sie außerdem umfaßt:
Bitleitungstrennungs-Takttreibervorrichtungen (60) zum Erhalt einer zweiten Spannung, die in der Amplitude von der ersten Spannung um die Schwellspannung differiert, und zum Erzeugen der ersten Trennungstaktsignale und der zweiten Trennungstaktsignale mit der zweiten Spannung; und
ein Ein/Ausgabegatter (4), das zwischen der ersten Lese­ verstärkervorrichtung und der zweiten Leseverstärkervorrich­ tung angeordnet ist.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE40552E1 (en) 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
JP3088232B2 (ja) * 1994-01-11 2000-09-18 沖電気工業株式会社 半導体記憶回路
JPH08171796A (ja) * 1994-12-16 1996-07-02 Toshiba Corp 半導体記憶装置
US5719813A (en) * 1995-06-06 1998-02-17 Micron Technology, Inc. Cell plate referencing for DRAM sensing
US5625588A (en) * 1995-06-06 1997-04-29 Micron Technology, Inc. Single-ended sensing using global bit lines for DRAM
US5654933A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Equilibrated sam read transfer circuit
US5584134A (en) * 1995-07-31 1996-12-17 Chaput; Rob Foldable assembly unit with display object and pedestal
KR100203142B1 (ko) * 1996-06-29 1999-06-15 김영환 디램
KR100388318B1 (ko) 1998-12-24 2003-10-10 주식회사 하이닉스반도체 비트라인디커플링방법
JP2000298984A (ja) * 1999-04-15 2000-10-24 Oki Electric Ind Co Ltd 半導体記憶装置
TW526497B (en) * 1999-05-18 2003-04-01 Nanya Technology Corp Data sensing method of semiconductor memory device
US6292417B1 (en) 2000-07-26 2001-09-18 Micron Technology, Inc. Memory device with reduced bit line pre-charge voltage
US6301175B1 (en) 2000-07-26 2001-10-09 Micron Technology, Inc. Memory device with single-ended sensing and low voltage pre-charge
US6687180B2 (en) * 2002-04-25 2004-02-03 Micron Technology, Inc Driver control circuit
US7397848B2 (en) 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
US7126378B2 (en) 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
US7092472B2 (en) * 2003-09-16 2006-08-15 Rambus Inc. Data-level clock recovery
US7133321B2 (en) * 2003-10-09 2006-11-07 Micron Technology, Inc. Sense amplifier circuit
US7233164B2 (en) * 2003-12-17 2007-06-19 Rambus Inc. Offset cancellation in a multi-level signaling system
KR102507170B1 (ko) * 2016-02-29 2023-03-09 에스케이하이닉스 주식회사 센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4788664A (en) * 1985-12-10 1988-11-29 Mitsubishi Denki Kabushiki Kaisha Word line drive circuit
US4825418A (en) * 1981-05-29 1989-04-25 Hitachi, Ltd. Semiconductor memory

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5925311B2 (ja) * 1977-02-14 1984-06-16 日本電気株式会社 感知増幅器
JPS6027113B2 (ja) * 1980-02-13 1985-06-27 日本電気株式会社 プリチャ−ジ装置
JPS58189897A (ja) * 1982-04-30 1983-11-05 Toshiba Corp 差動型センス回路
JPS58211394A (ja) * 1982-06-01 1983-12-08 Nec Corp 半導体集積回路
US4608670A (en) * 1984-08-02 1986-08-26 Texas Instruments Incorporated CMOS sense amplifier with N-channel sensing
US4791616A (en) * 1985-07-10 1988-12-13 Fujitsu Limited Semiconductor memory device
US5177708A (en) * 1985-10-30 1993-01-05 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory and method for equalizing sense amplifier drive signal lines
JPS62197992A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp ダイナミツクｒａｍ
JPS62271295A (ja) * 1986-05-20 1987-11-25 Fujitsu Ltd 半導体集積回路
DE3884975T2 (de) * 1987-01-28 1994-02-10 Nippon Electric Co Halbleiterspeicheranordnung mit verbessertem Spalten-Auswahlschema.
JPH07107798B2 (ja) * 1987-11-18 1995-11-15 三菱電機株式会社 ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法
US5189639A (en) * 1987-11-26 1993-02-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having bit lines capable of partial operation
ES2022698B3 (es) * 1988-02-26 1991-12-01 Ibm Amplificador de sentido de doble fase para memorias de acceso aleatorias.
JPH07109702B2 (ja) * 1988-09-12 1995-11-22 株式会社東芝 ダイナミック型メモリ
JPH0713861B2 (ja) * 1988-12-05 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH0762955B2 (ja) * 1989-05-15 1995-07-05 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JPH0646513B2 (ja) * 1989-07-12 1994-06-15 株式会社東芝 半導体記憶装置のデータ読出回路
US4991142A (en) * 1989-07-20 1991-02-05 Samsung Semiconductor Inc. Dynamic random access memory with improved sensing and refreshing
KR940001644B1 (ko) * 1991-05-24 1994-02-28 삼성전자 주식회사 메모리 장치의 입출력 라인 프리차아지 방법
KR940007640B1 (ko) * 1991-07-31 1994-08-22 삼성전자 주식회사 공통 입출력선을 가지는 데이타 전송회로
US5283760A (en) * 1991-08-14 1994-02-01 Samsung Electronics Co., Ltd. Data transmission circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4825418A (en) * 1981-05-29 1989-04-25 Hitachi, Ltd. Semiconductor memory
US4788664A (en) * 1985-12-10 1988-11-29 Mitsubishi Denki Kabushiki Kaisha Word line drive circuit

Also Published As

Publication number Publication date
ITMI922734A0 (it) 1992-11-27
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FR2687488B1 (fr) 1994-10-21

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