JP3143950B2 - ダイナミックメモリー - Google Patents
ダイナミックメモリーInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックメモリー
に関し、特にアドレスマルチプレックスを行い、ＣＢＲ
リフレッシュの機能と、ファーストページ機能とを持つ
ダイナミックメモリーに関する。
に関し、特にアドレスマルチプレックスを行い、ＣＢＲ
リフレッシュの機能と、ファーストページ機能とを持つ
ダイナミックメモリーに関する。
【０００２】
【従来の技術とその問題点】ダイナミックメモリー（以
下、ＤＲＡＭと略す）においては、行と列のアドレスを
同一端子から時分割で入力するのが通常である。ＤＲＡ
Ｍに特有のリフレッシュとしてはリフレッシュアドレス
を外部アドレスから入力し行アドレスストローブ信号の
みが活性化されるラスオンリーリフレッシュと、行アド
レスストローブ信号が活性化されるとき列アドレススト
ローブ信号が０レベルであるとリフレッシュアドレスを
内部アドレスカウンタで発生させるキャスビフォラスリ
フレッシュ（以下、ＣＢＲリフレッシュ）とが知られて
いる。
下、ＤＲＡＭと略す）においては、行と列のアドレスを
同一端子から時分割で入力するのが通常である。ＤＲＡ
Ｍに特有のリフレッシュとしてはリフレッシュアドレス
を外部アドレスから入力し行アドレスストローブ信号の
みが活性化されるラスオンリーリフレッシュと、行アド
レスストローブ信号が活性化されるとき列アドレススト
ローブ信号が０レベルであるとリフレッシュアドレスを
内部アドレスカウンタで発生させるキャスビフォラスリ
フレッシュ（以下、ＣＢＲリフレッシュ）とが知られて
いる。
【０００３】さらに１Ｍビット以上のダイナミックメモ
リーでは大容量となり消費電力が大きくなったため、Ｃ
ＭＯＳ化されるようになった。ＣＭＯＳ化にともない、
ファーストページと呼ばれる新しい機能が導入された。
ファーストページとは、通常の読み出し書き込みのサイ
クルでは行アドレスストローブ信号が活性化されると、
一定に時間がたてば列アドレスストローブ信号の状態の
如何に関わらず列系の回路が活性化され、列アドレスの
入力が開始されてアドレス情報にしたがって選択された
列の情報が読み出され出力可能な状態になる。列アドレ
スストローブ信号は出力を出すことと書き込み信号を活
性化する。当然ながら、列アドレスストローブ信号が活
性化されないうちに列アドレスが変化すれば、変化に応
じて列の選択が変化する。したがって１ＭビットのＤＲ
ＡＭではファーストページの他にニブルやスタティック
カラムなどの機能を備えた製品もあるが、列アドレスの
入力方法は列アドレスストローブ信号が活性化されるま
ではファーストページと同様であり、このような品種も
ここでいうファーストページの機能を有することにな
る。
リーでは大容量となり消費電力が大きくなったため、Ｃ
ＭＯＳ化されるようになった。ＣＭＯＳ化にともない、
ファーストページと呼ばれる新しい機能が導入された。
ファーストページとは、通常の読み出し書き込みのサイ
クルでは行アドレスストローブ信号が活性化されると、
一定に時間がたてば列アドレスストローブ信号の状態の
如何に関わらず列系の回路が活性化され、列アドレスの
入力が開始されてアドレス情報にしたがって選択された
列の情報が読み出され出力可能な状態になる。列アドレ
スストローブ信号は出力を出すことと書き込み信号を活
性化する。当然ながら、列アドレスストローブ信号が活
性化されないうちに列アドレスが変化すれば、変化に応
じて列の選択が変化する。したがって１ＭビットのＤＲ
ＡＭではファーストページの他にニブルやスタティック
カラムなどの機能を備えた製品もあるが、列アドレスの
入力方法は列アドレスストローブ信号が活性化されるま
ではファーストページと同様であり、このような品種も
ここでいうファーストページの機能を有することにな
る。
【０００４】ＤＲＡＭがＣＭＯＳ化されることにより待
機時の電流が大幅に少なくなった。特に入力がＣＭＯＳ
レベル（１／０レベルが電源／接地電位）であるときの
待機電流ＩＣＣ２Ｃは５０〜１００μＡ程度となってき
た。このためデータ保持時間を長くできる製品を選別し
てデータ保持電流が少ない製品がローパワーヴァージョ
ンと呼ばれ販売されるようになった。
機時の電流が大幅に少なくなった。特に入力がＣＭＯＳ
レベル（１／０レベルが電源／接地電位）であるときの
待機電流ＩＣＣ２Ｃは５０〜１００μＡ程度となってき
た。このためデータ保持時間を長くできる製品を選別し
てデータ保持電流が少ない製品がローパワーヴァージョ
ンと呼ばれ販売されるようになった。
【０００５】このようなローパワーヴァージョンよりデ
ータ保持電流を少なくさせることに関しファーストペー
ジでは不都合な点が生じている。通常ＤＲＡＭでは、デ
ータ保持をＣＢＲリフレッシュで行っている。これはＣ
ＢＲリフレッシュは外部のリフレッシュアドレスカウン
タが不要であり、システムの部品が少なくなり、またシ
ステムの消費電流が少なくなるからである。ＣＢＲリフ
レッシュでは明らかにリフレッシュのみを行うのである
が、そのときの消費電流は通常の読み出し書き込みサイ
クルの消費電流と同じである。これはファーストページ
が導入されたことによる。
ータ保持電流を少なくさせることに関しファーストペー
ジでは不都合な点が生じている。通常ＤＲＡＭでは、デ
ータ保持をＣＢＲリフレッシュで行っている。これはＣ
ＢＲリフレッシュは外部のリフレッシュアドレスカウン
タが不要であり、システムの部品が少なくなり、またシ
ステムの消費電流が少なくなるからである。ＣＢＲリフ
レッシュでは明らかにリフレッシュのみを行うのである
が、そのときの消費電流は通常の読み出し書き込みサイ
クルの消費電流と同じである。これはファーストページ
が導入されたことによる。
【０００６】従来知られているＣＢＲリフレッシュのコ
ントロール方式として以下に述べる２つの方法が知られ
ている。
ントロール方式として以下に述べる２つの方法が知られ
ている。
【０００７】第１の方式は、通常サイクルでは列系回路
を活性化し、ＣＢＲリフレッシュサイクルでは列系回路
を活性化しないことを特徴としている。第１の方式を採
用している従来例は図４に示されるように行アドレスス
トローブ信号ＲＡＳＢをインバータＩＮ１，ＩＮ２でＴ
ＴＬ入力からＭＯＳレベルに変換し、行アドレスストロ
ーブ信号ＲＡＳＢと同相の信号φＲＡＳＢをつくり、こ
れをインバータＩＮ３に入力し信号φＲＡＳＢと逆相の
信号φＲＡＳをつくる。信号φＲＡＳをＮＡＮＤゲート
ＮＡ１に入力しその出力をタイミングジェネレータＴＧ
に入力する。行アドレスストローブ信号ＲＡＳＢが１レ
ベルから０レベルになると、ＮＡＮＤゲートＮＡ１の出
力が１レベルから０レベルになり、タイミングジェネレ
ータＴＧに活性化を知らせる。
を活性化し、ＣＢＲリフレッシュサイクルでは列系回路
を活性化しないことを特徴としている。第１の方式を採
用している従来例は図４に示されるように行アドレスス
トローブ信号ＲＡＳＢをインバータＩＮ１，ＩＮ２でＴ
ＴＬ入力からＭＯＳレベルに変換し、行アドレスストロ
ーブ信号ＲＡＳＢと同相の信号φＲＡＳＢをつくり、こ
れをインバータＩＮ３に入力し信号φＲＡＳＢと逆相の
信号φＲＡＳをつくる。信号φＲＡＳをＮＡＮＤゲート
ＮＡ１に入力しその出力をタイミングジェネレータＴＧ
に入力する。行アドレスストローブ信号ＲＡＳＢが１レ
ベルから０レベルになると、ＮＡＮＤゲートＮＡ１の出
力が１レベルから０レベルになり、タイミングジェネレ
ータＴＧに活性化を知らせる。
【０００８】タイミングジェネレータＴＧが活性化され
ると、列系回路を活性化してもよい時刻を示す信号φＥ
Ｎを出す。ここでは信号φＥＮが１レベルであれば列系
回路を活性化してよい時刻になったことを示し、０レベ
ルでは列系回路をまだ活性化できないことを示すことと
する。図４に示した従来例を従来例１という。
ると、列系回路を活性化してもよい時刻を示す信号φＥ
Ｎを出す。ここでは信号φＥＮが１レベルであれば列系
回路を活性化してよい時刻になったことを示し、０レベ
ルでは列系回路をまだ活性化できないことを示すことと
する。図４に示した従来例を従来例１という。
【０００９】一方、ＣＢＲラッチ回路ＣＫ１は、列アド
レスストローブ信号ＣＡＳＢをインバータＩＮ４、ＩＮ
５でバッファし、さらにインバータＩＮ６で列アドレス
ストローブ信号ＣＡＳＢの逆相信号φＣＡＳをつくり、
インバータＩＮ５の出力と信号φＣＡＳを各々ＮＡＮＤ
ゲートＮＡ２，ＮＡ３に入力し、ＮＡＮＤゲートＮＡ
２，ＮＡ３の他方の入力には信号ＩＲＡＳＢを入力し、
ＮＡＮＤゲートＮＡ２，ＮＡ３の出力をフリップフロッ
プＦＦ１の各々セット，リセット入力に入れ、フリップ
フロップＦＦ１の出力すなわち信号φＣＢＲＢをＣＢＲ
ラッチ回路ＣＫ１の出力とする。
レスストローブ信号ＣＡＳＢをインバータＩＮ４、ＩＮ
５でバッファし、さらにインバータＩＮ６で列アドレス
ストローブ信号ＣＡＳＢの逆相信号φＣＡＳをつくり、
インバータＩＮ５の出力と信号φＣＡＳを各々ＮＡＮＤ
ゲートＮＡ２，ＮＡ３に入力し、ＮＡＮＤゲートＮＡ
２，ＮＡ３の他方の入力には信号ＩＲＡＳＢを入力し、
ＮＡＮＤゲートＮＡ２，ＮＡ３の出力をフリップフロッ
プＦＦ１の各々セット，リセット入力に入れ、フリップ
フロップＦＦ１の出力すなわち信号φＣＢＲＢをＣＢＲ
ラッチ回路ＣＫ１の出力とする。
【００１０】フリップフロップは、特に断わりがなけれ
ば、図２に示されているＮＡＮＤゲートＮＡ１１，ＮＡ
１２からなり、一方のＮＡＮＤゲートの出力を他方のＮ
ＡＮＤゲートに入力している。
ば、図２に示されているＮＡＮＤゲートＮＡ１１，ＮＡ
１２からなり、一方のＮＡＮＤゲートの出力を他方のＮ
ＡＮＤゲートに入力している。
【００１１】ＣＢＲラッチ回路ＣＫ１の機能は以下の通
りである。行アドレスストローブ信号ＲＡＳＢが非活性
時、すなわち１レベルの時、信号φＲＡＳＢは１レベル
であるので、列アドレスストローブ信号ＣＡＳＢにした
がってＮＡＮＤゲートＮＡ２，ＮＡ３の出力と信号φＣ
ＢＲＢは変化する。行アドレスストローブ信号ＲＡＳＢ
が活性化されるすなわち０レベルとなると、信号φＲＡ
ＳＢは０レベルとなりＮＡＮＤゲートＮＡ２，ＮＡ３の
出力は１レベルとなるので、ＣＢＲラッチ回路ＣＫ１は
行アドレスストローブ信号ＲＡＳＢが活性化時の列アド
レスストローブ信号ＣＡＳＢの状態をラッチし、信号φ
ＣＢＲＢとして出力する。列アドレスストローブ信号Ｃ
ＡＳＢの、１／０のレベルが通常／ＣＢＲリフレッシュ
のサイクルに、信号φＣＢＲＢの１／０のレベルに対応
する。
りである。行アドレスストローブ信号ＲＡＳＢが非活性
時、すなわち１レベルの時、信号φＲＡＳＢは１レベル
であるので、列アドレスストローブ信号ＣＡＳＢにした
がってＮＡＮＤゲートＮＡ２，ＮＡ３の出力と信号φＣ
ＢＲＢは変化する。行アドレスストローブ信号ＲＡＳＢ
が活性化されるすなわち０レベルとなると、信号φＲＡ
ＳＢは０レベルとなりＮＡＮＤゲートＮＡ２，ＮＡ３の
出力は１レベルとなるので、ＣＢＲラッチ回路ＣＫ１は
行アドレスストローブ信号ＲＡＳＢが活性化時の列アド
レスストローブ信号ＣＡＳＢの状態をラッチし、信号φ
ＣＢＲＢとして出力する。列アドレスストローブ信号Ｃ
ＡＳＢの、１／０のレベルが通常／ＣＢＲリフレッシュ
のサイクルに、信号φＣＢＲＢの１／０のレベルに対応
する。
【００１２】行活性化信号発生回路ＣＫ２の構成は、信
号φＥＮと信号φＣＢＲＢをＡＮＤゲートＡＮ１の入力
とし、信号φＣＳＴをその出力とすることからなってい
る。
号φＥＮと信号φＣＢＲＢをＡＮＤゲートＡＮ１の入力
とし、信号φＣＳＴをその出力とすることからなってい
る。
【００１３】行活性化信号発生回路ＣＫ２の機能は、通
常サイクルならば信号φＣＢＲＢは１レベルであり信号
φＥＮにより信号φＣＳＴが１レベルとなり、ＣＢＲリ
フレッシュであれば信号φＣＢＲＢが０レベルのため信
号φＣＳＴは０レベルを保つ。この信号φＣＳＴのレベ
ルによって列系回路の活性化を制御すればＣＢＲリフレ
ッシュサイクルでは列系回路が活性化せず、通常サイク
ルで列系回路が活性化されることになる。
常サイクルならば信号φＣＢＲＢは１レベルであり信号
φＥＮにより信号φＣＳＴが１レベルとなり、ＣＢＲリ
フレッシュであれば信号φＣＢＲＢが０レベルのため信
号φＣＳＴは０レベルを保つ。この信号φＣＳＴのレベ
ルによって列系回路の活性化を制御すればＣＢＲリフレ
ッシュサイクルでは列系回路が活性化せず、通常サイク
ルで列系回路が活性化されることになる。
【００１４】第２の方式はＮＭＯＳのページモードを踏
襲する方式である。第２の従来例を図５に示す。本従来
例の行アドレスストローブ信号ＲＡＳＢからタイミング
ジェネレータＴＧまでとＣＢＲラッチ回路ＣＫ１は図４
に示した従来例と同様である。
襲する方式である。第２の従来例を図５に示す。本従来
例の行アドレスストローブ信号ＲＡＳＢからタイミング
ジェネレータＴＧまでとＣＢＲラッチ回路ＣＫ１は図４
に示した従来例と同様である。
【００１５】行活性化信号発生回路ＣＫ２は、ＯＲゲー
トＯＲ１とＡＮＤゲートＡＮ１とからなり、信号φＣＢ
ＲＢと信号φＣＧＯがＯＲゲートＯＲ１の入力としその
出力と信号φＥＮがＡＮＤゲートＡＮ１の入力とし信号
φＣＳＴを出力としている。
トＯＲ１とＡＮＤゲートＡＮ１とからなり、信号φＣＢ
ＲＢと信号φＣＧＯがＯＲゲートＯＲ１の入力としその
出力と信号φＥＮがＡＮＤゲートＡＮ１の入力とし信号
φＣＳＴを出力としている。
【００１６】行活性信号発生回路ＣＫ２の機能は、信号
φＣＢＲＢと信号φＣＧＯが共に０レベルであれば信号
φＣＳＴを０レベルに保ち、どちらかが１レベルになっ
たとき、信号φＣＳＴを１レベルにでき、列系回路が活
性化される。したがって、通常サイクルでは図４の従来
例１と同じである。
φＣＢＲＢと信号φＣＧＯが共に０レベルであれば信号
φＣＳＴを０レベルに保ち、どちらかが１レベルになっ
たとき、信号φＣＳＴを１レベルにでき、列系回路が活
性化される。したがって、通常サイクルでは図４の従来
例１と同じである。
【００１７】以下、ＣＢＲリフレッシュサイクルについ
てのみ説明する。列アドレスストローブ信号１判定回路
ＣＫ３は、信号φＣＡＳと信号φＲＡＳが、フリップフ
ロップＦＦ２の各々セット、リセットに入力し、その出
力が信号φＣＧＯとして出力される。
てのみ説明する。列アドレスストローブ信号１判定回路
ＣＫ３は、信号φＣＡＳと信号φＲＡＳが、フリップフ
ロップＦＦ２の各々セット、リセットに入力し、その出
力が信号φＣＧＯとして出力される。
【００１８】列アドレスストローブ信号１判定回路ＣＫ
３の機能は、ＣＢＲのリフレッシュサイクルが始まると
信号φＣＡＳは１レベルで、信号φＲＡＳが１レベルに
変わり、信号φＣＧＯは０レベルを出している。その
後、列アドレスストローブ信号ＣＡＳＢが１レベルとな
ると信号φＣＡＳは０レベルとなり、信号φＣＧＯは１
レベルとなりこの以後この状態を保つ。すなわち、列ア
ドレスストローブ信号ＣＡＳＢがサイクル中に１レベル
になったことを示す。
３の機能は、ＣＢＲのリフレッシュサイクルが始まると
信号φＣＡＳは１レベルで、信号φＲＡＳが１レベルに
変わり、信号φＣＧＯは０レベルを出している。その
後、列アドレスストローブ信号ＣＡＳＢが１レベルとな
ると信号φＣＡＳは０レベルとなり、信号φＣＧＯは１
レベルとなりこの以後この状態を保つ。すなわち、列ア
ドレスストローブ信号ＣＡＳＢがサイクル中に１レベル
になったことを示す。
【００１９】したがって、信号φＣＧＯは、ＣＢＲリフ
レッシュサイクルの開始時点では０レベルであり列系回
路は活性化されないが、列アドレスストローブ信号ＣＡ
ＳＢが１レベルに変化すると信号φＣＧＯが１となり信
号φＣＳＴを発生し列系回路を活性化しデータの読み出
し書き込みが可能となる。図５に示す従来例を従来例２
という。
レッシュサイクルの開始時点では０レベルであり列系回
路は活性化されないが、列アドレスストローブ信号ＣＡ
ＳＢが１レベルに変化すると信号φＣＧＯが１となり信
号φＣＳＴを発生し列系回路を活性化しデータの読み出
し書き込みが可能となる。図５に示す従来例を従来例２
という。
【００２０】従来例２の利点は図３に示されるような波
形を供給することにより内部アドレスカウンタのアドレ
スの生成をチェックできることである。図３のアドレス
としてすべて０レベルを入力し、所定のリフレッシュサ
イクルの回数（１ＭビットＤＲＡＭでは５１２サイク
ル）だけ０を書いた後、同じサイクル数だけ０を読み１
を書き込む。もしアドレスカウンタが正しく所定のアド
レスを出さなければ、エラーが発生することで、アドレ
スカウンタが正しく動作したかを判定できる。
形を供給することにより内部アドレスカウンタのアドレ
スの生成をチェックできることである。図３のアドレス
としてすべて０レベルを入力し、所定のリフレッシュサ
イクルの回数（１ＭビットＤＲＡＭでは５１２サイク
ル）だけ０を書いた後、同じサイクル数だけ０を読み１
を書き込む。もしアドレスカウンタが正しく所定のアド
レスを出さなければ、エラーが発生することで、アドレ
スカウンタが正しく動作したかを判定できる。
【００２１】第１の従来例の利点は、ＣＢＲリフレッシ
ュの電流を減少できるのでローパワーヴァージョンに有
利なことである。どのくらいの電流が減少するかといえ
ばローパワーヴァージョンのデータ保持時の電流の規格
は、データ保持時のサイクルを６０μSに１回リフレッ
シュし、１サイクルの行アドレスストローブ信号の活性
か時間ｔｒａｓを１μSとされている。さてミニマムサ
イクルの平均電流、サイクルタイム、行アドレスストロ
ーブ信号パルス幅を各々ＩＣＣ１，ｔＲＡＳ，ｔＣＹＣ
とＣＭＯＳ入力の待機時の電流をＩＣＣ２Ｃ、行アドレ
スストローブ信号が活性化されているときのＤＣ電流を
ＩＣＣＡとすると、ＩＣＣＡは、行アドレスストローブ
信号の状態で２つの値に分かれる。１つは列アドレスス
トローブ信号がＣＢＲリフレッシュサイクル中０レベル
保つ時のＤＣ電流ＩＣＣＬであり、他は同サイクルで列
アドレスストローブ信号が１レベルになったときのＤＣ
電流ＩＣＣＨである。１ＭビットのＤＲＡＭで８０ｎS
のアクセスタイムの製品ではｔＲＡＳは８０ｎS、ｔＣ
ＹＣは１６０ｎS、平均的な製品の実力値ではＩＣＣ１
は７５ｍＡ、ＩＣＣ２Ｃは６０μＡ、ＩＣＣＨは１２ｍ
Ａ、ＩＣＣＬは２ｍＡである。第１の従来例では列アド
レスストローブ信号がいかなる状態であっても、ＩＣＣ
Ａ，ＩＣＣＨ，ＩＣＣＬはいずれも２ｍＡである。さて
任意のサイクルタイムをｔｃｙｃ、行アドレスストロー
ブ信号パルス幅をｔｒａｓとすればこのときのＣＭＯＳ
入力に電流Ｉccは（数１）で示される。
ュの電流を減少できるのでローパワーヴァージョンに有
利なことである。どのくらいの電流が減少するかといえ
ばローパワーヴァージョンのデータ保持時の電流の規格
は、データ保持時のサイクルを６０μSに１回リフレッ
シュし、１サイクルの行アドレスストローブ信号の活性
か時間ｔｒａｓを１μSとされている。さてミニマムサ
イクルの平均電流、サイクルタイム、行アドレスストロ
ーブ信号パルス幅を各々ＩＣＣ１，ｔＲＡＳ，ｔＣＹＣ
とＣＭＯＳ入力の待機時の電流をＩＣＣ２Ｃ、行アドレ
スストローブ信号が活性化されているときのＤＣ電流を
ＩＣＣＡとすると、ＩＣＣＡは、行アドレスストローブ
信号の状態で２つの値に分かれる。１つは列アドレスス
トローブ信号がＣＢＲリフレッシュサイクル中０レベル
保つ時のＤＣ電流ＩＣＣＬであり、他は同サイクルで列
アドレスストローブ信号が１レベルになったときのＤＣ
電流ＩＣＣＨである。１ＭビットのＤＲＡＭで８０ｎS
のアクセスタイムの製品ではｔＲＡＳは８０ｎS、ｔＣ
ＹＣは１６０ｎS、平均的な製品の実力値ではＩＣＣ１
は７５ｍＡ、ＩＣＣ２Ｃは６０μＡ、ＩＣＣＨは１２ｍ
Ａ、ＩＣＣＬは２ｍＡである。第１の従来例では列アド
レスストローブ信号がいかなる状態であっても、ＩＣＣ
Ａ，ＩＣＣＨ，ＩＣＣＬはいずれも２ｍＡである。さて
任意のサイクルタイムをｔｃｙｃ、行アドレスストロー
ブ信号パルス幅をｔｒａｓとすればこのときのＣＭＯＳ
入力に電流Ｉccは（数１）で示される。
【００２２】
【数１】
【００２３】第１項はＡＣ電流を示し、第２の従来例で
はＩＣＣ１、第１の従来例では列系回路を活性化してい
ないのでＩＣＣ２の３分の２となる。第２項は行アドレ
スストローブ信号が０レベルの状態のＤＣ電流を示し、
第１の従来例ではＩＣＣＡはＩＣＣＬに第２の従来例で
はＩＣＣＡはＩＣＣＨと等しくなる。したがって、ｔｃ
ｙｃが６０μS、ｔｒａｓが１μSとすると、従来例１の
保持電流は（数２）で示される。
はＩＣＣ１、第１の従来例では列系回路を活性化してい
ないのでＩＣＣ２の３分の２となる。第２項は行アドレ
スストローブ信号が０レベルの状態のＤＣ電流を示し、
第１の従来例ではＩＣＣＡはＩＣＣＬに第２の従来例で
はＩＣＣＡはＩＣＣＨと等しくなる。したがって、ｔｃ
ｙｃが６０μS、ｔｒａｓが１μSとすると、従来例１の
保持電流は（数２）で示される。
【００２４】
【数２】
【００２５】一方、従来例２では（数３）で示される。
【００２６】
【数３】
【００２７】したがって、従来例２は従来例１のほぼ２
倍の消費電力となる。
倍の消費電力となる。
【００２８】しかしテストの容易性からいえば、従来例
２の方が優っており、カウンタテストは１回分で数ｍｓ
で終わるのに対し、従来例１では大多数のビットが保持
できない時間ＣＢＲリフレッシュをし続けても正しく保
持していることでテストする以外にない。大多数のビッ
トが保持できない時間はスペックでいう保持時間３２ｍ
ｓの約１００倍あり、高温で３〜４秒、常温で１００〜
１３０秒である。常温ではテストすることはできないに
等しい。またテストも電源条件などを変えてやる必要が
ある。
２の方が優っており、カウンタテストは１回分で数ｍｓ
で終わるのに対し、従来例１では大多数のビットが保持
できない時間ＣＢＲリフレッシュをし続けても正しく保
持していることでテストする以外にない。大多数のビッ
トが保持できない時間はスペックでいう保持時間３２ｍ
ｓの約１００倍あり、高温で３〜４秒、常温で１００〜
１３０秒である。常温ではテストすることはできないに
等しい。またテストも電源条件などを変えてやる必要が
ある。
【００２９】このように従来例では保持電流を優先させ
るかテストの容易性を優先させるかの二者択一であっ
た。多くの製品では、従来からの連続性を重んじて従来
例２を採用している。
るかテストの容易性を優先させるかの二者択一であっ
た。多くの製品では、従来からの連続性を重んじて従来
例２を採用している。
【００３０】本発明はこのような欠点を改良し保持電流
を減少させ、かつカウンタテストが容易に実行できるダ
イナミックメモリを提供することにある。
を減少させ、かつカウンタテストが容易に実行できるダ
イナミックメモリを提供することにある。
【００３１】
【課題を解決するための手段】本願第１発明の要旨はア
ドレスマルチプレックサを備え、キャスビフォアラスリ
フレッシュの機能とファーストページ機能とを有するダ
イナミックメモリーであって、キャスビフォラスリフレ
ッシュの実行時に行アドレスストローブ信号が活性化さ
れている期間に列アドレスストローブ信号が“１”レベ
ルになった後、再び“０”レベルになったことを検知す
ると列系信号を活性化する手段を備えたことである。
ドレスマルチプレックサを備え、キャスビフォアラスリ
フレッシュの機能とファーストページ機能とを有するダ
イナミックメモリーであって、キャスビフォラスリフレ
ッシュの実行時に行アドレスストローブ信号が活性化さ
れている期間に列アドレスストローブ信号が“１”レベ
ルになった後、再び“０”レベルになったことを検知す
ると列系信号を活性化する手段を備えたことである。
【００３２】本願第２発明の要旨はアドレスマルチプレ
ックサを備え、キャスビフォラスリフレッシュの機能と
ファーストページ機能とを有するダイナミックメモリー
であって、リフレッシュ動作がほぼ完了したことを示す
第１の信号を発生させる手段と、キャスビフォラスリフ
レッシュの実行時に列アドレスストローブ信号が“１”
レベルになった後再び“０”レベルになったことを示す
第２の信号を発生させる手段を有し、前記第１の信号と
第２の信号を比較して第１の信号が第２の信号より早く
発生すればリフレッシュサイクルを終了させ、第２の信
号が第１の信号より早く発生すれば列系信号を活性化す
る手段を備えたことである。
ックサを備え、キャスビフォラスリフレッシュの機能と
ファーストページ機能とを有するダイナミックメモリー
であって、リフレッシュ動作がほぼ完了したことを示す
第１の信号を発生させる手段と、キャスビフォラスリフ
レッシュの実行時に列アドレスストローブ信号が“１”
レベルになった後再び“０”レベルになったことを示す
第２の信号を発生させる手段を有し、前記第１の信号と
第２の信号を比較して第１の信号が第２の信号より早く
発生すればリフレッシュサイクルを終了させ、第２の信
号が第１の信号より早く発生すれば列系信号を活性化す
る手段を備えたことである。
【００３３】本願発明の参考例の構成はアドレスマルチ
プレックサを備え、キャスビフォラスリフレッシュの機
能とファーストページ機能とを有するダイナミックメモ
リーであって、キャスビフォラスリフレッシュの実行時
に行アドレスストローブ信号が活性化されると行と列の
両アドレスストローブ信号以外の外部入力信号によって
第１の状態と第２の状態を区別し、第１の状態では内部
の列系信号の活性化を禁止し、第２の状態では列アドレ
スストローブ信号の変化に応じて、列系信号を活性化す
る手段を備えたことである。
プレックサを備え、キャスビフォラスリフレッシュの機
能とファーストページ機能とを有するダイナミックメモ
リーであって、キャスビフォラスリフレッシュの実行時
に行アドレスストローブ信号が活性化されると行と列の
両アドレスストローブ信号以外の外部入力信号によって
第１の状態と第２の状態を区別し、第１の状態では内部
の列系信号の活性化を禁止し、第２の状態では列アドレ
スストローブ信号の変化に応じて、列系信号を活性化す
る手段を備えたことである。
【００３４】
【発明の作用】本願第１発明では列アドレスストローブ
信号が“０”レベルから“１”レベルに移行しても列系
信号は活性化されず、再び“０”レベルになると活性化
される。
信号が“０”レベルから“１”レベルに移行しても列系
信号は活性化されず、再び“０”レベルになると活性化
される。
【００３５】本願第２発明では第１の信号と第２の信号
の発生時期の相異で列系信号の発生の有無を制御してい
る。
の発生時期の相異で列系信号の発生の有無を制御してい
る。
【００３６】本願発明の参考例では、外部入力信号で列
系信号の活性化の有無を制御している。
系信号の活性化の有無を制御している。
【００３７】
【実施例】図１は本発明の第１実施例を示す回路図であ
る。本実施例の特徴は、通常サイクルで列アドレススト
ローブ信号が行アドレスストローブ信号からの最小時間
で活性化されると列系回路を活性化時刻を指定する信号
φＥＮより早くなる可能性があるので、列系回路を活性
化が起きたとき既に列アドレスストローブ信号が０レベ
ルであっても動作可能なように構成されていることであ
る。したがってＣＢＲリフレッシュサイクルで列アドレ
スストローブ信号が１レベルになった後に再び０レベル
になったとき列系回路は活性化する。
る。本実施例の特徴は、通常サイクルで列アドレススト
ローブ信号が行アドレスストローブ信号からの最小時間
で活性化されると列系回路を活性化時刻を指定する信号
φＥＮより早くなる可能性があるので、列系回路を活性
化が起きたとき既に列アドレスストローブ信号が０レベ
ルであっても動作可能なように構成されていることであ
る。したがってＣＢＲリフレッシュサイクルで列アドレ
スストローブ信号が１レベルになった後に再び０レベル
になったとき列系回路は活性化する。
【００３８】ＴＴＬレベルの行アドレスストローブ信号
ＲＡＳＢはインバータＩＮ１，ＩＮ２でＭＯＳレベルに
変換され、その後、インバータＩＮ３とＮＡＮＤゲート
ＮＡ１を介してタイミングジェネレータＴＧに入力さ
れ、信号φＥＮを発生させる。ＣＢＲラッチ回路ＣＫ１
は信号φＣＢＲＢをラッチし、行活性化信号発生回路Ｃ
Ｋ２は信号φＥＮ，信号φＣＢＲＢ，信号φＣＧＯを入
力し、信号φＣＳＴを発生する。これらの構成は従来例
２と同様である。したがって通常サイクルでは従来例２
と同様に動作するので、以下ＣＢＲリフレッシュサイク
ルについてのみ述べる。
ＲＡＳＢはインバータＩＮ１，ＩＮ２でＭＯＳレベルに
変換され、その後、インバータＩＮ３とＮＡＮＤゲート
ＮＡ１を介してタイミングジェネレータＴＧに入力さ
れ、信号φＥＮを発生させる。ＣＢＲラッチ回路ＣＫ１
は信号φＣＢＲＢをラッチし、行活性化信号発生回路Ｃ
Ｋ２は信号φＥＮ，信号φＣＢＲＢ，信号φＣＧＯを入
力し、信号φＣＳＴを発生する。これらの構成は従来例
２と同様である。したがって通常サイクルでは従来例２
と同様に動作するので、以下ＣＢＲリフレッシュサイク
ルについてのみ述べる。
【００３９】列アドレスストローブ信号１判定回路ＣＫ
３は、従来例２と同様に列アドレスストローブ信号ＣＡ
ＳＢの１レベルに変化したことを検出する。
３は、従来例２と同様に列アドレスストローブ信号ＣＡ
ＳＢの１レベルに変化したことを検出する。
【００４０】第１実施例には新しく列アドレスストロー
ブ信号再０判定回路ＣＫ４が追加されており、その構成
は列アドレスストローブ信号１判定回路ＣＫ３の出力と
信号φＣＡＳをＡＮＤゲートＡＮ２に入力し、その出力
をＮＡＮＤゲートＮＡ４で反転させフリップフロップＦ
Ｆ３のセット入力とし、信号φＲＡＳをリセット入力と
して、フリップフロップＦＦ３の出力を信号φＣＧＯと
するようになっている。
ブ信号再０判定回路ＣＫ４が追加されており、その構成
は列アドレスストローブ信号１判定回路ＣＫ３の出力と
信号φＣＡＳをＡＮＤゲートＡＮ２に入力し、その出力
をＮＡＮＤゲートＮＡ４で反転させフリップフロップＦ
Ｆ３のセット入力とし、信号φＲＡＳをリセット入力と
して、フリップフロップＦＦ３の出力を信号φＣＧＯと
するようになっている。
【００４１】列アドレスストローブ信号再０判定回路Ｃ
Ｋ４の機能は、ＣＢＲリフレッシュサイクルが開始した
ときは、列アドレスストローブ信号１判定回路ＣＫ３の
出力は０レベルであり、ＡＮＤゲートＡＮ２の出力は０
レベル、ＮＡＮＤゲートＮＡ４の出力は１であり、信号
φＣＧＯは０レベルを出力している。信号φＲＡＳが１
レベルとなってこの状態を維持し、列アドレスストロー
ブ信号ＣＡＳＢが１レベルとなると、列アドレスストロ
ーブ信号１判定回路ＣＫ３の出力は１となるが、同時に
信号φＣＡＳが０レベルとなり、ＡＮＤゲートＡＮ２の
出力は０レベルを保つ。再び列アドレスストローブ信号
が０レベルになると、列アドレスストローブ信号１判定
回路ＣＫ３の出力は変化せず、信号φＣＡＳが１レベル
となり、ＡＮＤゲートＡＮ２とＮＡＮＤゲートＮＡ４の
出力が各々１，０レベルとなって、信号φＣＧ０を１レ
ベルとし、列系回路を活性化し、以後この状態を保つ。
Ｋ４の機能は、ＣＢＲリフレッシュサイクルが開始した
ときは、列アドレスストローブ信号１判定回路ＣＫ３の
出力は０レベルであり、ＡＮＤゲートＡＮ２の出力は０
レベル、ＮＡＮＤゲートＮＡ４の出力は１であり、信号
φＣＧＯは０レベルを出力している。信号φＲＡＳが１
レベルとなってこの状態を維持し、列アドレスストロー
ブ信号ＣＡＳＢが１レベルとなると、列アドレスストロ
ーブ信号１判定回路ＣＫ３の出力は１となるが、同時に
信号φＣＡＳが０レベルとなり、ＡＮＤゲートＡＮ２の
出力は０レベルを保つ。再び列アドレスストローブ信号
が０レベルになると、列アドレスストローブ信号１判定
回路ＣＫ３の出力は変化せず、信号φＣＡＳが１レベル
となり、ＡＮＤゲートＡＮ２とＮＡＮＤゲートＮＡ４の
出力が各々１，０レベルとなって、信号φＣＧ０を１レ
ベルとし、列系回路を活性化し、以後この状態を保つ。
【００４２】以上説明したように、列アドレスストロー
ブ信号ＣＡＳＢが０レベルから１レベルになっても列系
回路は活性化されず、再び０レベルとなったことで列系
回路を活性化するので、そのときのアドレスが列アドレ
スとなって、読み出し書き込みができるようになり従来
例２と同様なカウンタテストが可能となる。
ブ信号ＣＡＳＢが０レベルから１レベルになっても列系
回路は活性化されず、再び０レベルとなったことで列系
回路を活性化するので、そのときのアドレスが列アドレ
スとなって、読み出し書き込みができるようになり従来
例２と同様なカウンタテストが可能となる。
【００４３】一方、実使用時のＣＢＲリフレッシュサイ
クルでは、サイクル中再び列アドレスストローブ信号が
０レベルとなることは禁じられている。これはメモリー
の出力をワイヤードＯＲをすることが多く、またリフレ
ッシュはシステム全体あるいはボード単位にすることが
多く、列アドレスストローブ信号が再び０レベルとなる
と、２つ以上のメモリが出力を出し、出力の衝突が発生
し大きな電流が流れることを禁止するためである。した
がって本実施例の実使用時のＣＢＲリフレッシュサイク
ルで、列系回路は活性化されることはない。したがって
式１の第１項のＩＣＣ１を３分の２とし、第２項のＩＣ
ＣＡをＩＣＣＬとすることができ、従来例１と同じ保持
電流が得られる。
クルでは、サイクル中再び列アドレスストローブ信号が
０レベルとなることは禁じられている。これはメモリー
の出力をワイヤードＯＲをすることが多く、またリフレ
ッシュはシステム全体あるいはボード単位にすることが
多く、列アドレスストローブ信号が再び０レベルとなる
と、２つ以上のメモリが出力を出し、出力の衝突が発生
し大きな電流が流れることを禁止するためである。した
がって本実施例の実使用時のＣＢＲリフレッシュサイク
ルで、列系回路は活性化されることはない。したがって
式１の第１項のＩＣＣ１を３分の２とし、第２項のＩＣ
ＣＡをＩＣＣＬとすることができ、従来例１と同じ保持
電流が得られる。
【００４４】図６は本発明の第２実施例を示す回路図で
ある。本実施例の特徴はさらに電流を減少させるため式
１の第２項を０にする。厳密にいえばＩＣＣＡをＩＣＣ
２Ｃにすることにある。ＤＲＡＭでは行アドレスストロ
ーブ信号による活性化が始まると、リフレッシュが完了
しないうちに活性化を中断すると記憶内容が破壊され
る。これを防ぐため行アドレスストローブ信号タイムア
ウト機能と呼ばれる機能がある。これは内部でリフレッ
シュの完了した信号を作り、１度活性化した行アドレス
ストローブ信号をこの信号が発生するまで、活性化を中
断できないようにする機能である。このようなリフレッ
シュ完了信号を発生させているときには有効な手段であ
る。以下、図面にしたがって説明する。
ある。本実施例の特徴はさらに電流を減少させるため式
１の第２項を０にする。厳密にいえばＩＣＣＡをＩＣＣ
２Ｃにすることにある。ＤＲＡＭでは行アドレスストロ
ーブ信号による活性化が始まると、リフレッシュが完了
しないうちに活性化を中断すると記憶内容が破壊され
る。これを防ぐため行アドレスストローブ信号タイムア
ウト機能と呼ばれる機能がある。これは内部でリフレッ
シュの完了した信号を作り、１度活性化した行アドレス
ストローブ信号をこの信号が発生するまで、活性化を中
断できないようにする機能である。このようなリフレッ
シュ完了信号を発生させているときには有効な手段であ
る。以下、図面にしたがって説明する。
【００４５】ＴＴＬレベルの行アドレスストローブ信号
ＲＡＳＢをＭＯＳレベルに変換しタイミングジェネレー
タＴＧに入力しているが、ＮＡＮＤゲートＮＡ１の他の
入力信号タイミングジェネレータ非活性化回路ＣＫ５の
出力が入っていることが異なる。後述するようにこの信
号は行アドレスストローブ信号ＲＡＳＢが１レベルの時
は１レベルを出しているので、実施例１と同様行アドレ
スストローブ信号ＲＡＳＢが０レベルとなることでタイ
ミングジェネレータＴＧを活性化する。ＣＢＲラッチ回
路ＣＫ１、行活性化信号発生回路ＣＫ２は従来例２と同
じなので通常サイクルも従来例２と同様に動作するの
で、以下ＣＢＲリフレッシュサイクルに限って説明す
る。
ＲＡＳＢをＭＯＳレベルに変換しタイミングジェネレー
タＴＧに入力しているが、ＮＡＮＤゲートＮＡ１の他の
入力信号タイミングジェネレータ非活性化回路ＣＫ５の
出力が入っていることが異なる。後述するようにこの信
号は行アドレスストローブ信号ＲＡＳＢが１レベルの時
は１レベルを出しているので、実施例１と同様行アドレ
スストローブ信号ＲＡＳＢが０レベルとなることでタイ
ミングジェネレータＴＧを活性化する。ＣＢＲラッチ回
路ＣＫ１、行活性化信号発生回路ＣＫ２は従来例２と同
じなので通常サイクルも従来例２と同様に動作するの
で、以下ＣＢＲリフレッシュサイクルに限って説明す
る。
【００４６】列アドレスストローブ信号１判定回路ＣＫ
３も実施例１と同様である。タイミングジェネレータＴ
Ｇは、リフレッシュが完了したことを示す信号φＦＲＥ
ＦＥも発生する。信号φＦＲＥＦＥはリセット状態と、
情報が破壊される時間内は、０レベルを出し、リフレッ
シュが完了すると１レベルとなる信号とする。
３も実施例１と同様である。タイミングジェネレータＴ
Ｇは、リフレッシュが完了したことを示す信号φＦＲＥ
ＦＥも発生する。信号φＦＲＥＦＥはリセット状態と、
情報が破壊される時間内は、０レベルを出し、リフレッ
シュが完了すると１レベルとなる信号とする。
【００４７】列アドレスストローブ信号再０判定回路Ｃ
Ｋ４の構成は、列アドレスストローブ信号１判定回路Ｃ
Ｋ３の出力と信号φＣＡＳを入力とするＡＮＤゲートＡ
Ｎ２の出力をＮＡＮＤゲートＮＡ４に入力し、ＮＡＮＤ
ゲートＮＡ５に信号φＦＲＥＦＥを入力し、ＮＡＮＤゲ
ートＮＡ４，ＮＡ５の各出力をフリップフロップＦＦ
３，ＦＦ４のセット入力とし、リセット入力には共に信
号φＲＡＳを入力し、各出力をインバータＩＮ７，ＩＮ
８で反転した信号を各々、ＮＡＮＤゲートＮＡ５，ＮＡ
４の他の入力とし、フリップフロップＦＦ３の出力を信
号φＣＧＯとしている。
Ｋ４の構成は、列アドレスストローブ信号１判定回路Ｃ
Ｋ３の出力と信号φＣＡＳを入力とするＡＮＤゲートＡ
Ｎ２の出力をＮＡＮＤゲートＮＡ４に入力し、ＮＡＮＤ
ゲートＮＡ５に信号φＦＲＥＦＥを入力し、ＮＡＮＤゲ
ートＮＡ４，ＮＡ５の各出力をフリップフロップＦＦ
３，ＦＦ４のセット入力とし、リセット入力には共に信
号φＲＡＳを入力し、各出力をインバータＩＮ７，ＩＮ
８で反転した信号を各々、ＮＡＮＤゲートＮＡ５，ＮＡ
４の他の入力とし、フリップフロップＦＦ３の出力を信
号φＣＧＯとしている。
【００４８】列アドレスストローブ信号再０判定回路Ｃ
Ｋ４の機能を示す。ＣＢＲリフレッシュサイクルが始ま
ると、信号φＲＡＳが１レベルに変化するが、このとき
ＡＮＤゲートＡＮ２の出力と信号φＦＲＥＦＥは共に０
レベルであり、ＮＡＮＤゲートＮＡ４，５は１レベルで
あり、フリップフロップＦＦ３，４は共に０レベルを出
力している。その後、ＡＮＤゲートＡＮ２の出力または
信号φＦＲＥＦＥが１レベルとなるまでこの状態を保
つ。仮に信号φＦＲＥＦＥが先に１レベルとなるとすれ
ば、ＮＡＮＤゲートＮＡ５の出力が０レベルとなりフリ
ップフロップＦＦ４の出力が１レベルとなり、それがイ
ンバータＩＮ８で反転されＮＡＮＤゲートＮＡ４の入力
を０レベルとするのでその出力は１を保持し、以後信号
φＦＲＥＦＥとＡＮＤゲートＡＮ２の出力が変化しても
フリップフロップＦＦ３はこの状態を保つ。ＡＮＤゲー
トＡＮ２の出力が速く１レベルとなれば逆にフリップフ
ロップＦＦ３が１レベルとなる。すなわち、ＡＮＤゲー
トＡＮ２の出力と信号φＦＲＥＦＥのどちらが早く１レ
ベルとなったかをフリップフロップＦＦ３，４に記憶す
る。
Ｋ４の機能を示す。ＣＢＲリフレッシュサイクルが始ま
ると、信号φＲＡＳが１レベルに変化するが、このとき
ＡＮＤゲートＡＮ２の出力と信号φＦＲＥＦＥは共に０
レベルであり、ＮＡＮＤゲートＮＡ４，５は１レベルで
あり、フリップフロップＦＦ３，４は共に０レベルを出
力している。その後、ＡＮＤゲートＡＮ２の出力または
信号φＦＲＥＦＥが１レベルとなるまでこの状態を保
つ。仮に信号φＦＲＥＦＥが先に１レベルとなるとすれ
ば、ＮＡＮＤゲートＮＡ５の出力が０レベルとなりフリ
ップフロップＦＦ４の出力が１レベルとなり、それがイ
ンバータＩＮ８で反転されＮＡＮＤゲートＮＡ４の入力
を０レベルとするのでその出力は１を保持し、以後信号
φＦＲＥＦＥとＡＮＤゲートＡＮ２の出力が変化しても
フリップフロップＦＦ３はこの状態を保つ。ＡＮＤゲー
トＡＮ２の出力が速く１レベルとなれば逆にフリップフ
ロップＦＦ３が１レベルとなる。すなわち、ＡＮＤゲー
トＡＮ２の出力と信号φＦＲＥＦＥのどちらが早く１レ
ベルとなったかをフリップフロップＦＦ３，４に記憶す
る。
【００４９】タイミングジェネレータ非活性化回路ＣＫ
５は、ＮＡＮＤゲートＮＡ６の入力を、信号φＣＢＲＢ
をインバータＩＮ９で反転した信号とフリップフロップ
ＦＦ４の出力とする。
５は、ＮＡＮＤゲートＮＡ６の入力を、信号φＣＢＲＢ
をインバータＩＮ９で反転した信号とフリップフロップ
ＦＦ４の出力とする。
【００５０】タイミングジェネレータ非活性化回路ＣＫ
５の機能は、ＮＡＮＤゲートＮＡ６の出力は、信号φＣ
ＢＲＢが、１レベルであれば常に１レベルを出し、０レ
ベルならばフリップフロップＦＦ４の出力が１レベルと
なると０レベルと変化する。通常サイクル、ＣＢＲリフ
レッシュサイクルのどちらであってもその開始時はフリ
ップフロップＦＦ４の出力が０レベルでＮＡＮＤゲート
ＮＡ６の出力は１レベルである。
５の機能は、ＮＡＮＤゲートＮＡ６の出力は、信号φＣ
ＢＲＢが、１レベルであれば常に１レベルを出し、０レ
ベルならばフリップフロップＦＦ４の出力が１レベルと
なると０レベルと変化する。通常サイクル、ＣＢＲリフ
レッシュサイクルのどちらであってもその開始時はフリ
ップフロップＦＦ４の出力が０レベルでＮＡＮＤゲート
ＮＡ６の出力は１レベルである。
【００５１】ＮＡＮＤゲートＮＡ６の出力が０レベルと
なるとこれを入力するＮＡＮＤゲートＮＡ１の出力が１
レベルとなりタイミングジェネレータＴＧに活性化が終
了したことを知らせる。このようにすることで、通常サ
イクルではＮＡＮＤゲートＮＡ６の出力は常に１レベル
でありサイクルの終了は行アドレスストローブ信号ＲＡ
ＳＢで決定され、列Ｋ回路の活性化は信号φＥＮで決定
され従来例と同様であり、ＣＢＲリフレッシュサイクル
では、ＡＮＤゲートＡＮ１の出力が１レベルに変わるす
なわち列アドレスストローブ信号ＣＡＳＢが再び０レベ
ルになるのが信号φＦＲＥＦＥの発生すなわちリフレッ
シュの終了より速ければフリップフロップＦＦ３の出力
が１となり列Ｋ回路を活性化し読み出し書き込みが可能
となりサイクルの終了も行アドレスストローブ信号ＲＡ
ＳＢに従うようになる。一方、リフレッシュの終了が早
ければ、フリップフロップＦＦ４が１レベルとなりＮＡ
ＮＤゲートＮＡ１の出力を１レベルとしタイミングジェ
ネレータＴＧを非活性化し待機状態とし、その後の列ア
ドレスストローブ信号ＣＡＳＢの再０レベルになったこ
とを受け付けないことになる。
なるとこれを入力するＮＡＮＤゲートＮＡ１の出力が１
レベルとなりタイミングジェネレータＴＧに活性化が終
了したことを知らせる。このようにすることで、通常サ
イクルではＮＡＮＤゲートＮＡ６の出力は常に１レベル
でありサイクルの終了は行アドレスストローブ信号ＲＡ
ＳＢで決定され、列Ｋ回路の活性化は信号φＥＮで決定
され従来例と同様であり、ＣＢＲリフレッシュサイクル
では、ＡＮＤゲートＡＮ１の出力が１レベルに変わるす
なわち列アドレスストローブ信号ＣＡＳＢが再び０レベ
ルになるのが信号φＦＲＥＦＥの発生すなわちリフレッ
シュの終了より速ければフリップフロップＦＦ３の出力
が１となり列Ｋ回路を活性化し読み出し書き込みが可能
となりサイクルの終了も行アドレスストローブ信号ＲＡ
ＳＢに従うようになる。一方、リフレッシュの終了が早
ければ、フリップフロップＦＦ４が１レベルとなりＮＡ
ＮＤゲートＮＡ１の出力を１レベルとしタイミングジェ
ネレータＴＧを非活性化し待機状態とし、その後の列ア
ドレスストローブ信号ＣＡＳＢの再０レベルになったこ
とを受け付けないことになる。
【００５２】カウンターテストは行アドレスストローブ
信号のミニマムパルス幅の１／２の時刻までに列アドレ
スストローブ信号を再び０レベルにすれば従来例と同等
にカウンタテストができる。これはＤＲＡＭでは行アド
レスストローブ信号のパルス幅のミニマムはリフレッシ
ュの完了に必要な時間を示しており行アドレスストロー
ブ信号アクセスと同じとなっておりその１／２の時間内
に列アドレスストローブ信号ＣＡＳＢが入ればリフレッ
シュの終了がばらついてもその１／２となることはな
く、またその測定は行アドレスストローブ信号アクセス
を測定することになり従来の測定法と矛盾することが無
い。
信号のミニマムパルス幅の１／２の時刻までに列アドレ
スストローブ信号を再び０レベルにすれば従来例と同等
にカウンタテストができる。これはＤＲＡＭでは行アド
レスストローブ信号のパルス幅のミニマムはリフレッシ
ュの完了に必要な時間を示しており行アドレスストロー
ブ信号アクセスと同じとなっておりその１／２の時間内
に列アドレスストローブ信号ＣＡＳＢが入ればリフレッ
シュの終了がばらついてもその１／２となることはな
く、またその測定は行アドレスストローブ信号アクセス
を測定することになり従来の測定法と矛盾することが無
い。
【００５３】一方、ＣＢＲリフレッシュサイクルでは実
効行アドレスストローブ信号パルス幅は信号φＥＮで決
定されるので行アドレスストローブ信号のミニマムパル
ス幅と同じかそれよりも幾分少なくなる。このためＣＢ
Ｒリフレッシュでの保持電流は式１でｔｒａｓ＝ｔＲＡ
Ｓとしてよくその保持電流は（数４）で示される。
効行アドレスストローブ信号パルス幅は信号φＥＮで決
定されるので行アドレスストローブ信号のミニマムパル
ス幅と同じかそれよりも幾分少なくなる。このためＣＢ
Ｒリフレッシュでの保持電流は式１でｔｒａｓ＝ｔＲＡ
Ｓとしてよくその保持電流は（数４）で示される。
【００５４】
【数４】
【００５５】したがって、保持電流は約１５％程、第１
実施例より少なくなる。
実施例より少なくなる。
【００５６】本実施例は、信号φＦＲＥＦＥの発生時刻
はおおむねリフレッシュが完了した時刻を示すとした
が、カウンターテストをより安全にするために、リフレ
ッシュが完了するまでの時間の２倍程度に遅くしても電
流値に大きな変更はない。
はおおむねリフレッシュが完了した時刻を示すとした
が、カウンターテストをより安全にするために、リフレ
ッシュが完了するまでの時間の２倍程度に遅くしても電
流値に大きな変更はない。
【００５７】図７は本発明の参考例を示す回路図であ
る。本参考例ではＣＢＲリフレッシュサイクルで、列系
回路の活性化の判定を、行、列アドレスストローブ信号
以外の外部信号でコントロールしようというものであ
る。本参考例は書き込み信号φＷＥＢで列例回路の活性
化を行うようにした。
る。本参考例ではＣＢＲリフレッシュサイクルで、列系
回路の活性化の判定を、行、列アドレスストローブ信号
以外の外部信号でコントロールしようというものであ
る。本参考例は書き込み信号φＷＥＢで列例回路の活性
化を行うようにした。
【００５８】行アドレスストローブ信号からタイミング
ジェネレータＴＧを活性化する回路、ＣＢＲラッチ回路
ＣＫ１、行活性化信号発生回路ＣＫ２と列アドレススト
ローブ信号１判定回路ＣＫ３は従来例と同様である。し
たがって通常サイクルは従来例と同様であるのでＣＢＲ
リフレッシュサイクルについてのみ述べる。
ジェネレータＴＧを活性化する回路、ＣＢＲラッチ回路
ＣＫ１、行活性化信号発生回路ＣＫ２と列アドレススト
ローブ信号１判定回路ＣＫ３は従来例と同様である。し
たがって通常サイクルは従来例と同様であるのでＣＢＲ
リフレッシュサイクルについてのみ述べる。
【００５９】ＷＥＢラッチ回路ＣＫ５はＣＢＲラッチ回
路ＣＫ１と同一の回路であり行アドレスストローブ信号
ＲＡＳＢが０レベルになったときの書き込み信号φＷＥ
Ｂの状態をラッチし、その出力をインバータＩＮ１０に
入力して反転させた信号φＲＣＯＮは行アドレスストロ
ーブ信号ＲＡＳＢが０レベルになったときの書き込み信
号φＷＥＢの反転信号を記憶している。信号φＲＣＯＮ
と列アドレスストローブ信号１判定回路ＣＫ３の出力を
ＡＮＤゲートＡＮ２の入力とし信号φＣＧＯを出力とし
ている。
路ＣＫ１と同一の回路であり行アドレスストローブ信号
ＲＡＳＢが０レベルになったときの書き込み信号φＷＥ
Ｂの状態をラッチし、その出力をインバータＩＮ１０に
入力して反転させた信号φＲＣＯＮは行アドレスストロ
ーブ信号ＲＡＳＢが０レベルになったときの書き込み信
号φＷＥＢの反転信号を記憶している。信号φＲＣＯＮ
と列アドレスストローブ信号１判定回路ＣＫ３の出力を
ＡＮＤゲートＡＮ２の入力とし信号φＣＧＯを出力とし
ている。
【００６０】ＡＮＤゲートＡＮ２はＣＢＲリフレッシュ
サイクルの時、信号φＲＣＯＮが１レベルならば列アド
レスストローブ信号が１レベルになったとき信号φＣＧ
Ｏを１レベルにし列Ｋ回路を活性化し、信号φＲＣＯＮ
が０レベルならばサイクル中信号φＣＧＯは０レベル
で、列系回路を活性化させない。
サイクルの時、信号φＲＣＯＮが１レベルならば列アド
レスストローブ信号が１レベルになったとき信号φＣＧ
Ｏを１レベルにし列Ｋ回路を活性化し、信号φＲＣＯＮ
が０レベルならばサイクル中信号φＣＧＯは０レベル
で、列系回路を活性化させない。
【００６１】このようにすることによって、ＣＢＲリフ
レッシュを書き込み信号φＷＥＢを１レベルで行えば従
来例１と同等の電流が得られ、書き込み信号φＷＥＢを
０レベルでは従来例２と同様のカウンターテストが可能
となる。書き込み信号φＷＥＢが通常のＣＢＲリフレッ
シュで１レベルに保たれていることは、４ＭビットＤＲ
ＡＭで、書き込み信号φＷＥＢが０レベルでＣＢＲリフ
レッシュにはいるとテストモードになることが定められ
ていることからも分かり、この方法でもＣＢＲリフレッ
シュの電流を少なくすることができることが分かる。
レッシュを書き込み信号φＷＥＢを１レベルで行えば従
来例１と同等の電流が得られ、書き込み信号φＷＥＢを
０レベルでは従来例２と同様のカウンターテストが可能
となる。書き込み信号φＷＥＢが通常のＣＢＲリフレッ
シュで１レベルに保たれていることは、４ＭビットＤＲ
ＡＭで、書き込み信号φＷＥＢが０レベルでＣＢＲリフ
レッシュにはいるとテストモードになることが定められ
ていることからも分かり、この方法でもＣＢＲリフレッ
シュの電流を少なくすることができることが分かる。
【００６２】本参考例では列系回路を活性化する列アド
レスストローブ信号の変化を従来例２と同じにしたが、
第１、第２実施例と同じ方法をとっても良い。特に書き
込み信号φＷＥＢが０レベルでＣＢＲリフレッシュを始
めるとテストモードになる製品では参考例のように行い
列系回路を活性化したときはテストモードを解除ように
すれば従来例と互換性が保てる。
レスストローブ信号の変化を従来例２と同じにしたが、
第１、第２実施例と同じ方法をとっても良い。特に書き
込み信号φＷＥＢが０レベルでＣＢＲリフレッシュを始
めるとテストモードになる製品では参考例のように行い
列系回路を活性化したときはテストモードを解除ように
すれば従来例と互換性が保てる。
【００６３】また本参考例では書き込み信号φＷＥＢを
コントロール信号としたが、他の入力、アドレスなどで
もよく、またこれらの組み合わせでもよく、またこれら
が予め定められた状態になったとき信号φＲＣＯＮを１
レベルとするようにしてもよい。さらには、従来例２で
テスト時のアドレスをすべて０レベルとしたがアドレス
の組み合わせは何でも良いので、１個または複数個のア
ドレスがスーパーボルティジ（充分電源電圧より高い）
の時信号φＲＣＯＮを１レベルにしても良い。特にスー
パーボルティジは実使用では発生できず、テスト時のみ
可能であるので目的にかなっている。尚、この時は信号
φＲＣＯＮを行アドレスストローブ信号の０レベルへの
変化でラッチしなくても良い。
コントロール信号としたが、他の入力、アドレスなどで
もよく、またこれらの組み合わせでもよく、またこれら
が予め定められた状態になったとき信号φＲＣＯＮを１
レベルとするようにしてもよい。さらには、従来例２で
テスト時のアドレスをすべて０レベルとしたがアドレス
の組み合わせは何でも良いので、１個または複数個のア
ドレスがスーパーボルティジ（充分電源電圧より高い）
の時信号φＲＣＯＮを１レベルにしても良い。特にスー
パーボルティジは実使用では発生できず、テスト時のみ
可能であるので目的にかなっている。尚、この時は信号
φＲＣＯＮを行アドレスストローブ信号の０レベルへの
変化でラッチしなくても良い。
【００６４】
【発明の効果】以上説明したように、ＣＢＲリフレッシ
ュサイクルで列アドレスストローブ信号が再び０レベル
となったことで列系回路を活性化することで、ＣＢＲリ
フレッシュでデータ保持の電流を１／２以下にする効果
がある。
ュサイクルで列アドレスストローブ信号が再び０レベル
となったことで列系回路を活性化することで、ＣＢＲリ
フレッシュでデータ保持の電流を１／２以下にする効果
がある。
【図１】第１実施例を示す回路図である。
【図２】フリップフロップの構成を示す回路図である。
【図３】ダイナミックメモリに供給される外部信号の波
形図である。
形図である。
【図４】従来例１の回路図である。
【図５】従来例２の回路図である。
【図６】第２実施例を示す回路図である。
【図７】本発明の参考例を示す回路図である。
ＣＫ１ ＣＢＲラッチ回路 ＣＫ２ 行活性化信号発生回路 ＣＫ３ 列アドレスストローブ信号１判定回路 ＣＫ４ 列アドレスストローブ信号再０判定回路 ＣＫ５ ＷＥＢラッチ回路 ＴＧ タイミングジェネレータ
Claims (2)
- 【請求項１】アドレスマルチプレックサを備え、キャス
ビフォアラスリフレッシュの機能とファーストページ機
能とを有するダイナミックメモリーであって、キャスビ
フォラスリフレッシュの実行時に行アドレスストローブ
信号が活性化されている期間に列アドレスストローブ信
号が”１”レベルになった後、再び”０”レベルになっ
たことを検知すると列系信号を活性化する手段を備えた
ことを特徴とするダイナミックメモリー。 - 【請求項２】アドレスマルチプレックサを備え、キャス
ビフォラスリフレッシュの機能とファーストページ機能
とを有するダイナミックメモリーであって、リフレッシ
ュ動作がほぼ完了したことを示す第１の信号を発生させ
る手段と、キャスビフォラスリフレッシュの実行時に列
アドレスストローブ信号が”１”レベルになった後再
び”０”レベルになったことを示す第２の信号を発生さ
せる手段を有し、前記第1の信号と第２の信号を比較し
て第１の信号が第２の信号より早く発生すればリフレッ
シュサイクルを終了させ、第２の信号が第１の信号より
早く発生すれば列系信号を活性化する手段を備えたこと
を特徴とするダイナミックメモリー。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03126652A JP3143950B2 (ja) | 1991-04-30 | 1991-04-30 | ダイナミックメモリー |
| KR1019920007227A KR960006371B1 (ko) | 1991-04-30 | 1992-04-29 | 소비 전류를 증가시키지 않고 검사용이성을 개량한 동적 랜덤 억세스 메모리 디바이스 |
| US07/875,831 US5270982A (en) | 1991-04-30 | 1992-04-30 | Dynamic random access memory device improved in testability without sacrifice of current consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03126652A JP3143950B2 (ja) | 1991-04-30 | 1991-04-30 | ダイナミックメモリー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328387A JPH04328387A (ja) | 1992-11-17 |
| JP3143950B2 true JP3143950B2 (ja) | 2001-03-07 |
Family
ID=14940517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03126652A Expired - Fee Related JP3143950B2 (ja) | 1991-04-30 | 1991-04-30 | ダイナミックメモリー |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5270982A (ja) |
| JP (1) | JP3143950B2 (ja) |
| KR (1) | KR960006371B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD621068S1 (en) | 2002-03-01 | 2010-08-03 | 3Form, Inc. | Architectural panel with thatch reed design |
| US8157942B1 (en) | 2007-05-08 | 2012-04-17 | Willham John E C | Multivariate color system with texture application |
| US8241714B2 (en) | 2004-09-01 | 2012-08-14 | 3Form, Inc. | Architectural panels with objects embedded in resin interlayer |
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| JP2885597B2 (ja) * | 1993-03-10 | 1999-04-26 | 株式会社東芝 | 半導体メモリ |
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| KR100474551B1 (ko) * | 2003-02-10 | 2005-03-10 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 장치 및 방법 |
| US20050108460A1 (en) * | 2003-11-14 | 2005-05-19 | Intel Corporation | Partial bank DRAM refresh |
| US7164613B2 (en) * | 2004-11-19 | 2007-01-16 | Infineon Technologies Ag | Flexible internal address counting method and apparatus |
| KR20160071769A (ko) * | 2014-12-12 | 2016-06-22 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58155596A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| US4672583A (en) * | 1983-06-15 | 1987-06-09 | Nec Corporation | Dynamic random access memory device provided with test circuit for internal refresh circuit |
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| US4870620A (en) * | 1987-01-06 | 1989-09-26 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device with internal refresh |
-
1991
- 1991-04-30 JP JP03126652A patent/JP3143950B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-29 KR KR1019920007227A patent/KR960006371B1/ko not_active IP Right Cessation
- 1992-04-30 US US07/875,831 patent/US5270982A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD621068S1 (en) | 2002-03-01 | 2010-08-03 | 3Form, Inc. | Architectural panel with thatch reed design |
| US8241714B2 (en) | 2004-09-01 | 2012-08-14 | 3Form, Inc. | Architectural panels with objects embedded in resin interlayer |
| US8157942B1 (en) | 2007-05-08 | 2012-04-17 | Willham John E C | Multivariate color system with texture application |
| US8182903B2 (en) | 2007-05-08 | 2012-05-22 | 3Form, Inc. | Multivariate color system with texture application |
| US8268106B2 (en) | 2007-05-08 | 2012-09-18 | 3Form, Inc. | Multivariate color system with texture application |
| US8617695B2 (en) | 2007-05-08 | 2013-12-31 | 3Form, Inc. | Multivariate color system with texture application |
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|---|---|
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| JPH04328387A (ja) | 1992-11-17 |
| US5270982A (en) | 1993-12-14 |
| KR960006371B1 (ko) | 1996-05-15 |
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