DE2642615C2 - Halbleiterspeicher - Google Patents

Halbleiterspeicher

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Description

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß in jeder Flanke des Grabens (GR) jeweils ein aus der verdeckten Schicht (BU), einem Teilabschnitt (BLL bzw. BLR) der zweiten Schicht (BL) und einem Leiterbahnabschnitt (LBL bzw. LBR) der Leiterbahn (LB) bestehender Auswahltransistor (/471 bzw. ATZ) angeordnet ist.
3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daßjeder Teilabschnitt (BLL,BLR) der zweiten Schicht (BL) Teil einer Bitleitung ist, und daß die Leiterbahn (LB) im V-förmigen Graben (GR) eine senkrecht zur Bitleitung angeordnete Wortleitung (WL) bildet.
4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Wortleitung (WL) aus PoIysilizium besteht.
5. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Epitaxieschicht (E) im zum Halbleitersubstrat (SU) angrenzenden Bereich eine eigenleitende Schicht (π) aufweist.
6. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die verdeckte Schicht (BU) eine kugelförmige Gestalt hat.
7. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die verdeckte Schicht (BU) eine einer kugelförmigen Gestalt angenäherte Gestalt hat.
Die Erfindung betrifft einen Halbleiterspeicher gemäß dem Oberbegriff des Patentanspruches 1.
Ein entsprechender Halbleiterspeicher wurde in der älteren Anmeldung P 2619 713.7-53, die zu dem rechtskräftigen Patent DE-PS 2619 713 führte, vorgeschlagen.
Ein dabei verwendeter Graben reicht bis in das Halbleitersubstrat hinein und teilt damit eine verdeckte Schicht in zwei Teile, so daß zwei Speicherzellen entstehen. Die Herstellung eines solchen Halblekerspeichers bereitet durch die erforderliche große Tiefe des Grabens größere technologische Schwierigkeiten.
Aufgabe der vorliegenden Erfindung ist es, einen gattungsgemäßen Halbleiterspeicher zu schaffen, der technologisch einfacher zu fertigen ist
Diese Aufgabe wird erfindungsgemäß gelöst durch das kennzeichnende Merkmal des Patentanspruches 1.
Unter einer mit Störstellen der einen Art dotierten Schicht wird eine Schicht angegeben, in der z. B. Akzeptoren angeordnet sind, die also p-dotiert ist. Entsprechend wird unter einer mit Störstellen der anderen Art dotierten Schicht eine Schicht verstanden, in der Donatoren angeordnet sind, die also η-dotiert ist. Selbstverständlich kann die Zuordnung zwischen Störstellen der einen Art und Dotierung auch umgekehrt sein.
Bei der Realisierung des Halbleiterspeichers mit der V-MOS-Technik ist jeweils nur eine Reihe von Speicherzellen im Bereich unterhalb des V-förmigen Grabens angeordnet. Dabei bildet die zweite Schicht, die von dem V-förmigen Graben im Bereich der Speicherzellen in zwei Teilabschnitte unterteilt wird, die Bitleitung, während die durch den V-förmigen Graben hindurchlaufende Leiterbahn die Wortleitung bildet. Jeweils an der Kreuzungsstelle zwischen der Wortleitung und den Teilabschnitten der Bitleitung entsteht dann die Speicherzelle. Dabei hat jede Speicherzelle jeweils zwei Auswahltransistoren, die parallel geschaltet sind. Der eine Auswahltransistor liegt an der einen Flanke des V-förmigen Grabens und wird gebildet durch den einen Teilabschnitt der Bitleitung, die verdeckte Schicht und die an der einen Flanke entlanglaufende Leiterbahn, der zweite Auswahltransistor liegt an der anderen Flanke des V-förmigen Grabens und wird gebildet durch den zweiten Teilabschnitt der Bitleitung, die verdeckte Schicht und die an der zweiten Flanke entlanglaufende Leiterbahn. Die Kanäle der Auswahltransistoren entstehen dabei jeweils entlang der Flanke des V-förmigen Grabens zwischen der verdeckten Schicht und einem Teilabschnitt der Bitleitung. Der Speicherkondensator wird gebildet mit Hilfe der verdeckten Schicht, und zwar durch die zwischen der verdeckten Schicht und dem umgebenden Halbleitersubstrat bestehenden Sperrschichtkapazität.
Die verdeckte Schicht, durch die die Speicherkapazität realisiert wird, hat zweckmäßigerweise eine kugelförmige Gestalt oder eine an eine kugelförmige Gestalt angenäherte Gestalt. Damit wird eine große Oberfläche der verdeckten Schicht erreicht in dem Bereich der Oberfläche, der an das Halbleitersubstrat grenzt.
Ein Vorteil des erfindungsgemäßen Halbleiterspeichers besteht darin, daß der Graben, der ja entgegen dem eingangs genannten, gattungsgemäßen Halbleiterspeicher die verdeckte Schicht BU nicht durchteilt, nicht so tief ist wie beim gattungsgemäßen Halbleiterspeicher. Daraus resultiert (bei gleichem Neigungswinkel des Grabens wie beim bekannten Halbleiterspeicher) eine geringere Grabenbreite. Damit wird der Platzbedarf für eine Speicherzelle des crfindungsgemäßen Halbleiterspeichers ungefähr 1/2 sogroß wie der
für zwei Speicherzellen des genannten Halbleiterspeichers. Der erfindungsgemäße Halbleiterspeicher läßt sich jedoch bei in etwa gleichem Platzbedarf, verglichen mit dem genannten Halbleiterspeicher, technologisch wesentlich leichter fertigen, was großen Einfluß auf eine Fertigungsausbeute hat.
Ein weiterer Vorteil besteht darin, daß durch die kugelförmige Gestalt der verdeckten Schicht eine verhältnismäßig große Speicherkapazität erreichbar ist. Eine vergrößerte Speicherkapazität führt zu vergrößerten Lesesignalen oder entsprechenden möglichen Flächenersparnissen.
Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigt
Fig. 1 eine Prinzipdarstellung einer bekannten Eintransistorspeicherzelle in MOS-Technik,
F i g. 2 einen Querschnitt durch eine Eintransistorspeicherzelle in der bekannten n-Kanal-Silizium-Gate-Technik,
F i g. 3 eine Aufsicht auf zwei erfindungsgernäße Eintransistorspeicherzellen in V-MOS-Technik,
Fig.4 einen Querschnitt durch eine erfindungsgemäße Eintransistorspeicherzelle in V-MOS-Technik.
Die (z. B. aus Electronics, Sept. 12,1973, S. 116-121) bekannte Eintransistorspeicherzelle in MOS-Technik der F ig. 1 besteht aus einem Auswahl transistor ATund einem Speicherkondensator CS. Die Speicherzelle ist zwischen einer Wortleitung WL und einer Bitleitung BL angeordnet. Dabei ist die Steuerelektrode des Auswahltransistors ATmit der Wortleitung WL verbunden, während die gesteuerte Strecke des Auswahltransistors ATzwischen der Bitleitung BL und dem Speicherkondensator CS liegt. Der andere Anschluß des Steuerkondensators CS ist an eine feste Spannung VDD angeschlossen. Im Speieherkondensator CS wird jeweils die eine Information kennzeichnende Ladung gespeichert. Die Ladung kann über den Auswahltransistor AT auf die Bitleitung BL übertragen werden. Dies geschieht dann, wenn uie Wortleitung WL entsprechend angesteuert wird. Mit CB ist die Bitleitungskapazität bezeichnet.
Aus F i g. 2 ergibt sich die Realisierung einer Eintransistorspeicherzelle nach der bekannten n-Kanal-Silizium-Gate-Technik. Dabei liegen der Speicherkondensator CS unu der Auswahltransistor Al nebeneinander auf einem Siliziumhalbleitersubstrat SU. In das Halbleitersubstrat SU sind dabei die zwei gesteuerten Elektroden SEI und SEI hineindiffundiert. Zwischen den gesteuerten Elektroden Sb\ und SEI, diese teilweise überlappend, liegt isoliert zum Halbleitersubstrat SU die Steuerelektrode G. Die eine gesteuerte Elektrode SEI liegt in der Bitleitung BL. Die andere gesteuerte Elektrode SEI ist mit dem Speicherkondensator CS verbunden. Diese wird gebildet mit Hilfe einer Leiterbahn SK, die isoliert über dem Halbleitersubstrat SU liegt. Wird an die Leiterbahn SK eine entsprechende Spannung angelegt, dann bildet sich an der Oberfläche des Halbleitersubstrats SU eine Inversionsschicht IV, die mit der gesteuerten Elektrode SEI des Auswahltransistors AT verbunden ist. Die zur Realisierung des Speicherkondensators CS und des Auswahltransistors AT notwendigen Isolierschichten IS können aus Siliziumoxid bestehen. Die Steuerelektrode G jedes Auswahltransistors AT kann in Polysilizium ausgeführt sein. Auf jeden Fall ergibt sich aus der Fig. 2, daß der Speicherkondensator CS u\id der Auswahltransistor AT der Eintransistorspeicherzelle nebeneinander auf dem Halbleitersubstrat Si/liegen und somit zur Realisierung solcher Speicherzellen ein verhältnismäßig großer Platzbedarf notwendig ist
Dieser Platzbedarf kann erheblich vermindert werden, wenn die Auswahltransistoren in V-MOS-Technik realisiert werden. (Transistoren in V-MOS-Technik sind z. B. aus Electronics Letters, 20. Sept 1973, S. 457-458 bekannt) Die Anordnung der Speicherzellen in dieser Technik kann am besten mit Hilfe der Fig. 4 erläutert werden, in der ein Querschnitt durch eine Eintransistorspeicherzelle in V-MOS-Technik gezeigt ist.
In ein Siliziumhalbleitersubstrat SU, das hoch p-dotiert ist (p+), wird eine Schicht BU eindiffundiert, die hoch η-dotiert ist (n+). Damit bildet sich zwischen dem Halbleitersubstrat SU und der Schicht BU, die im folgenden verdeckte Schicht genannt werden soll, eine Sperrschicht, die für die Realisierung des Speicherkondensators herangezogen werden kann. Die Speicherkapazität dieses Speicherkondensators ist symbolisch mit CS angedeutet.
Auf der verdeckten Schicht BU und dem Halbleitersubstrat SU wird eine Epitaxieschicht E angeordnet. Die Epitaxieschicht E ist schwach p-dotiert (p—).
Oberhalb der verdeckten Schicht BU an der überfläche de' Epitaxieschicht E wird eine zweite Schicht (BL), die hoch η-dotiert (n+) ist, eindiffundiert. Anschließend wird diese zweite Schicht BL und die Epitaxieschicht oberhalb der verdeckten Schicht BU durch einen V-förmigen Graben GR (wte Fig. 3 zeigt) unterteilt. Der V-förmige Graben GR reicht dabei bis in die verdeckte Schicht BU hinein. Damit wird die zweite Schicht BL in zwei Teilabschnitte unterteilt, und zwar in die Teilabschnitte BLL und BLR. Auf die Epitaxieschicht E, eingeschlossen dem V-förmigen Graben GR, wird eine Isolierschicht IS aufgebracht, die z. B. aus Siliziumdioxid bestehen kann. Auf diese Isolierschicht IS wird eine Leiterbahn LB angeordnet, die auch durch den V-förmigen Graben GR hindurchgeht. Die Leiterbahn LB kann aus Polysilizium bestehen und die Wortleitung WL der Speicherzelle sein. Die zweite Schicht BL χ Jd die Teilabschnitte BLL und BLR sind dann die Bitleitung der Speicherzelle.
Wie aus Fig. 4 ersichtlich ist, besteht jede Speicherzelle aus der verdeckten Schicht BU als Speicherkondensator und aus an den Flanken des V-förmigen Grabens GR liegenden Auswahltransistoren ATi und ATl. Dabei werden durch die Unterteilung der Bitleitung BL in zwei Bitleitungsabschnitte BLL und BLR pro Speicherzelle jeweils zwei Auswahltransistoren realisiert. Der eine Auswahltransistor ATl liegt dabei zwischen dem Bitleitungsabschnitt BLL und der verdeckten Schicht BU. Seine Steuerelektrode wird durch den Leiterb'.bnabschnitt LBL an der Flanke des V-förmigen Grabens GR gebildet. Bei entsprechender Spannung an der Wortleitung WL entsteht ein Kanal Kl zwischen dem Bitleitungsabschnitt BLL und der verdeckten Schicht BU. Der zweite Auswahltransistor ATl liegt zwischen dem Bitleitungsabschnitt BLR und der verdeckten Schicht Bh. Seine Steuerelektrode wird durch den Leiterbahnabschnitt LBR an der anderen Flanke des V-förmigen Grabens GR gebildet. Durch ein? entsprechende Spannung an der Wortleitung WL entsteht sein Kanal Kl zwischen dem Bitleitungsabschnitt BLR und der verdeckten Schicht BU. Da die Bitleitungsabschnitte BLL und BlR am Ende des Speicherfeldes (wie Fig. 3 zeigt) wieder zusammenlaufen, und andererseits für beide Auswahltransistoren ATl und ATl die verdeckte Schicht BU die gleiche ist. sind die beiden
5
Auswahl transistoren pro Speicherzelle parallel geschaltet. Sie liegen zudem in der gleichen Wortleitung WL.
Ein Ladungstransfer zwischen der verdeckten Schicht BU und der Bitleitung BL erfolgt immer dann, wenn an die Wortleitung eine die Schwellspannung der Auswahltransistoren ATl und ATl übersteigende Spannung angelegt wird. Dann entstehen die Kanäle Kl und Kl an den Flanken des V-förmigen Grabens GR und über diese Kanäle Kl und KZ kann Ladung zwischen der verdeckten Schicht BU und den Bitleitungsabschnitten BLL und BLR ausgetauscht werden.
Um eine möglichst große Speicherkapazität zu errei- '
chen, wird die Gestalt der verdeckten Schicht BU entsprechend gewählt.
Vorteilhaft ist es dabei, der verdeckten Schicht BU eine kugelförmige Gestalt zu geben oder zumindest die Gestalt der verdeckten Schicht BUannähernd kugelförmig zu machen. Dann hat die verdeckte Schicht in dem Bereich, in dem sie an das Substrat SUgrenzt, eine sehr große Oberfläche und die an der Grenze zwischen der verdeckten Schicht BU und dem umgebenden Halbleitersubstrat entstehende Sperrschichtkapazität wird entsprechend groß.
Aus Fig. 3 kann die Ausdehnung und Lage von zwei Speicherzellen 5Zl und SZl und des V-förmigen Grabens entnommen werden. Die Speicherzelle 5Zl liegt dabei am Rande des Speicherzellenfeldes. Der V-förmige Graben GR ist über den ganzen Bereich des Speicherzellenfeldes auf dem Halbleiterplättchen geätzt. Die dadurch gebildeten Teilabschnitte BLL und BLR laufen am Ende des Speicherzellenfeldes wieder zu einer einzigen Bitleitung BL zusammen. Die einzelnen Speicherzellen entstehen immeran den Kreuzungspunkten zwischen der Wortleitung WL und der Bitleitung BL bzw. deren Abschnitte BLL und BLR. Unterhalb dieser Kreuzungspunkte wird dann die verdeckte Schicht BU (strichliert dargestellt) angeordnet. Es ergibt sich aus Fig. 3 ebenfalls, daß die Spitze des V-förmigen Grabens bis in die verdeckte Schicht hineinreicht, und zwar in einen Bereich SP.
Zur Verbesserung der Eigenschaften der Speicherzellen kann zwischen die Bitleitung BL und die verdeckte Schichten BU eine eigenleitende Schicht π angeordnet werden. Durch diese eigenleitende Schicht π wird die Länge der Kanäle Kl bzw. Kl verkürzt (s. z. B. Electronies, Dez. 25, 1975, Seite 50).
In Fig. 4 ist der Aufbau der Speicherzellen in n-Silizium-Gate-Technik dargestellt. Sie kann selbstverständlich auch in p-Kanal-Technik ausgeführt sein. Die Wortleitung kann aus P^lysilizium bestehen, sie kann aber 50 u auch als Metalleitung realisiert sein. |
Die Dotierungskonzentrationen der einzelnen Schichten können folgende Werte haben:
p+ ungefähr 2 x 10'6 Störatome pro cm3 p— ungefähr 3 x IO'5 Störatome pro cm3
n+ ungefähr 1020 Störatome pro cm3
Hierzu 3 Blatt Zeichnungen
60
65

Claims (1)

Patentansprüche:
1. Halbleiterspeicher mit Speicherzellen aus einem von einer Ansteuerleitung angesteuerten Auswahltransistor in V-MOS-Technik und einem an den Auswahltransistor angeschlossenen Speicherkondensator, wobei der Auswahltransistor folgenden Aufbau aufweist:
10
— ein mit Störstellen der einen Art hochdotiertes Halbleitersubstrat (SU), in dessen Oberfläche eine mit Störstellen der anderen Art hochdotierte verdeckte Schicht (BU) eingelassen ist,
— eine mit Störstellen der einen Art schwach dotierte Epitaxieschicht (E), die über der verdeckten Schicht (BU) und dem Halbleitersubstrat (SU) angeordnet ist,
— eine hi der Oberfläche der Epitaxieschicht oberhalö der verdeckten Schicht angeordnete, mit Störstellen der anderen Art hochdotierte zweite Schicht (BL),
— und einen V-förmigen Graben (GK), der die zweite Schicht (BL) und die Epitaxieschicht (E) in zwei Teilabschnitte (BLL, BLR) unterteilt und der eine auf einer Isolierschicht (E) angeordnete Leiterbahn (LB) aufweist,
dadurch gekennzeichnet,
30
- daß der V-förmige Graben (GR) bis in die verdeckte Schicht (BV) hine.areicht
— und daß der Speicherkondensator (CS) aus der zwischen der verdeckten Sei .cht (BU) und dem Halbleitersubstrat (SU) auftretenden Sperrschicht besteht.
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