DE2450468A1

DE2450468A1 - Fehlerkorrekturanordnung fuer einen speicher

Info

Publication number: DE2450468A1
Application number: DE19742450468
Authority: DE
Inventors: Robert Mckee Smith
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1973-10-29
Filing date: 1974-10-24
Publication date: 1975-04-30
Also published as: US3898443A; JPS5075338A; GB1487943A; NL7413538A; BE821401A; CH581373A5; JPS5723358B2; FR2249402B1; NL181238B; SE403197B; SE7413037L; DE2450468C2; IT1024680B; CA1010148A; NL181238C; FR2249402A1

Description

BLUMBACH · WESER BERGEN & KRAMER

PATENTANWÄLTE IN WIESBADEN UND MÜNCHEN DIPl.-ING. P. G. BLUMBACH · DiPL-PHYS. DR. W. WESER · DIPL-ING. DR. JUR. P. BERGEN DIPL-ING. R. KRAMER

<2 WIESBADEN · SONNENBERGER STRASSE 43 -TEL. (06121) 5629«, 541998 MÖNCHEN

WESTERNELECTRIC COMPANY Smith,. R. M.

Incorporated

New York, N. Y., /USA

Fehlerkorrekturanordnung für einen Speicher

Die Erfindung betrifft eine Fehlerkorrekturanordnung zur Verwendung in einem Speicher mit η Spalten und ρ Zeilen, bei dem ein Ausgangswort aus je einem Datenbit für jede von η Bitpositionen zusammengesetzt ist, mit einer Prüfschaltung, die jedes Ausgangswort prüft und ein Fehler signal erzeugt, wenn ein Ausgangswort einen Fehler enthält.

Mit zunehmender Verwendung von elelctronischen Speichern werden Fehler, die sich aufgrund falscher Speicherbits ergeben, immer bedenklicher. Es sind bereits verschiedene Anordnungen entwickelt worden, um das Bitfehlerproblem bei Speichern zu überwinden. In der Hauptsache beruhen diese Anordnungen auf Fehlerkorrektur-Codierungen, bei denen die einzelnen Ausgangswörter eines Speichers geprüft werden, um festzustellen,

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ob ein Fehler vorhanden ist. Zeigt sich ein Fehler, so wird das fehlerhafte Wort unter Verwendung des Fehlerkorrekturcode richtig gestellt.

Der grundsätzliche Nachteil eines solchen Lösungsversuches beruht darauf, daß die äußeren Symptome des Speicherfehlers behandelt werden, ohne die innere Quelle des Problems zu korrigieren. Nimmt man beispielsweise eine dauernde Fehlfunktion eines Speicherbits an, so wird jedesmal dann, wenn das Wort (byte), das das falsche Bit enthält, aus dem Speicher gelesen wird, der Fehlerkorfekturcode zur Beseitigung der Schwierigkeit benötigt. Mit einem solchen Verfahren kann man zwar das gewünschte Ergebnis erzielen, jedoch nur auf Kosten zusätzlichen Zeitbedarfs.

Zur Überwindung dieses Problems sind mehrere Anordnungen bekannt, bei denen das Ausgangswort eines Speichers geprüft wird, um festzustellen, ob es fehlerhaft ist. Zeigen sich Fehler, so wird das Wort wiederum unter Verwendung von Fehlerkorrekiurverfahren korrigiert und an einen neuen Speicherplatz im Speicher übertragen. Dieser neue Speicherplatz wird dann jedesmal benutzt, wenn der Speicher am Platz des ursprünglichen Wortes gelesen werden soll. Ein solches Verfahren

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arbeitet zufriedenstellend, benötigt aber komplizierte Schaltungen im Umsetzerabschnitt des Speichers und außerdem ist eine zusätzliche Operation erforderlich, bevor eine Information aus dem Speicher gewonnen werden kann. Die zusätzliche Operation ist wiederum zeitaufwendig.

Die Erfindung hat sich die Aufgabe gestellt, diese Nachteile zu beseitigen. Sie geht dazu aus von einer Fehlerkorrekturanordnung der Eingangs genannten Art und ist dadurch gekennzeichnet, daß die Anordnung eine Fehlersteuerschaltung aufweist, die in Abhängigkeit von dem Fehler signal ein die fehlerhafte Bitposition anzeigendes Fehlersteuersignal erzeugt, ferner erste Schaltungen, die auf das Fehler steuersignal hin ein Markiersignal erzeugen, das die der fehlerhaften Bitposition entsprechende Spalte markiert, Torschaltungen, die aufgund des Markiersignals die Markierte Spalte sperren, und zweite Schaltungen , die auf das Markiersignal hin in einer zusätzlichen Spalte m des Speicher der markierten Spalte entsprechende Daten erzeugen, und daß die ersten Schaltungen so ausgelegt sind, daß sie in jedem Ausgangswort an der Bitposition der markierten Spalte das Datenbit aus der m-ten Spalte an die Stelle des Datenbits aus der markierten Spalte setzt.

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EleMronische Speicher enthalten im allgemeinen eine Matrix-Anordnung von Bits, die in Spalten und Zeilen organisiert sind. Bei Auswahl einer gegebenen Zeile erhält man ein Wort (byte) aus dem Speicher, das aus Datenbits zusammengesetzt ist, und zwar jeweils einem Bit aus jeder Spalte. Beim Ausfühxungsbeispiel der. Erfindung ist der Speicher so ausgelegt, daß er wenigstens eine Reservespalte zusätzlich zu der Anzahl von Spalten aufweist, die für die Datenbits und die Paritätsprüfung erforderlich sind.

Wenn ein Wort aus dem Speicher gelesen wird, benutzt man ein Paritätsprüfverfahren, um festzustellen, ob das Ausgangswort richtig ist. Zeigt sich ein Paritätsfehler, so wird festgestellt, welches Bit und folglich welche Spalte fehlerhaft ist, und aufgrund dieser Feststellung werden die Ausgangssignale der fehlerhaften Spalte gesperrt.

Geht man von einem Wort mit 16 Bits, einem Paritätsbit und einem Reservebit aus, so hätte der Speicher 18 Spalten. Stellt man beispielsweise fest, daß das zweite Bit eines Wortes fehlerhaft ist, so wird der Ausgang der zweiten Spalte des Speichers gesperrt. Gleichzeitig wird die 18te Spalte, also die Reserveepalte in Bet lieb genommen und die Informationen, die Ursprung-

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lieh in der zweiten Spalte gespeichert waren, werden zur 18ten Spalte übertragen. Von diesem Pinkt an arbeitet der Speicher no rmal mit Ausnahme des Umstandes, daß die aus der 18 ten Spalte gelesenen Bits nun in die zweite Bitposition jedes gelesenen Speicherwortes eingefügt werden.

Bei Anwendung dieser Lösung kann die festgestellte fehlerhafte Spalte dann aus dem Speicher herausgenommen und repariert oder durch eine neue Spalte ersetzt werden , und zwar ohne Unterbrechung des Speicherbetriebs. Die damit erzielten wirtschaftlichen Einsvparungen sind bedeutent. Das ergibt sich aus dem Umstand, daß ein typischer Speicher mit 64 000 Wörter ohne dieses Verfahren eine mittlere Zwiechenfehlerzeit (MTBF = mean time between failure) von etwa 6 Jahren besetzt. Nimmt man eine Auswechselzeit von einem Tag für jede Speicherspalte an, die sich als fehlerhaft herausgesellt hat, so wird die mittlere Fehlerzwischenzeit MTBF unter Anwendung der erfindungsgemäßen Lösung bis über denjenigen Wert verlängert, für den der erste Ausfall anderer Bauteile der Anlage zu erwarten ist, beispielsweise eine Zentraleinheit mit einer Fehlerzwischenzeit von 30 Jahren. Demgemäß läßt sich erfindungsgemäß eine Speicherverdopplung vermeiden und die Zuverlässigkeit erhöhen.'

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Erfindungsgemäß wird demgemäß ein Speicher dadurch in Ordnung gebracht, daß man die SpeichKerbits so neu orientiert, daß fehlerhafte Zustände umgangen werden.

Darüber hinaus sieht die Erfindung vor, Speicherausgangsfehler automatisch dadurch zu korri egieren, daß die innere Bit-Reihenfolge der gespeicherten Daten so neu geordnet wird, daß sich eine wesentliche Erhöhung der mittleren FehlerzwischenzeitMTBF ohne eine strukturelle Änderung des Speichers und ohne Verwendung von Fehlerkorrektur-Codierungen ergibt.

Nachfolgend wird die Erfindung anhand der Zeichnung näher beschrieben. Es zeigen:

Fig. -1 das Blockschaltbild eines Ausführungs

beispiels unter Verwendung eines Schreib-Lesespeicher;

Fig. 2 die Verwendung mehrerer Reservespal

ten.

Vor einer genauen Beschreibung der Gesamtanlage soll zweckmäßig die Funktion einiger der dargestellten Einzelelemente erläutert werden. Die Decodierer, beispielsweise 12, 13, nehmen Datenbits auf den vier Eingangeadern 19 auf. Diese Datenbits

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sperren in binärem Format jede Zahl 0 und 15 dar. Wenn die Eingangsader für ENl eines Decodierers auf niedrigem Potential (L) liegt, so entspricht das Ausgangssignal auf der dem decodierten Wert zugeordneten Ausgangsleitung genau dem.Signal auf der Eingangsleitung EN2. Nimmt man beispielsweise an, daß die Eingangsbits 0110 (dezimal 6) auf den Eingangsleitungen 19 zum Decodierer 12 laufen, so wird, wenn die Eingangsleitung EN2 auf niedrigem Potential liegt, die Ausgangsleitung 6 ebenfalls auf ,niedrigem Potential liegen. Wenn dagegen die Eingangsleitung EN2 auf hohem Potential (H) liegt, würde die Ausgangsleitung 6 ebenfalls H führen. Das Ausgangssignal wird beim Durchlaufen des Puffergalters 106 (nicht gezeigt) invertiert.

Dee Multiplexer MPX 14 arbeitet umgekehrt wie die Decodierer. Er überträgt das Signal auf einer der Eingangsadern 0 bis 15 der Eingangsleitung 101 zur einzigen Ausgangsleitung in Abhängigkeit vom decodierten Dezimaläquivalent des binärcodierten Eingangssignals auf den Adern 19. Bei dem Beispiel, bei dem die Eingangsadern 19 die Bits 0110 führen, würde also das Signal H oder L auf der Ader 6 der Leitung 101 invertiert zur Ausgangsleitung übertragen. Beim Lesen findet eine erneute Invertierung des Bits statt.

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Die Paritätsprüf schaltung 11 arbeitet in bekannter Weise derart, daß die Adern O bis 16 auf Parität geprüft werden. Tritt ein Paritätsfehler auf, so wird ein Ausgangssignal abgegeben. Zur Durchführung dieser Funktion sind zahlreiche Schaltungsanordnungen bekannt. Einige dieser Schaltungen beruhen auf dem Prinzip einer Einzelfehlerfeststellung gemäß US-Patent Re. 23 601 (25. 12. 1952).

Die Fehler Steuer schaltung 17 arbeitet aufgrund eines Signals der Paritätsprüfschaltung 11. Sie nimmt das Ausgangswort 16 Bits auf und bestimmt, welches Bit fehlerhaft ist. Verschiedene Verfahren lassen sich zu diesem Zweck verwenden. Dazu gehört ein Einschreiben von nur 1-Werten in den Speicher und Prüfen des Ausgangssignals, gefolgt von einem Einschreiben von nur O-Werten, wonach wiederum das Ausgangssignal geprüft wird. Bei Feststellung des fehlerhaften Bits wird ein binäres Ausgangssignal gebildet, dessen Wert der Bitposition des Fehlerdatenbits entspricht. Geht man davon aus, daß das Datenbit in der Position 2 eines Speicherausgangswortes das fehlerhafte Bit enthält, dann würde das Ausgangssignal der Fehlersteuerschaltung 17 den Wert 0010 haben. Wenn diese Information zur Verfügung steht, so geht die Ader LOAD auf den Wert L, wodurch das 4-Bit-Register 16 mit den Bits 0010 geladen wird, also der Binärdarstellung für die Bit-

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Position des als fehlerhaft festgestellten Datenbits. Gleichzeitig stellt das Signal auf der Ader LOAD das Flipflop 15 ein.

In einem typischen Fall erhält der Schreib-Lesespeicher 10 Informationen von einer Eingangsquelle über die Adern 0 bis 16 des Kabels 101. Diese Informationen werden in den Spalten 0 bis 16 des Schreib-Lesespeichers 10 in Abhängigkeit von der Speichersteuerung 18 in bekannter Weise gespeichert. Jedes ankommende Wort mit 17 Bit wird aufgenommen. Die Speichersteuerschaltung 18 zur Durchführung dieser Funktionen ist nicht im einzelnen dargestellt. Solehe Schaltungen sind jedoch bekannt.

Spalte 17 des Speichers bleibt zunächst leer und Spalte 16 enthält die Paritätsprüfbits für jedes Wort. Beim Lesen eines Wortes aus dem Speicher wird die Information aus den Spalten 0 bis 15 des Schreib-Lesespeichers 10 zu einem Eingang der NAND-Glieder IMO bis 1M15 übertragen. Zu diesem Zeitpunkt liegen die Ausgänge 0 bis 15 des Decodierers 13 auf H, wodurch am Ausgang der Glieder IMO bis 1M15 der invertierte Wert der vom Speicher 10 kommenden Bits steht. Wenn also auf der Ausgangsader 1 bei einem gegebenen Wort aus dem Speicher 10 der Wert H steht, so geht der Ausgang des Gliedes IMl auf L.

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Dieses niedrige Potential wird an einen invertierenden Eingang des NAND-Gliedes ICl angelegt. Der Wert H am 1-Ausgang des Decodierers 12 liegt an anderen invertierenden Eingang des Gliedes ICl, so daß dessen Ausgangs signal H ist. Das ist genau das aus dem Schreib-Lesespeicher 10 gewonnene Datenbit, nämlich eine binäre 1.

Auf ähnliche Weise wäre, wenn die Bit-Position 2 eines aus dem Speicher 10 gewonnenen Wortes den Wert L führt, der Ausgang des Gliedes 1M2 auf H, wodurch der Ausgang des Gliedes 1C2 L ist. Wiederum entspricht das Datenbit an der Ausgangsposition 2 des Speichers genau dem aus Spalte 2 des Speichers gewonnenen Datenbit.

Nimmt man an, daß die Paritätsprüfschaltung 11 feststellt, daß das gelesene Wort am Ausgang der Glieder ICO bis 1C15 richtig ist, dann wird dieses Wort auf die übliche Weise benutzt. Wenn jedoch die Paritätsprüfschaltung 11 feststellt, daß eines der Bits fehlerhaft ist, so wird ein Signal erzeugt, das die weitere Verarbeitung sperrt und die Fehlersteuerschaltung in Tätigkeif setzt. Diese stellt dann entsprechend der obigen Erläuterung fest, welches oder welche der Bits fehlerhaft sind.

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Es sei jetzt angenommen, daß das Datenbit der Bit-Position als fehlerhaftes Bit festgestellt worden ist. Demgemäß liefert die F ehlersteuerschaltung 17 an ihrem Ausgang den Binärwert 0010 (Dezimal 2). Dieser Wert wird zum 4-Bit-Register 16 übertragen. Bei Betätigung der Ader LOAD durch die Fehlersteuerschaltung 17 wird der Binärcode 0010 in das Register aufgenommen. Außerdem wird zu diesem Zeitpunkt das Flipflop 15 eingestellt, wodurch der Eingang ENl der Decodierer 13 und 12 auf L geht. Am Ausgang des 4-Bit-Registers 16 stehen jetzt die Bits 0010, die zum Eingang des Decodierers 13 geführt werden. Da der Eingang EN2 des Decodierers 13 auf L liegt, geht sein Ausgang 2 ebenfalls auf L, wodurch der Ausgang des NAND-Gliedes IM?· den Wert H annimmt. Auf diese Weise werden Daten aus der Spalte 2 des Schreib-Lesespeichers gesperrt.

Gleichzeitig geht der Multiplexer 14 unter dem Einfluß der' vom 4-Bit-Register 16 gelieferten Binärdaten, wodurch die Ader 2 des Kabel 101 zum Ausgang des Multiplexers geführt wird, der mit Spalte 17 des Speichers 10 verbunden ist.

Unter Steuerung des Ausgangssignals des Flipflops 15 über die Leitung 102 werden dann Daten von einer äußeren Quelle ■

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über das Kabel 101 zum erneuten Einschreiben in den Speicher 10 übertragen. Jetzt wird jedoch die über die Ader 2 des Kabels 101 ankommende Information über den Multiplexer 14 zur Spalte 17 des Sehreib-Lesespeichers 10 geführt. Am Ende der Einschreibphase enthält Spalte 17 dann Datenbits, die die Inversion der Datenbits darstellen, die in Spalte 2 hätten eingeschrieben werden sollen. Dann wird der normale Betrieb des Speichers wieder aufgenommen. Immer wenn ein Wort aus dem Speicher gelesen wird, gehen die Datenbits aus Spalte 17 zum Eingang EN2 des Decotierers 12. Die invertierten Bits werden dann über den Decodierer 12 zu dessen Ausgang 2 übertragen, und zwar unter Steuening des vom 4-Bit-Register 16 gelieferten Binärcode 0010. Die Bits werden dann in den Gliedern ICO bis IC 15 erneut invertiert.

Es sei beispielsweise angenommen, daß eine binäre 1 (H) in der Bit-Position von Spalte 17 steht. Dieser Wert H würde dann über die Ader 2 des Decodier er s 12 zu einem Eingang des NAND-Gliedes 1C2 geführt. Da beide Eingänge des NAND-Gliedes 1C2 auf H liegen, ist dessen Ausgangs signal L. Man erkennt also, daß das Datenbit aus der Spalte 17 an die Stelle des Datenbits eingefügt wird, das vorher aus der gesperrten Spalte 2 zur Verfügung stand. Diese Arbeitsweise bleibt bestehen, sdange

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das Flipflop 15 eingestellt ist, und die gesamte fehlerhafte Spalte 2 des Schreib-Lesespeichers 10 kann ersetzt werden, wenn der Speicher gelesen wird. Nachdem das Flipflop 15 zurückgestellt ist, kommt das Ausgangs signal des Speichers wiederum nur von den ersten 16 Spalten, wie oben beschrieben.

Man beachte, daß, wenn das Flipflop 15 und das 4-Bit-Register 16 unter Verwendung von einrastenden Bauteilen hergestellt werden, beispielsweise magnetisch verrastenden Relais, der Speicher nach einem Stromausfall weiter auf die gleiche Weise arbeiten würde. Die Umschaltung auf eine Reservespalte oder -spalten kann demgemäß auf semipermanente Weise erfolgen.

Fig. 2 zeigt ein Ausführungsbeispiel bei dem mehr als eine Reservespalte benutzt wird. Bei Feststellung eines Paritätsfehlers durch die Paritätsprüfschaltung 31 liefert die Fehlersteuerschaltung 37 in binärcodierter Form ein Ausgangssignal für die Dezimalpositi'on des fehlerhaften Bits auf die oben beschriebene Weise. Dieses codierte Ausgangs signal wird zusammen mit dem Einschreibsignal zur Verteilerschaltung 38 und dann zu einem freien der 4-Bit-Register geführt, beispielsweise den Registern 306 und 326. Jedes dieser Register ist einer der Reserve-Speicherspalten 17, 18, 19 zugeordnet.

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Es sei beispielsweise angenommen, daß das erste Bit eines Wortes als fehlerhaft festgestellt worden ist. Dann liefert die F ehlersteuer schaltung 37 die Bits 0001 zur Verteilerschaltung 38, die diese Bits zum 4-Bit-Register 306 führt und gleichzeitig das Flipflop 305 einstellt.

Der Decodierer 303 liefert unter dem Einfluß des eingestellten Flipflops 305 und des Binärwertes 0001 aus dem 4-Bit-Register 306 niedriges Potential L über die Ader 1 zum Eingang der. Gliedes 3Ml. Dadurch wird dessen Ausgang dauerndauf H gehalten, das Glied 3Ml also im Effekt abgeschaltet. Damit ist der Ausgang der Spalte 1 des Speichers gesperrt. Gleichzeitig legt der Decodierer 302 den invertierten Wert des Datenbits in Spalte 17 des Schreib-Lesespeichers 30 an einen Eingang des Gliedes 3Cl, so daß jede aus Spalte 17 gelieferte Information über den Decodierer 302 und das Glied 3Cl zur ersten Bitposition jedes aus dem Speicher gelesenen Ausgangswortes geht. Es kann dann erneut in den Speicher vom Kabel 101 aus auf die oben beschriebene Weise eingeschrieben werden, wobei der Multiplexer 304 die Datenbits der Speicherspalte 1 zur Speicherspalte 17 führt.

Es sei jetzt angenommen, daß ein zweiter Fehler durch die

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Paritätsprüfschaltung 31 festgestellt wird. Die Fehlersteuerschaltung 37 liefert dann erneut das binärcodierte Äquivalent der als fehlerhaft festgestellten Bit-Position zusammen mit einem E inschreib signal zur Verteilerschaltung 38. In diesem Fall werden die ermittelten Bits in das 4-Bit-Register 326 eingegeben und das Flipflop 325 wird eingestellt. Nimmt man an, daß ein Fehler in der Bit-Position 15 vorliegt, so lautet das Binärsignal am Ausgang der Fehler Steuer schaltung 37 1111. Das 4-Bit-Register 326 enthält dann die Bits 1111, und das Flipflop 325 wäre eingestellt. Der Decodierer 323 liefert aufgrund der zugeführten Bits 1111 und des Wertes L auf der Ader EN2 Erdpotential über die Ader 15, so daß das NAND-Glied 3M15 abgeschaltet wird. Gleichzeitig verbindet der Decodierer 323 ebenfalls unter dem Einfluß der Bits 1111 die Spalte 19 des Schreib-Lesespeichers 30 über die Ader 15 des Decodierers 322 mit einem Eingang des NAND-Gliedes 3C15. Fdglichwird immer dann, wenn .ein Wort aus dem Speicher 30 gelesen wird, das Datenbit in Position 15 des Wortes das in Spalte 19 des Speichers befindliche Datenbit und nicht das Datenbit in Spalte 15 sein.

Bei Feststellung des Fehlers werden entsprechend der obigen Erläuterung dem Schreib-Lesespeicher 30 zum erneuten Ein- ·

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schreiben über das Kabel 101 Etagangsinformationen zugeführt. Der Multiplexer 324, der ebenfalls in Abhängigkeit von den. Bits 1111 aus dem 4-Bit-Register 326 und dem eingestellten Flipflop 325 arbeitet, entfernt vom Kabel 101 die Spalte zugeordneten Bits und überträgt sie zur Spalte 19 des Speichers, wodurch die Informationen aus Spalte 15 zur Spalte 19 gegeben werden.

Obwohl bei dem dargestellten Ausführungsbeispiel bei Feststellung eines Ausgangsfehlers die gesamte fehlerhafte Spalte gesperrt und die darin enthaltene Information an eine Reservespalte übertragen wird, könnte die Anlage auch so ausgelegt werden, daß die Sperrung nur auf einer Wort für ,Wortbasis auftritt. Bei einer solchen Anordnung findet eine Substitution nur statt, wenn ein Fehler festgestellt wird. Wegen der prinzipiellen Einfachheit des erfindungsgemäßen Speicherwiederherstellungsverfahrens dürfte ein Fachmann die Erfindung mit Vorteil in Anwendungsbereichen benutzen können, die strukturell wenig oder keine Ähnlichkeit mit dem oben beschriebenen Ausführungsbeispiel zeigen und zwar ohne vom Grundgedanken der Erfindmg abzugehen.

Man beachte j daß statt eines erneuten Einschreibens in den

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Speicher aus einer äußeren Quelle bei Auftreten eines Fehlers, die Datenbits der fehlerhaften Spalte direkt zur gewählten Reservespalte übertragen werden könnten. Zu diesem Zweck könnte zuerst festgestellt werden, welche Bit-Position fehlerhaft ist. Dann würde der Speicher zyklisch Zeile für Zeile gelesen und die Bits aus der fehlerhaften Position in die entsprechende. Zeile der gewählten Reservespalte übertragen werden. Bei Auftreten eines Paritätsfehlers wird angenommen, daß der Fehler sich in der fehlerhaften Spalte befindet, und das entsprechende Bit wird invertiert, bevor es in der Reservespalte abgespeichert wird. Demgemäß läßt sich das richtige Bit aus dem fehlerhaften Wort und dem Paritätsbit rekonstruieren.

Die Erfindung kann auch Anwendung finden bei einer Anordnung, bei der die Wörter in den Spalten gespeichert sind und das Ausgangssignal aus den Zeilen gewonnen wird. Die zugeordneten Schaltungen sind dann entsprechend umzuordnen.

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Claims

PATENTANSPRÜCHE

1. ) Fehlerkorrekturanordnung zur Verwendung in einem Speicher mit η Spalten und ρ Zeilen,

bei dem ein Ausgangswort aus je einem Datenbit für jede von η Bitpositionen zusammengesetzt ist,

mit einer Prüfschaltung, die jedes Ausgangswort prüft und ein Fehlersignal erzeugt, wenn ein Ausgangswort einen Fehler enthält,

dadurch gekennzeichnet,
daß

die Anordnung

eine Fehlersteuerschaltung (17) aufweist, die in Abhängigkeit von dem Fehlersignal ein die fehlerhafte Bitposition anzeigendes Fehler Steuersignal erzeugt,

ferner erste Schaltungen (12, 13, 15, 16) die auf das Fehlersteuersignal hin ein Markiersignal erzeugen, das die der fehlerhaften Bitposition entsprechende Spalte markiert, Torschaltungen (IMO - 1M15), die aufgrund des Markiersignals die markierte Spalte sperren,
und zweite Schaltungen (14), die auf das Markiersignal hin in

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einer zusätzlichen Spalte m des Speichers (10) der markierten Spalte entsprechende Datenbits erzeugen, und daß die ersten Schaltungen (12) so ausgelegt sind, daß sie in jedem Aiisgangswort an der Bitposition der markierten Spalte das Datenbit aus der m-ten Spalte an die Stelle des Dateribits aus der markierten Spalte setzt.

2. Fehlerkorrekturanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Schaltungen (14) so ausgelegt sind, daß sie die .Datenbits aus der markierten Spalte zur m-ten Spalte übertragen.

3. Fehlerkorrekturanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Schaltungen (14) so ausgelegt sind, daß sie von einer äußeren Quelle in die m-te Spalte diejenigen Bits eingeben, die in die markierte Spalte eingegeben'worden sind.

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