DE3412677A1

DE3412677A1 - Halbleiterspeichervorrichtung mit selbstkorrekturschaltung

Info

Publication number: DE3412677A1
Application number: DE19843412677
Authority: DE
Inventors: Yutaka Tokio/Tokyo Kumagai
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1983-04-04
Filing date: 1984-04-04
Publication date: 1984-10-11
Also published as: DE3412677C2; US4615030A; GB2137784B; GB8408670D0; JPS59185098A; GB2137784A; JPS6236317B2

Description

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BETTEN

Patentanwälte " Dipl.-Ing. H.-Peter üeck

European Patent Attorneys Dipl.-Ing. Jürgen Betten

Maximiliansplatz D-8000 München φ 089-22 08 Telex 5216741 list d Technolaw* Telegramm Electropat

Beschrei bung

Halbleiterspeichervorrichtung mit Selbstkorrekturschaltung

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, die aufweist: eine Speicheranordnung mit einer Vielzahl von in Matrixform angeordneten Speicherzellen, eine mit der Speicheranordnung über eine Schalteinrichtung verbundene Datenleitung, die für jede Spalte der Matrix der Speicheranordnung vorgesehen ist, um eine Information in die Speicheranordnung einzuschreiben und daraus auszulesen, eine mit der Datenleitung verbundene Dateneingangsschaltung zum Einschreiben der

Information in eine ausgewählte Speicherzelle in der

Speicheranordnung, eine mit der Datenleitung verbundene Datenausgangsschaltung zum Auslesen der Information aus einer ausgewählten Speicherzelle in der Speicheranordnung, um an eine Ausgangsklemme eine Ausgangsinformation abzugeben.

Vor kurzem wurde eine Haltleiterspeichervorrichtung mit großer Speicherkapazität, beispielsweise ein statischer Speicher mit 256 KBit und ein dynamischer Speieher mit 1 MBit entwickelt, was die Entwicklung der Halbleiterherstellungsverfahren wiederspiegelt. Auf Grund der komplizierten Struktur und des großen Umfangs von Speicheranordnungen in einer Halbleiterspeicher-

Vorrichtung ist es jedoch schwierig, eine Halbleiterspeichervorrichtung ohne defekte Zellen herzustellen.

Wenn eine vollständige Halbleiterspeichervorrichtung ohne defekte Zellen gewünscht wird, so nimmt die Ausbeute des Halbleiterspeicherchips erheblich ab, wodurch die Herstellungskosten ansteigen.

Wenn demnach eine defekte Zelle einer Hai bleiterspeichervorrichtung durch Schaltungsmittel geheilt oder korrigiert wird, so nimmt die Ausbeute eines großen Halbleiterspeicherchips beträchtlich zu.

Es wurde bereits ein Speicherchip mit einer normalen Speicheranordnung zusammen mit einer redundanten oder überzähligen Speicherzelle vorgeschlagen. Wenn in diesem Fall eine defekte Zelle in einer Speicheranordnung auftritt, so wird die defekte Zelle durch eine redundante Speicherzelle ersetzt.
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Zum besseren Verständnis der Erfindung wird bereits an dieser Stelle auf die Zeichnungen Bezug genommen.

Fig. 1, die sich aus Fig. 1 A und Fig. 1 B zusammensetzt, zeigt ein Blockschaltbild einer bekannten statischen Speichervorrichtung mit einer redundanten Zelle. Dabei sind mit den Bezugszeichen 1 ein Zeilenadreß-Treiber, mit 2 ein Zei1enadreß-Decoder mit 3 eine Speicheranordnung, mit 4 ein Spaltenadreß-Treiber, mit 5 ein Spaltenadreß-Decoder, mit 6 Multiplexer, mit 7 eine Dateneingangsschaltung, mit 8 eine Datenausgangsschaltung und mit 9 eine Schreib(freigabe)schaltung gekennzeichnet. Die Speichervorrichtung nach Fig. 1 weist eine überzählige bzw. redundante Einrichtung für den Ersatz bzw. Backup einer defekten Zelle auf. Dabei weist die redundante Einrichtung einen Ersatzzeilen-

adreß-Decoder 10, eine Ersatzzeilenspeicherleitung 11, einen Ersatzspaltenadreß-Decoder 12, eine Ersatzspaltenspeicherleitung 13, einen Ersatzmultiplexer 14, eine Drahtanordnung P aus Polysi1izium- oder Chromnickel stahl-Draht zum Verbinden des Ersatzzeilendecoders 10 mit Wortleitungen sowie eine weitere Drahtanordnung Q aus Polysi1izium oder Chromnickel zum Verbinden des Ersatzspaltendecoders 12 mit Bitleitungen.

Wenn eine mit einer der Wortleitungen (z. B. der Wortleitung Xp) verbundene Speicherzelle defekt ist, so wird ein Draht P durch einen Laserstrahl selektiv getrennt. Wenn dann die defekte Speicherzelle durch den Zeilenadreß-Treiber 1 ausgewählt wird, so wird die defekte Wortleitung X₂ zur Ersatzzeilenspeicherleitung X₅ geschaltet.

In ähnlicher Weise wird, wenn eine mit der Bit-Leitung Yp der Speicheranordnung 3 verbundene Speicherzelle defekt ist, der Draht Q durch einen Laserstrahl selektiv getrennt. Wenn dann die defekte Zelle durch den Spaltenadreß-Treiben ausgewählt wird, so wird die Bit-Leitung automatisch zur Ersatzspaltenspeicherleitung

Y geschaltet.
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Damit wird bei der Halbleiterspeichervorrichtung nach Fig. 1 ein defekter Teil durch ein Ersatzteil ersetzt, so daß die Ausbeute eines Halbleiterchips wesentlich

verbessert wird.
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Die Vorrichtung nach Fig. 1 weist jedoch die Nachteile auf, daß zum Trennen des Polysi1iziumdrahts eine besondere Lasertrimmvorrichtung oder zum Trennen eines Chromnickelstahls eine besondere Stromquelle erforderlich *" ist und daß das Durchschalten zu einer Ersatzeinrichtung kompliziert ist. Zudem wird beim Trennen eines Polysi1iziumdrahts oder eines Chromnickeldrahts die

Oberfläche eines Speicherchips durch Spritzer verunreinigt, so daß die Betriebszuverlässigkeit des Speicherchips vermindert wird.

Demgegenüber hat die Erfindung die Aufgabe, eine Halbleiterspeichervorrichtung der oben beschriebenen Art so zu verbessern, daß die Nachteile und Grenzen des bekannten Speicherchips überwunden werden und ein Halbleiterspeicherchip geschaffen wird, der eine defekte

Zelle feststellen und/oder korrigieren kann.

Diese Aufgabe wird dadurch gelöst, daß eine mit der Datenleitung verbundene Selbstdiagnoseschaltung zum Auslesen, der Information aus der Speicherzelle sofort nachdem die Information in die Speicherzelle eingeschrieben wurde, um die ausgelesene Information mit einer Schreibinformation vor dem Einschreiben zu vergleichen und festzustellen, ob der Einschreibvorgang bei einer ausgewählten Zelle korrekt durchgeführt wurde, eine mit jeder Zeile und jeder Spalte der Speicheranordnung verbundene Registerschaltung zum Einspeichern der ausgewählten Adresse der Speicheranordnung entsprechend einem Ausgangssignal der Selbstdiagnoseschaltung, eine zwischen der Datenausgangsschaltung und der Ausgangsklemme vorgesehene und mit der Registerschaltung verbundene logische Schaltung um festzustellen, ob eine ausgewählte Adresse der Speicheranordnung mit dem Inhalt der Registerschaltung übereinstimmt und eine zwischen der Datenausgangsschaltung und der Ausgangsklemme vorgesehene Ausgangsumkehrstufe, die die Information auf der Datenleitung entsprechend einem Ausgangssignal der logischen Schaltung umkehrt.

Damit wird eine Halbleiterspeichervorrichtung geschaffen, bei der defekte Zellen auch ohne zusätzliche Ersatzzeil enspeicherleitungen und Ersatzspaltenspeicherleitungen verwendet werden können. Damit wird eine

Halbleiterspeichervorrichtung mit Selbstkorrekturschal tung bei niedrigen Herstellungskosten geschaffen.

Eine AusfUhrungsform der Erfindung wird anhand der Zeichnungen näher beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild einer bekannten statischen HalbleiterspeicherVorrichtung,

Fig. 2 ein Blockschaltbild einer erfindungsgemäßen statischen Halbleiterspeichervorrichtung mit einer Selbstdiagnoseschaltung und/oder einer Selbstkorrekturschaltung;

'⁵ Fig. 3 ein Betriebsablaufdiagramm, das die Betriebsweise der Einrichtung nach Fig. 2 zeigt;

Fig. 4 ein detailliertes Schaltungsdiagramm einer Selbstdiagnoseschaltung nach Fig. 2;

Fig. 5 ein detailliertes Schaltungsdiagramm einer Zwischenspeicherschaltung nach Fig. 2 und

Fig. 6 ein detailliertes Schaltungsdiagramm einer Aus-

gangsumkehrstufe nach Fig. 2.

Fig. 2, die sich aus den Fig. 2 A, 2 B, 2 C und 2 D zusammensetzt, zeigt ein Blockschaltbild einer erfindungsgemäßen statischen Halbleiterspeichervorrichtung. 30

Die Speichervorrichtung weist auf einen Zeilenadreß-Treiber 1, der in Folge eines externen Zeilenadreßeingangssignals AD ein internes Adreßsignal abgibt, einen

Zeilenadreß-Decoder 2 zum Auswählen einer der Wortlei-

tungen X, bis X- durch das interne Adreßsignal, eine

Speicheranordnung 3 mit η Wortleitungen und m Bitlei-

tungen, wobei in Fig. 2 der Übersichtlichkeit halber lediglich 4 Wortleitungen X, bis X- und 4 Bitleitungen Y, bis Y. dargestellt sind, einen Spaltenadreß-Treiber 4, der infolge eines externen Spaltenadreßeingangssignals ein internes Spaltenadreßsignal abgibt, einen Spaltenadreß-Decoder 5, der einer der Bitleitungen Y, bis Y- das interne Spaltenadreßsignal zuführt, und einen Multiplexer 6 zum Verbinden der ausgewählten Speicherzelle mit den Datenleitungen D und D entsprechend dem Ausgangssignal des Spaltenadreß-Decoders 5.

Die erfindungsgemäße Speichervorrichtung weist weiterhin auf eine Freigabesteuerschaltung 9, die entsprechend einem Schreib(freigabe)signal WE ein Schreibsteuersignal 0_W und ein Lesesteuersignal 0_R abgibt, eine Dateneingangsschaltung 7 zur Zuführung eines Daten eingangssignal s D,,. zu den Datenleitungen D und D entsprechend dem Lesesteuersignal 0_R, eine Datenausgangsschaltung 8 zur Zuführung einer Speicherzelleninformation auf den Datenleitungen D und D zu einer Datenausgangsklemme D_QUT entsprechend dem Schreibsteuersignal

Der Zei1enadreßtreiber 1 und der Spaltenadreßtreiber 4 bestehen aus einer Vielzahl von Umkehrstufen. Der Zeilenadreß-Decoder 2 und Spaltenadreßdecoder 5 bestehen aus einer Vielzahl von UND-Schaltungen (oder NOR-Schaltungen). Die Speicheranordnung 3 weist eine Vielzahl von Speicherzellen auf und es wird angenommen, daß in der dargestellten Ausführungsform die Speicherzelle M₃₃ defekt ist. Der Multiplexer 6 weist eine Vielzahl von MOS-Transistoren auf, die mit den Bitleitungen verbunden sind.

Die erfindungsgemäße Speichervorrichtung weist weiterhin eine Selbstdiagnoseschaltung 15, ein Zeilenregister

16, ein Spaltenregister 17, eine NOR-Schaltung 18 und eine Ausgangsumkehrstufe 19 auf.

Die Sei bstdiagnoseschaltung 15 speichert die Information auf den Datenleitungen D und D, die in einer ausgewählten Speicherzelle gespeichert werden soll. Diese Information wird durch die Dateneingangsschaltung 7 zugeführt. Dann wird das in der Speicherzelle gespeicherte Signal sofort durch das Schreibsteuersignal 0 ausgelesen und das ausgelesene Signal wird den Datenleitungen D und D zugeführt. Dann vergleicht die Selbstdiagnoseschaltung 15 die aus der Speicherzelle ausgelesenen Daten auf der Datenleitung D und D mit den in der Selbstdiagnoseschaltung 15 gespeicherten Daten, die dem ursprünglich zu speichernden Signal entsprechen. Wenn diese beiden Daten nicht miteinander übereinstimmen, so liefert die Selbstdiagnoseschaltung 15 ein Fehlersignal P.

Das Zeilenregister 16 und das Spaltenregister 17 empfangen in einem Schreibzyklus das Zeilenleitungssignal und das Spaltenleitungssignal (Η-Pegel) der ausgewählten Speicherzelle entsprechend dem Fehlersignal P der Selbstdiagnoseschaltung 15. Das Zeilenregister 16 liefert ein Koinzidenzsignal, wenn der Zeilenleitungspegel der ausgewählten Speicherzelle mit dem gespeicherten Zeilensignalpegel übereinstimmt. In gleicher Weise liefert das Spaltenregister 17 ein Koinzidenzsignal, wenn der Spaltenleitungspegel der ausgewählten Speicherzelle mit dem gespeicherten Spaltensignal pegel im Lesezyklus übereinstimmt.

Eine logische Schaltung 18, die sich aus einer NOR-Schaltung zusammensetzt, liefert ein Steuersignal S dann, wenn sowohl das Zeilenregister 16 als auch das Spaltenregister 17 ein Koinzidenzsignal liefern.

Die Ausgangsumkehrstufe 19 kehrt das Ausgangssignal
der Datenausgangsschaltung 8 um, wenn die NOR-Schaltung
18 ein Steuersignal S liefert. Das invertierte Signal
wird der Ausgangsklemme Dqut zugeführt.

Die Selbstdiagnoseschaltung 15 weist einen Assoziativspeicher oder einen zugeordneten Speicher auf, wie
er beispielsweise in Fig. 4 dargestellt ist. Dabei
weist eine Speicherschaltung 21 auf: MOS-Transistoren
Q₃, Q., Qr und Qg, ein Paar von Schalttransistoren
Q, und Q_?, die das Signal auf den Datenleitungen D
und D der Speicherschaltung 21 durch das Schreibsteuersignal jeL zuführen, ein Paar von MOS-Transistoren Q^ Qo, die durch das Potential am Punkt B und der Datenlei-

-,r 8

tung D gesteuert werden, ein weiteres Paar von MOS-Transistoren Qg und Q₁₀, die durch das Potential am Punkt A und der Datenleitung D gesteuert werden, sowie eine Umkehrstufe I.

Das Zeilenregister 16 und das Spaltenregister 17 weisen eine Vielzahl von Zwischenspeicherschaltungen 20 auf, wie es in Fig. 5 dargestellt ist. Die Zwischenspeicherschaltung 20 weist MOS-Transistoren Q,, bis Q,y eine Umkehrstufe I und eine eine UND-Schaltung A auf. Nach Empfang eines Fehlersignals P in der Schreibphase, speichert die Zwischenspeicherschaltung 20 die Information auf der Wort- oder Bitleitung und setzt den Verbindungspunkt Q auf hohen oder H-Pegel , so daß der MOS-Transistor Q₁^ leitend wird. Wenn dann die gleiche Wort- oder Bitleitung in der Lesephase und in der
Schreibphase ausgewählt wird, so liefert die Zwischenspeicherschaltung 20 einen invertierten Pegel auf der
ausgewählten Wortleitung oder der ausgewählten Bitleitung zu der Ausgangsleitung X oder Y .

Die Ausgangsumkehrstufe 19 ist in Fig. 6 dargestellt

I ΔΌ I I

und weist MOS-Transistoren Q,g bis Q₂₁, Umkehrstufen I und einen Verstärker M auf. Wenn der Ausgang S der NOR-Schaltung 18 (siehe Fig. 2) sich auf niedrigem bzw. L-Pegel befindet, leiten die MOS-Transistoren Q.g und Q,η und das Ausgangssignal von einer Speicherzelle wird so wie es ist der Ausgangsklemme der D_0UT zugeführt. Andererseits wenn das Ausgangssignal S der NOR-Schaltung sich auf Η-Pegel befindet, so leiten die MOS-Transistoren Q₂₀ und Q₂-, und das Ausgangssignal

von der Speicherzelle wird invertiert, so daß das invertierte Signal der Ausgangsklemme D₀UT ^zu9^efünrt wird.

Die Betriebsweise der erfindungsgemäßen Speichervorrichtung wird nun anhand der in Fig. 3 dargestellten Betriebsablauffolge näher beschrieben.

Während einer Schreibdauer t_wc, werden die Wortleitung X, und die Bitleitung Y, durch die Zeilen- und Spalten-Adreßsignale AD dekodiert und die normale bzw. intakte

Speicherzelle M,₂ wird ausgewählt. Zum Anfang der

Schreibdauer t_wc befindet sich das Schreib(freigabe)-signal WE auf Η-Pegel und es befinden sich damit das Schreibsteuersignal $., auf L-Pegel und das Lesesteuersignal j0_R auf Η-Pegel. Die Datenausgangsleitungen D

und D der Dateneingangsschaltung 7 befinden sich auf Η-Pegel. Damit wird die Datenausgangsschaltung 8 daran gehindert, ein Ausgangssignal zu liefern und die Selbstdiagnoseschaltung 15 speichert nicht das Signal auf den Datenleitungen D und D.

Es wird nun angenommen, daß das Schreib(freigabe)signal WE während der Zeitdauer t_up auf L-Pegel kommen. Dann wird das Dateneingangssignal D_1n, das auf Η-Pegel sein soll, der Dateneingangsschaltung 7 zugeführt und die Datenleitungen D bzw. D kommen auf H- bzw. L-Pegel. Dann wird das Signal auf den Datenleitungen D und D

in der Speicherzelle M₁₂ gespeichert. Dies ist aus den Figuren 3(b), 3(c), 3(d), 3(e) und 3(f) ersichtlich.

Gleichzeitig werden die MOS-Transistoren Q-. und Q₂ in der Selbstdiagnoseschaltung 15 leitend und es wird damit das Signal auf den Datenleitungen D und D in der Speicherschaltung 21 gespeichert. In diesem Fall befinden sich die Transistoren Q₇ bzw. Q₈ im AUS- bzw. EIN-Zustand und die Transistoren Q_g bzw. Q₁₀ im EIN- bzw. AUS-Zustand und das Steuersignal P liegt auf L-Pegel .

Wenn dann während der Zeitdauer t_WR das Schreib(freigabe)signal WE wieder auf Η-Pegel kommt, so wird die grade in die ausgewählte Speicherzelle M₁₂ eingespeicherte Information ausgelesen. Wenn die Speicherzelle M₁₂ normal bzw. intakt ist, kommen die Datenleitungen D bzw. D auf H- bzw. L-Pegel, die Transistoren Q₇ bzw. Q₈ kommen in den AUS- bzw. EIN-Zustand, die Transistore-n Q_g bzw. Q₁₀ in den EIN- bzw. AUS-Zustand, so daß damit das Steuersignal P L-Pegel hält.

Wenn dann die Speicherzelle M₁₉ in der Lesephase t_Dr ausgewählt wird, kommen sowohl das Ausgangssignal X des Zeilenregisters 16 als auch das Ausgangssignal Y des Spaltenregisters 17 auf L-Pegel. Da die NOR-Schaltung 18 das Ausgangssignal S auf L-Pegel hält, liefert die Ausgangsumkehrstufe 19 das Signal auf den Datenleitungen D und D an die Datenausgangsklemme D_Qy_T so wie es ist.

Es wird nun angenommen, daß eine defekte Speicherzelle M₃₃ durch die Wortleitung X- und die Bitleitung Y-ausgewählt wird. Zu Anfang der Schreibdauer befindet sich das Schreib(freigäbe)signal WE auf Η-Pegel und die Steuersignale 0_W bzw. jtf_R befinden sich auf L- bzw.

Η-Pegel. Die Datenausgangs 1 eitungen D und D der Dateneingangsschaltung 7 befinden sich auf Η-Pegel. Damit ist die Datenausgangsschaltung 8 daran gehindert, ein Ausgangssignal zu liefern, und die Selbstdiagnoseschaltung 15 speichert nicht das Signal auf den Datenleitungen D und D.

Wenn dann während der Zeitdauer t_wp das Schreib(freigabe)signal WE auf L-Pegel kommt, so wird das Dateneingangssignal D,.., das beispielsweise auf Η-Pegel sein soll, der Dateneingangsschaltung 7 zugeführt. Dann kommen die Datenleitungen D bzw. D auf H- bzw. L-Pegel und das Signal auf den Datenleitungen D und D wird in der Speicherzelle Mg, gespeichert. Dies ist aus den Figuren 3(b), 3(c), 3(d), 3(e) und 3(g) ersichtlich.

Gleichzeitig kommen die MOS-Transistoren Q, und Q^ in der Selbstdiagnoseschaltung 15 in den EIN-Zustand und das Signal auf den Datenleitungen D und D wird in der Speicherschaltung 21 gespeichert. Dann kommen die MOS-Transistoren Q₇ bzw. Q₈ in den AUS- bzw. EIN-Zustand und die MOS-Transistoren Qg bzw. Q,_Q in den EIN- bzw. AUS-Zustand.

Wenn dann das Schreib(freigabe)singal WE im späteren

Teil t^D der Schreibdauer t.,- wieder auf Η-Pegel kommt, so wird der Inhalt der Speicherzelle M.,3 auf die Daten-.leitungen D bzw. D ausgelesen, die sich auf L- bzw. Η-Pegel befinden, da die Speicherzelle M,., fehlerhaft ist. Dann kommen die MOS-Transistoren Q₇ bzw. Qg in der Selbstdiagnoseschaltung 15 in den AUS- bzw. EIN-Zustand und die MOS-Transistoren Q_g bzw. Q,q in den EIN- bzw. AUS-Zustand und das Steuersignal P nimmt H-Pegel an, wodurch ein Fehler angezeigt wird. Dies ist aus

Fig. 3(h) ersichtlich. Danach geben das Zeilenregister 16 und das Spaltenre-

gister 17 die Η-Pegel-Information auf der ausgewählten Zeile X₃ und der ausgewählten Spalte Y₃ an die Zwischen speicherschaltung 20, entsprechend dem Η-Pegel des Steuersignals P und der Verbindungspunkt Q kommt auf Η-Pegel. Damit speichern die Register 16 und 17 die Adresse der defekten Zelle.

Wenn danach in der Lesezeitdauer t^ die defekte Speicherzelle M₃₃ ausgewählt wird, so werden das L- bzw. Η-Signal den Datenleitungen D bzw. D zugeführt. Es ist hier anzumerken, daß die L- bzw. Η-Pegel-Signale fehlerhaft sind. Da das Zeilenregister 16 und das Spaltenregister das Ausgangssignal X auf L-Pegel bzw. das Ausgangssignal Y auf L-Pegel liefern, da die ausgewählte Adresse mit der in den Registern 16 und 17 gespeicherten Adresse übereinstimmt, ändert die NOR-Schaltung 18 das Ausgangssignal S auf Η-Pegel. Das von der Datenausgangsschaltung 8 gelieferte Ausgangssignal wird dann durch die Ausgangsumkehrstufe 19 invertiert und das invertierte Ausgangssignal wird der Datenausgangsklemme Dq,jj zugeführt.

Aus dem obigen ist ersichtlich, daß die erfindungsgemäße Halbleiterspeichervorrichtung einen Fehler einer defekten Speicherzelle korrigieren kann.

Wie bereits oben im Detail beschrieben wurde werden bei der erfindungsgemäßen Hai bleiterspeichervorrichtung die Tatsachen gespeichert, daß eine defekte Speicherzelle ausgewählt und eine Information in die defekte Speicherzelle eingespeichert wurde. Wenn dann die defekte Speicherzelle in einer Lesephase ausgewählt wird, so wird das Leseausgangssignal der defekten Zelle invertiert. Damit ist der Fehler automatisch korrigiert.

IZO/ /

Bei der erfindungsgemäßen Halbleiterspeichervorrichtung werden weder eine Ersatzzeilenwortleitung noch eine Ersatzspaltenbitleitung benötigt und selbstverständlich auch keine Durchschmelzleitung (P und Q in Fig. 1). Da darüberhinaus kein Laserstrahl zum Trennen einer Schmelzleitung benötigt wird, wird die Chipoberfläche der Speichervorrichtung auch nicht durch Spritzer verunrei nigt.

Dadurch, daß bei der erfindungsgemäßen Halbleiterspeichervorrichtung ein Fehler einer defekten Zelle lediglich durch eine interne Schaltung korrigiert wird., kann der Aufbau des Speichersystems vereinfacht und damit die Herstellungskosten der Speichervorrichtung vermindert werden.

Darüberhinaus wird bei der erfindungsgemäßen Halbleiterspeichervorrichtung die Ausbeute erheblich verbessert, da ein teilweise defekter Speicherchip definitiv bzw. positiv benutzt werden kann. Die Erfindung ist besonders nützlich bei einem Defekt in einem einzelnen Bit, einer einzelnen Leitung und/oder einzelnen Spalte. Es ist hier anzumerken, daß die Ausbeute des Halbleiterspeicherchips verbessert wird, wenn die drei Defekte durch die erfindungsgemäße Vorrichtung korrigiert werden.

Bei der in Fig. 2 dargestellten Ausführungsform ist lediglich ein Satz einer Selbstdiagnoseschaltung 15 sowie der Register·16 und 17 vorgesehen. In diesem Fall können defekte Speicherzellen auf einer einzelnen Zeilen- oder Spaltenleitung in der Speicheranordnung wirksam korrigiert werden. Vorzugsweise weist die Registerschaltung 16, 17 eine Vielzahl von Zwischenspeicherschaltungen 20 auf. Bei einer besonders vorteilhaften Ausführungsform der Erfindung ist die Zahl der Zwischenspeicherschaltungen 20 gleich der Gesamtzahl

der Zeilen- und Spaltenleitungen,

Die oben beschriebene Ausführungsform bezog sich auf statische Halbleiterspeichervorrichtungen. Die Erfindung kann selbstverständlich aber auch auf dynamische Halbleiterspeichervorrichtungen mit großer Speicherkapazität und/oder auf eine Speichereinrichtung in einem Mikroprozessor angewendet werden.

Änderungen und Ausgestaltungen der beschriebenen Ausführungsform sind für den Fachmann ohne weiteres möglich und fallen in den Rahmen der Erfindung.

IZD/ /

Liste der Bezugszeichen

1 Zeilenadreß-Treiber

2 Zeilenadreß-Decoder

3 Speicheranordnung

4 Spaltenadreß-Treiber

5 Spaltenadreß-Decoder

6 Multiplexer

7 Dateneingangsschaltung

8 Datenausgangsschaltung

9 Schreib(freigabe)schaltung

10 Ersatzzeilenadreß-Decoder

11 Ersatzzeilenspeicherleitung

12 Ersatzspaltenadreßdecoder

13 Ersatzspaltenspeicherleitung

14 Ersatzmultiplexer

15 Selbstdiagnoseschaltung

16 Zeilenregister

17 Spaltenregister

18 NOR-Schaltung

19 Ausgangsumkehrstufe

20 Zwischenspeicherschaltung

21 Speicherschaltungspaltenadreßdecoder

Claims

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Patentanwälte"' Dipl.-lng. H.-Peter Lieck

European Patent Attorneys Dipl.-lng. Jürgen Betten

Maximiliansplatz D-aOOO München Φ 089-220821 Telex 5 216 741 list d Technolaw* Telegramm Electropat

Patentansprüche

Halbleiterspeichervorrichtung, die aufweist: eine Speicheranordnung mit einer Vielzahl von in Matrixform angeordneten Speicherzellen, eine mit der Speicheranordnung über eine Schalteinrichtung verbundene Datenleitung, die für jede Spalte der Matrix der Speicheranordnung vorgesehen ist, um eine Information in die Speicheranordnung einzuschreiben oder daraus auszulesen, eine mit der Datenleitung verbundene Dateneingangsschaltung zum Einschreiben der Information in eine ausgewählte Speicherzelle in der Speicheranordnung, eine mit der Datenleitung verbundene Datenausgangsschaltung zum Auslesen der Information aus einer ausgewählten Speicherzelle in der Speicheranordnung, um an eine Ausgangsklemme eine Ausgangsinformation abzugeben, dadurch gekennzeichnet,

daß die Halbleiterspeichervorrichtung außerdem aufweist :

eine mit der Datenleitung (D, D) verbundene Selbstdiagnoseschaltung (15) zum Auslesen der Information aus der Speicherzelle sofort nachdem die Information in die Speicherzelle eingeschrieben wurde, um die ausgelesene Information mit einer Schreibinformation vor dem Einschreiben zu vergleichen und festzustellen, ob der Einschreibvorgang bei einer ausgewählten Zelle korrekt durchgeführt wurde,

eine mit jeder Zeile und jeder Spalte der Speicheranordnung (3) verbundene Registerschaltung (16, 17) zum Einspeichern der ausgewählten Adresse der Speicheranordnung (3) entsprechend einem Ausgangssignal (P) der Selbstdiagnoseschaltung (15),

eine zwischen der Datenausgangsschaltung (8) und der Ausgangsklemme (Dqiit) vorgesehene und mit der Registerschaltung (16, 17) verbundene logische Schaltung (18), die feststellt, ob eine ausgewählte Adresse der Spells cheranordnung (3) mit dem Inhalt der Registerschaltung (16, 17) übereinstimmt und

eine zwischen der Datenausgangsschaltung (8) und der Ausgangsklemme (Dgu-iO vorgesehne Ausgangsumkehrstufe (19), die die Information auf der Datenleitung (D, D) entsprechend einem Ausgangssignal (P) der logischen Schaltung (18) umkehrt.
2.

Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet,

daß die Registerschaltung (16, 17) eine Vielzahl von Zwischenspeicherschaltungen (20) aufweist.
3.

Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet,

daß die Zahl der Zwischenspeicherschaltungen (20) gleich der Gesamtzahl von Zeilen- und Spaltenleitungen

i st.
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