DE2225841C3 - Verfahren und Anordnung zur systematischen Fehlerprüfung eines monolithischen Halbleiterspeichers - Google Patents
Verfahren und Anordnung zur systematischen Fehlerprüfung eines monolithischen HalbleiterspeichersInfo
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Description
Die Erfindung betrifft ein Verfahren sowie die zugehörige Anordnung zur systematischen Fehlerprüfung
eines monolithischen Halbleiterspeichers im Rahmen einer im Betrieb befindlichen digitalen
elektronischen Datenverarbeitungsanlage, bei der von verschiedenen Einrichtungen der Datenverarbeitungsanlage
während des normalen Betriebsablaufs auf den monolithischen Speicher Zugriffe erfolgen können.
Zwischen monolithischen Speichern einerseits und konventionellen Kern-, Platten- und Trommelspeichern
andererseits bestehen bezüglich ihres Aufbaus und ihrer Arbeitsweise zum Teil erhebliche Unterschiede. Ist
beispielsweise ein Datenwort in Magnetkernen abgespeichert, kann angenommen werden, daß dieses
Datenwort bis zu seinem Auslesen frei von sich anhäufenden Zufallsfehlern ist Die gespeicherte Information
ist quasi in Form des magnetischen Feldes im Kern »verriegelt«. Demgegenüber können sich bei
monolithischen Speichern im Verlauf der Zeit Zufallsfehler bei solchen gespeicherten Worten ansammeln,
die nicht adressiert sind. Das kann z. B. durch die Veränderung eines Leitungspotentials das Umschalten
eines Verriegelungskreises zur Folge haben, oder ein defekter Verriegelungskreis kann gegenüber dem
Sollzustand langsamer zurückgesetzt werden, wenn sich die Maschine im Ruhezustand befindet, aber auch
während des normalen Betriebs. Im Gegensatz zu Kern-, Platten- oder Trommelspeichern muß man bei
monolithischen Speichern damit rechnen, daß sich als Funktion der Zeit Fehler einstellen. Das bedeutet, daß
die Wahrscheinlichkeit des Auftretens eines Fehlers in einer Reihe von Speicherstellen um so höher ist, je mehr
Zeit im Anschluß an den Einschreibvorgang vergangen ist. Mit fortschreitender Speicherzeit Können sich
darüber hinaus durchaus mehrere Fehler ansammeln. Es ist darum entscheidend wichtig, daß ein einzelner Fehler
in einem solchen Speicher so schnell wie möglich korrigiert wird, um die Wahrscheinlichkeit der Anhäufung
zusätzlicher Fehler gering zu halten, die dann außerhalb der Fehlerkorrekturmöglichkeiten des jeweiligen
Korrektursystems lägen. Ein weiterer Unterschied zwischen z. B. Kernspeichern und monolithischen
Speichern liegt darin, daß in Kernspeichern beim Auslesen des Speicherinhaltes das gespeicherte Wort in
der Regel zerstört wird. Es hat deshalb wenig Sinn, den Speicherinhalt eines Magnetkerns lediglich aus dem
Grund auszulesen, um Aufschluß darüber zu erhalten, ob sein Inhalt korrekt ist; denn dieser Speicherinhalt müßte
dann wieder eingeschrieben werden, was sogleich die Frage nach der Zuverlässigkeit dieses zweiten Schreibvorgangs
aufwirft. Demgegenüber wird bei einem monolithischen Speicher das gespeicherte Datenwort
nix lit beim Lesen zerstört. Vielmehr bedeutet ein Auslesevorgang lediglich ein Nachschauen nach den
Zuständen der einzelnen Verriegelungskreise, ohne daß
die darin gespeicherte Information zerstört wird. Darüber hinaus bedeutet bei einigen Arten von
monolithischen Speichern der Lesevorgang gleichzeitig eine Regeneration des Speicherzelleninhalte.;.
Die bisher bekanntgewordenen Fehlererkennungssysterne
und zugehörigen Verfahren waren meist ausschließlich auf solche Kern-, Platten- und Trommelspeicherarten
zugeschnitten. Aus diesem Grund wurden lediglich dann Speicherinhalte ausgelesen, wenn sie im
Rahmen des laufenden Programms benötigt wurden. Infolgedessen ist z. Z. kein System oder Verfahren zur
systematischen Erkennung und Korrektur von Fehlern entwickelt worden, das auf die besonderen Eigenschaften
von monolithischen Speichern zugeschnitten ist. Die Prüfung von Datenspeichern auf Fehler geschieht
deshalb bei bekanntgewordenen Fehlererkennungssystemen entweder in der Weise, daß der Speicher für sich
außerhalb des normalen Betriebs der Datenverarbeitungsanlage oder während des Betriebs, in diesem Fall
jedoch beschränkt auf die gerade ohnehin adressierten Speicherzellen, auf Fehler geprüft wird.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren sowie eine Anordnung zur
Durchführung einer systematischen Fehlerprüfung von monolithischen Speichern anzugeben, wobei insbesondere
der Tatsache Rechnung getragen werden soll, daß sich in Abhängigkeit von der Speicherzeit Zufallsfehler
anhäufen können, die dann die Kapazität des jeweiligen Korrektursystems überschreiten würden. Insbesondere
soll die Fehlerprüfung nicht auf die im Rahmen des ablaufenden Verarbeitungsvorgangs adressierten
Speicherstellen beschränkt sein. Dabei ist zu berücksichtigen, daß für bestimmte Anwendungszwecke gewisse
Speicherstellen oft sehr lange Zeit ohne Zugriff bleiben, welche Tatsache gerade die beschriebene zeitabhängige
Fehleranhäufung zufolge haben kann.
Gemäß der vorliegenden Erfindung wird diese Aufgabe gelöst durch ein Verfahren zur systematischen
Fehlerprüfung eines monolithischen Halbieiterspeichers im Rahmen einer im Betrieb befindlichen digitalen
elektronischen Datenverarbeitungsanlage, bei der von verschiedenen Einrichtungen der Datenverarbeitungsanlage
während des normalen Betriebsablaufs auf den monolithischen Speicher Zugriffe erfolgen können, das
dadurch gekennzeichnet ist, daß neben den im normalen Ablauf des Verarbeitungsvorganges zugriffsberechtigten
Einrichtungen der Datenverarbeitungsanlage, während der nicht anderweitig benötigten Zeitzyklen ein
systematischer Zugriff zu den Speicherstellen des monolithischen Speichers auf der Grundlage des sog.
Cycle-Stealing-Verfahrens von Seiten eines Speicherkorrektursystems
erfolgt. Dieses Speicherkorrektursystem umfaßt Schaltkreise zur Feststellung, wann der
Speicher nicht anderweitig benötigt wird oder ob ein iin Rahmen des Hauptprogramms festgestellter Paritätsfehler
zu korrigieren ist. Die systematische Adressierung fortlaufender Speicheradressen in den zyklusfreien
Zeiten kann in einfacher Weise mittels eines Zählers und einer bedingungsabhängigen Zählerfortschaltung
durchgeführt werden. Es bip'e ι >. h ausgehend von
diesem Grundgedanken auch weitergefaßte und kompliziertere Fehlerprüfschaltungen, z. B. mit einem als
Untersystem arbeitenden Minirechner an.
Durch eine Vorrangschaltung kann dabei gemäß einer vorteilhaften Weiterbildung der Erfindung gesichert
werden, daß diese systematische Speicherprüfung nicht in Konflikt mit dem in Betrieb befindlichen übrigen
Datenverarbeitungssystem gerät. Ordnet man dem Speicherkorrektursystem die gegenüber den gerade
ablaufenden Betriebsfunktionen nierigste Priorität zu, ist eine Beeinträchtigung des normalen Programmablaufs
vermieden. Wird schließlich gerade zu einem Zeitpunkt, zu dem eine bestimmte Speicherstelle
systematisch überprüft wird, gerade diese Speicherstelle unmittelbar anschließend z. B. von der Zentraleinheit
adressiert, resultiert daraus kein Konflikt, da das Auslesen zur Fehlerüberprüfung ja den Speicherinhalt
nicht zerstört hat und somit dieser anschließende Zugriff der Zentraleinheit unbedenklich zugelassen
werden kann.
Die erfindungsgemäße Anordnung zur systematischen Fehlerprüfung der genannten Art ist gekennzeichnet
durch ein Speicherkorrektursystem mit einem Zähler, der in freien Zykluszeiten sequentiell zur
Erzeugung aufeinanderfolgender Speicheradressen fortschaltbar ist, einer Prüfeinrichtung zur Fehlerprüfung
der so adressierten Speicherstelleninhalte und mindestens einem Fehlerspeicher zur Aufnahme des
fehlerhaften Datenwortes samt seiner Adresse. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den
Unteransprüchen gekennzeichnet.
Die Erfindung wird im folgenden an Hand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen
näher erläutert.
Es zeigt
Es zeigt
F i g. 1 ein vereinfachtes Blockschaltbild für das Speicherkorrektursystem einer elektronischen digitalen
Datenverarbeitungsanlage;
F i g. 2 ein mehr detailliertes Blockschaltbild des Speicherkorrektursystems;
F i g. 3 ein detailliertes Blockschaltbild der Paritätskorrektureinrichtung;
Fig.4 ein detailliertes Blockschaltbild des Prüfbitgenerators;
F i g. 5 ein detailliertes Blockschaltbild des Vorrangregisters und der Adreßtorschaltung;
Fig.6 ein detailliertes Blockschaltbild des Prüfbitgenerators
sowie des Decoders für die Anwendung in der Paritätsprüfeinrichtung und
F i g. 7 ein anschauliches Beispiel eines zu korrigierenden fehlerhaften Wortes.
In F i g. 1 ist das verallgemeinerte Blockschaltbild eines Datenverarbeitungssystems dargestellt, das das
der Erfindung zugrundeliegende Speicherkorrektursystem anwendet. Zum Verständnis der Erfindung ist es
notwendig, kurz die äußeren Bedingungen anzugeben, unter denen die Erfindung zum Einsatz kommen soll.
Die Beschreibung der übrigen Schaltkreise und -einrichtungen ist auf das zum Verständis der vorliegenden
Erfindung notwendige Maß beschränkt. Der monolithische Speicher 10 erhält Daten- und Prüfbits
vom Eingangspufferspeicherregister (MBR) 12. Der Ausgang des Speichers 10 ist mit der Paritätsprüfeinrichtung
14 verbunden, die sowohl die Daten- als auch die Prüfbits vom Speicher 10 erhält. Falls das aus dem
Speicher gelesene Wort einen Fehler aufweist, wird es in der Paritätsprüfeinrichtung korrigiert und in das
Ausgangspufferspeicherregister (MBR) 16 übernommen. Der Ausgang des MBR 16 ist auf die Speicherausgangssammelschiene
18 geführt, von wo aus die Daten je nach Erfordernis für die Eingänge irgendeiner der
Ein-/Ausgabeeinrichtungen (I/O) 20, der Zentraleinheit (CPU) 22 und der Datentorschaltung 24 zur Verfügung
gestellt sind. Die Ein-/Ausgabeeinrichtungen 20 und die Zentraleinheit (CPU) 22 arbeiten in an sich bekannter
Weise. Um von irgendeiner der Ein-/Ausgabeeinrich-
tungen 20 oder der Zentraleinheit 22 Daten in den Speicher 10 zu übernehmen, werden diese Daten
zunächst auf die Speichereingangssammelschiene 26 gegeben, die weiterhin mit dem Prüfbitgenerator 28
gekoppelt ist. Aus dem Datenflußverlauf zwischen dem Ausgangspufferspeicherregister MBR 16 und dem Prüfbitgenerator
28 ist zu ersehen, daß lediglich die Datenbits ohne Prüfbits miteinander verbunden werden.
Wie bereits erwähnt, arbeiten die Ein-/Ausgabeeinrichtungen 20 und die Zentraleinheit CPU 22 bezüglich
dieser Datenbits in an sich bekannter Weise. Es ist dabei die Aufgabe des Prüfbitgenerators 28, Prüfbits für die an
seinem Eingang ankommenden Daten zu erzeugen und diese Prüfbits zusammen mit den Daten über ODER-Glieder
3ö, 3ö' usw. an das Eingangspufferspeicherregister 12 zu liefern.
Die ODER-Glieder 30 usw. sind zwischen dem Prüfbitgenerator 28 und dem Eingang des Pufferspeicherregisters
MBR12 eingefügt dargestellt, um anzuzeigen, daß vom Eingang des MBR 12 Daten- und
Prüfbits entweder vom Prüfbitgenerator 28 oder von der Datentorschaltung 24 empfangen werden können.
Für den Fall, daß durch die Paritätsprüfeinrichtung 14 ein Fehler festgestellt wird, wird ein diesbezügliches
Signal an die Zentraleinheit CPU 22 und/oder die Ein-/Ausgabegeräte 20 übertragen. Ein solches Signal
wird je nach dem vorliegenden System verschieden ausgewertet. Beispielsweise stoppen einige Systeme
beim Auftreten eines solchen Signals den Takt, während andere den Fehler lediglich feststellen und in der
Datenverarbeitung fortfahren. Ein Fehlererkennungssignal würde ebenfalls die Datentorschaltung 24
aktivieren, die Datenbits von der Speicherausgangssammelschiene 18 und Prüfbits vom Ausgang des MBR 16
erhält Der Ausgang der Datentorschaltung 24 ist auf den Eingang des Pufferspeicherregisters MBR 12 über
ODER-Glieder 30 gekoppelt, um die Daten und Prüfbits in den monolithischen Speicher 10 einzugeben.
Der monolithische Speicher 10 wird über den Decoder 32 adressiert, der seinerseits die Adressen vom
Speicheradreßregister (MAR) 34 erhält. Die Adreßtorschaltung 36 arbeitet unter der Steuerung vom
Vorrangregister 38 und erhält ihre Adressen von all den verschiedenen Einrichtungen (CPU, I/O, Speicherkorrektursystem
MCS), die möglicherweise den Speicher 10 adressieren können. Das Vorrangregister 38 auf der
anderen Seite erhält Steuersignale von der Zentraleinheit CPU 22 und den Ein-/Ausgabegeräten 20. Die
Ein-/Ausgabegeräte 20 sind mit einer darin vorgesehenen Steuerschaltung dargestellt Die Zentraleinheit
CPU 22 ist dargestellt mit einem Insirukiiünsregisier
und einem Operandenregister, das darin in an sich bekannter Weise vorgesehen ist Entsprechend der
Darstellung in F i g. 1 sind zwischen den Ein-/Ausgabegeräten 20 und der CPU 22 Zwischenverbindungen
vorgesehen, wie sie zur Darstellung der verschiedensten Daten- und Steuerleitungen im Rahmen eines allgemeineren
Datenverarbeitungssystems wünschenswert sein können.
Um in einem monolithischen Speicher 10 Fehler feststellen und korrigieren und damit die fehlerfreie
Arbeitsweise eines solchen Speichers gewährleisten zu können, ist das Speicherkorrektursystem (MCS) 40
vorgesehen. Es ist der ausgesprochene Zweck dieses Speicherkorrektursystems MCS40, die allgemeine
Funktionstüchtigkeit bzw. Fehlerfreiheit des Speichers 10 durch systematische Fehlererkennung und -korrektur
zu überwachen. In seiner einfachsten erfindungsgemäßen Form enthält dieses Speicherkorrektursystem MCS
40 u. a. einen Zähler zur systematischen und sequentiellen Adressierung des Speichers 10 über das Speicheradreßregister
MAR 34 zu solchen Zeiten, während derer der Speicher 10 nicht in anderer Weise im
Verlaufe des gerade ablaufenden Programms im Betrieb ist. Das Speicherkorrektursystem MCS 40 arbeitet
somit auf der Grundlage eines Cycle-Stealing-Verfahrens, d. h. es werden für die Speicherprüfung im Verlaufe
des Hauptprogramms nicht benutzte Zykluszeiten ausgenutzt. Demgemäß erhält das Speicherkorrektursystem
MCS 40 vom Vorrangregister 38 ein Eingangssignal, welches anzeigt, daß der Speicher nicht im Rahmen
des Hauptprogramms benutzt wird, und daß das Speicherkorrektursystem seine nächste Adresse an die
Adreßtorschaltung 36 liefern soll. Dieses Signal wird seinerseits durch die Adreßtorschaltung 36 und das
Speicheradreßregister MAR 34 geleitet, im Decoder 32 decodiert und damit zur Adressierung des Speichers 10
ausgewertet. Dieses sequentielle Adressieren dauert so lange an, wie der Speicher nicht im Rahmen des
Hauptprogramms gebraucht wird. Durch diese Adressierung könnten beispielsweise nacheinander alle Worte
auf demselben monolithischen Halbleiterplättchen ausgelesen werden. Wird dabei von der Paritätsprüfeinrichtung
14 ein Fehler festgestellt, wird ein diesbezügliches Fehlersignal über die Leitungsverbindung zwischen der
Paritätsprüfeinrichtung 14 und dem Speicherkorrektursystem 40 übertragen. Bei einer solchen Fehlersituation
wird von dem Speicherkorrektursystem MCS 40 die gerade vorliegende fehlerhafte Dateninformation über
die in F i g. 1 gekennzeichnete Leitungsverbindung vom Speicher 10 erhalten. Die Adresse dieser fehlerhaften
Dateninformation wird über die vom Speicheradreßregister MAR 34 kommende Leitung zugeführt Im
Speicherkorrektursystem MCS 40 wird dann die fehlerhafte Dateninformation und ihre zugehörige
Adresse gespeichert.
Wird der Speicher 10 im Rahmen des Hauptprogramms benötigt, geht vom Speicherkorrektursystem
MCS 40 kein solcher Adressiervorgang aus. Wird jedoch während des Laufs des Hauptprogramms ein
Fehler festgestellt wird diese Information auch in der gerade beschriebenen Weise über die Paritätsprüfeinrichtung
40 vom Speicherkorrektursystem 40 aufgenommen. Das fehlerhafte Wort und seine zugehörige
Adresse werden in gleicher Weise vom Speicherkorrektursystem MCS 40 aus dem Speicher 10 und dem
Speicheradreßregister 34 erhalten. Das Speicherkorrektursystem gemäß der vorliegenden Erfindung wurde
äbsichüich in übertrieben vereinfachter Weise zur
Erläuterung des erfindungsgemäßen Fehlerkorrekturkonzepts beschrieben; es kann jedoch ausgehend von
der beschriebenen grundsätzlichen Arbeitsweise sehr weitgehend im Sinne eines komplizierteren und
umfassenderen Aufbaus ausgedehnt werden.
In F i g. 2 ist ein Ausführungsbeispiel des Speicherkorrektursystems
MCS 40 gemäß der vorliegenden Erfindung dargestellt Über die Torschaltung 402
gelangen die Daten (mit den Prüfbits) vom Speicher 10 in das Speicherkorrektursystem MCS 40. Die entsprechenden
Adressen werden vom Speicheradreßregister MAR 34 über die Torschaltung 404 erhalten. Die
Torschaltungen 402 und 404 sind normalerweise geschlossen, da lediglich fehlerhafte Daten und Adressen
in das Speicherkorrektursystem gelangen. Demzufolge werden die Torschaltungen 402 und 404 lediglich
aufgrund einer Fehleranzeige von der Paritätsprüfein-
richtung 14 geöffnet. In dem Speicherkorrektursystem 40 ist zur systematischen Abfrage des monolithischen
Speichers 10 ein Zähler 408 vorgesehen. Dieser Zähler 408 adressiert sequentiell über die Adreßtorschaltung36
den Speicher. Um zu gewährleisten, daß der Zähler 408 nur im sog. Cycle-Stealing-Verfahren arbeitet, d. h. nicht
während des normalen Speicherbetriebs, wird der Zähler 408 nur durch Signale von dem Vorrangregister
38 und der Paritätsprüfeinrichtung 14 über das UND-Glied 410 sowie den Inverter 412 fortgeschaltet.
Die Schaltungen 410 und 412 verdeutlichen das Konzept, nachdem das Vorrangregister 38 die Verfügbarkeit
einer Priorität und die Parilätsprüfeinrichtung 14 die Tatsache anzeigen muß, daß kein Paritätsfehler
zu korrigieren war, bevor das UND-Giied 4iö die Weiterschaltung des Zählers 408 veranlaßt.
Um ein fehlerhaftes Wort und seine zugehörige Adresse festzuhalten, ist ein Fehlerspeicher 414
vorgesehen. Dieser Fehlerspeicher 414 kann durch irgendeinen üblichen Speicher, z. B. einen Magnetkernspeicher,
einen monolithischen Speicher oder auch durch einen Magnetband-, -platten- oder -trommelspeicher
dargestellt werden. Wenn das fehlerhafte Wort und seine zugehörige Adresse gespeichert worden sind, ist
eine Hauptfunktion des Speicherkorrektursystems MCS 40 erfüllt Um eine umfassendere Fehlerkorrekturmöglichkeit
bereitzustellen, ist jedoch ein Minirechner 416 vorgesehen. Dieser Minirechner 416 dient im wesentlichen
zur Diagnose der vom Speicher 414 etwa erhaltenen fehlerhaften Daten und zugehörigen Adressen
im rechnrrabhängigen Direktbetrieb (On-line-Betrieb). Je nach dem gewünschten Grad der Komplexität
kann der Minirechner 416 eine komplette digitale Rechneranlage zur Bereitstellung von Steuer- und
Datensignalen an das Hauptsystem zur Identifizierung, Korrektur und Überbrückung fehlerhafter Bitstellen
usw. sein. In einer einfachen Version kann der Minirechner 416 einen Zähler enthalten, mit dem die
zeitliche Häufigkeit bestimmter Adreßfehler verfolgt wird, wodurch zeitabhängig auftretende Fehladressen
identifiziert und somit bestimmt werden kann, ob einzelne Halbleiterplättchen und/oder Module des
Speichers völlig fehlerhaft sind. Zur Identifizierung und Vermeidung solcher fehlerhaften Einheiten werden
Steuer- und Datensignale an das Hauptsystem geliefert. Der Minirechner 416 veranlaßt weiterhin eine Programmunterbrechung
direkt an die Zentraleinheit CPU 22, falls der Typ des diagnostiziertem Fehlers dieses
rechtfertigt bzw. erfordert
Wie bereits dargestellt wurde, werden die Daten (mit ihren Prüfbits) und ihrer jeweiliger. Adresse im
Fehlerspeicher 414 nur dann gespeichert, wenn ein Fehler vorliegt und diese Angaben demzufolge durch
die Torschaltungen 402 und 404 durchgeschaltet wurden. Um an den Torschaltungen 402 und 404
entsprechende Steuersignale verfügbar zu haben, ist durch die Paritätsprüfeinrichtung 14 eine Einrichtung
zur Erkennung des fehlerhaften Datenworts und seiner entsprechenden Adresse vorhanden. In F i g. 3 ist
dargestellt, daß die Paritätsprüfeinrichtung 14 vom Speicher 10 unkorrigierte Datenworte in der Form von
Daten- und Prüfbits erhält Es sei beispielsweise ein Wort mit vier Datenbitsteilen (D3, D5, D6, Dl und
drei Prüfbitstellen (CX, C2, CA) angenommen. Diese unkorrigierten Datenworte werden dem Prüfbitgenerator
und Decoder 600 sowie den Exklusiv-ODER-Gliedern 301—307 zugeführt Die Ausgänge des Prüfbitgenerators
und Decoders 600 führen ebenfalls auf die Exklusiv-ODER-Glieder 301 -307 und weiterhin auf die
ODER-Glieder 308. Der (später näher beschriebene) Prüfbitgenerator und Decoder 600 erzeugt an seinem
Ausgang einen oberen Spannungspegel, wenn irgendeines der Prüf- oder Datenbits als fehlerhaft befunden
wurde. Ist beispielsweise das Prüfbit Ci fehlerhaft, entsteht am Eingang des Exklusiv-ODER-Gliedes 301
vom Ausgang des Prüfbitgenerators und Decoders 600 her dieser obere Spannungspegel. Entsprechend tritt
dieser Fall für ein fehlerhaftes Prüfbit C2 am Exklusiv-ODER-Glied 302 auf. Ist irgendeines der Prüfoder
Datenbits fehlerhaft, so daß einer der Eingänge des ODER-Gliedes 308 auf dem oberen Spannungspegel
liegt, wird ein Fehleranzeigesignal an das Speicherkorrektursystem 40, die Zentraieinheii CFu 22 und die
Datentorschaltung 24 geliefert. Die Exklusiv-ODER-Glieder 301-307 arbeiten in der üblichen Weise, daß
bei gleichen Eingangspegeln der Ausgang auf dem unteren Pegel ist und nur bei entgegengesetzten
Eingangspegeln der Ausgang auf dem oberen Spannungspegel ist. Es soll weiterhin angenommen werden,
daß der obere Spannungspegel eine binäre 1 und entsprechend der untere Spannungspegel eine binäre 0
darstellt. Damit ergibt sich für die Korrektur der bis dahin unkorrigierten Datenworte der folgende Ablauf.
Wenn eines der Exklusiv-ODER-Glieder eine 0 erhält und diese 0 korrekt ist, wird der entsprechende Eingang
vom Prüfbitgenerator und Decoder 600 ebenfalls eine 0 sein und zum Ausgangspufferspeicherregister 16 wird
eine 0 übertragen. Auch wenn an einem Ecklusiv-ODER-Glied eine korrekte 1 anliegt und der andere
Eingang des Exklusiv-ODER-Gliedes vom Prüfbitgenerator und Decoder folgedessen eine 0 erhält, wird diese
korrekte 1 zum MBR 16 weitergeleitet. Tritt jedoch an einem Eingang der Exklusiv-ODER-Glieder eine fehlerhafte
0 auf, wird vom Prüfbitgenerator und Decoder eine 1 erzeugt und diese binäre 1 zum MBR 16
übertragen. In gleicher Weise wird beim Empfang einer fehlerhaften 1 durch eines der Exklusiv-ODER-Glieder
der entsprechende Eingang vom Prüfbitgenerator und Decoder ebenfalls eine 1 sein, so daß eine binäre 0 zum
MBR 16 weitergeleitet wird. Auf diese Weise werden alle Bits (Prüf- und Datenbits) in der Paritätsprüfeinrichtung
korrigiert und ein Fehlersignal in der bezeichneten Weise an das übrige System weitergeleitet.
Bezüglich weiterer Einzelheiten der Arbeitsweise des Prüfbitgenerators und Decoders 600 wird auf Fig.6
Bezug genommen. Die Datenbits werden vom Prüfbitgenerator 602 empfangen, der in seinem Aufbau und in
seiner Arbeitsweise mit dem im einzelnen unter Bezug auf F i g. 4 beschriebenen Prüfbitgenerator 28 identisch
ist Es werden daher die vom Prüfbitgenerator 602 an die Exklusiv-ODER-Glieder 604, 606 und 608 gelieferten
Prüfbits C1, Cl und C4 so lange korrekt sein, wie
die Datenbits am Eingang korrekt sind. Den zweiten Eingang jedes der Exklusiv-ODER-Glieder bilden die
direkt vom Speicher 10 kommenden Prüfbits Cl, CT.
und C4. Diese Exklusiv-ODER-Glieder arbeiten in derselben Weise wie vorher im Zusammenhang mit
F i g. 3 beschrieben. Tritt daher an den jeweils beiden Eingängen jedes der Exklusiv-ODER-Glieder dasselbe
Signal auf, sind alle drei Eingänge des Decodiernetzwerkes 610 0, so daß das Ausgangssignal auf jeder der
sieben Ausgangsleitungen ebenfalls 0 sein wird. Das Decodiernetzwerk 610 arbeitet als üblicher Binärdecoder.
Zur Erklärung der Arbeitsweise des Prüfbitgenerators 602 soll Fig.4 herangezogen werden, in der ein
detalliertes Schaltbild des dazu identischen Prüfbitgenerators 28 dargestellt ist. Dem aus einer Zusammenschaltung
von Exklusiv-ODER-Gliedern in der dargestellten Weise aufgebauten Prüfbitgenerator werden lediglich
Datenbits zugeführt. Die von dieser speziellen Schaltung erzeugten Prüfbits werden üblicherweise als
»Hamming Bits« und der zugehörige Code als Hamming-Code bezeichnet. Zu jedem gegebenen
Bitmuster auf den Dateneingangsleitungen D3,D5,D6 und D 7 wird ein ganz bestimmtes Prüfbitmuster auf den
Prüfbit-Ausgangsleitungen Cl, C2 und C 4 erzeugt. Es besteht natürlich die Möglichkeit, einen solchen
Hamming-Code auf jede gewünschte Anzahl von Daten- und Prüfbits auszuweiten. Als Besonderheit bei
dieser beschriebenen Ausführung des Prüfbitgenerators ist es anzusehen, daß die Datenbus in unveränderter
Form durchgeleitet werden.
Nach der Beschreibung der Anordnung und Arbeitsweise des Prüfbitgenerators und Decoders 600 an Hand
der F i g. 4 und 6 soll unter Bezugnahme auf F i g. 7 ein spezielles Beispiel erläutert werden. Es soll angenommen
werden, daß ein korrektes Datenwort mit den zugehörigen Prüfbits lautet: 0110011. Es soll weiter
angenommen werden, daß dieses Datenwort in folgender Weise fehlerhaft erhalten wird: 0100011. Die
dritte Bitstelle ist demnach fehlerhaft. Die durch den in Fig.4 dargestellten Prüfbitgenerator 602 erzeugten
jrüfbits ergeben für Cl eine 1, während C2 und C4 jeweils 0 sind. Demgegenüber war in dem fehlerhaften
Wort C2 eine 1, während Cl und C4 jeweils 0 waren. Durch einen Vergleich der alten Prüfbits mit den neuen
Prüfbits in den Exklusiv-ODER-Gliedern 604, 606 und 608 ergeben sich die entsprechenden Ausgänge zu 1, 1
und 0. Diese Bitkonstellation stellt den Eingang des Decodiernetzwerkes 610 dar. Dabei stellt C4 die
höchstrangige Binärstelle entsprechend der Dezimalen 4 dar; C2 entspricht der nächsten Binärstelle entsprechend
der Dezimalen 2, während Cl die Binärstelle mit dem niedrigsten Rang entsprechend der Dezimalen 1
darstellt. Es ist nun bekannt, daß die Binärzahl 110 der
Dezimalzahl 3 entspricht. Das Decodiernetzwerk wird daher an seinem Ausgang eine Anzeige geben, daß die
Position 3 fehlerhaft ist. indem auf der dritten Leitung für das Datenbit D 3 eine binäre 1 erscheint. Das
bedeutet, daß das Exklusiv-ODER-Glied 303 eine 1 an seinem Eingang erhält, während die anderen Ecklusiv-ODER-Glieder
jeweils einen 0-Eingang aufweisen. Da der anderen Eingang des Exklusiv-ODER-Gliedes 303
eine 0 ist, erscheint am Ausgang des Exklusiv-ODER-Gliedes 303 als korrigierte Information eine binäre 1.
Das vollständige Ausgangssignal der Paritätsprüfeinrichtung 14 für das Ausgangspufferspeicherregister
MBR 16 lautet daher. 0110011; es entspricht damit dem
korrigierten Datenwort. Die grundsätzliche Art der Fehlerkorrektur würde nicht verändert, wenn man statt
von links die Wertigkeiten von rechts zählte, d. h. die fehlerhafte Bitstelle in diesem Fall in der fünften Spalte
von rechts anstatt in der dritten Spalte von links läge.
Die im einzelnen beschriebene Paritätsprüfeinrichtung 14 liefert demnach korrigierte Datenworte an das
Ausgangspufferspeicherregister 16 sowie ferner ein Fehleranzeigesignal an das Speicherkorrektursystem
MCS 40, die Zentraleinheit 42 und die Datentorschaltung 24. Der Zweck der Zuführung des Fehlersignals an
die Datentorschaltung 24 besteht darin, ein korrigiertes Wort auch in den Speicher 10 einzuschreiben, d. h. den
Verbleib eines fehlerhaften Wortes dort nicht zuzulassen. Das von der Paritätsprüfeinrichtung 14 kommende
Signal des Inhalts, daß ein Fehler korrigiert worden ist, wird im Speicherkorrektursystem MCS 40 über die
Torschaltungen 402 und 404 (F i g. 2) erhalten, wodurch das fehlerhafte Datenwort und seine zugehörige
Adresse in den Fehlerspeicher 414 aufgenommen wird. Dasselbe Fehlersignal blockiert ebenfalls die Fortschaltung
des Zählers 408 über das Inverterglied 412 sowie das UND-Glied 410. Selbst wenn das Vorrangregister
anzeigt, daß der Speicher nicht anderweitig benötigt wird, wird daher der Zähler 408 beim Vorliegen eines
solchen Fehlersignals nicht fortgeschaltet.
Im Rahmen eines weiteren Beispiels soll nun angenommen werden, daß das von der Paritätsprüfeinrichtung
kommende Signal anzeigt, daß das System fehlerfrei arbeitet. Damit nun vom Speicherkorrektursystern
MCS 40 die nächstfolgende Adresse zur Adreßtorschaltung 408 aufgerufen werden kann, muß
der Zähler 408 anlaufen. Damit der Zähler 408 fortgeschaltet werden kann, muß weiterhin vom
Vorrangregister 38 ein Signal kommen, so daß beide Eingänge des UND-Gliedes 410 erfüllt sind. Um
festzustellen, welche der mehreren Signalquellen, nämlich MCS40, CPU22 sowie jedes der Ein-/Ausgabegeräte
20, zu einem bestimmten Zeitpunkt den monolithischen Speicher 10 adressieren soll, ist das im
einzelnen in Fig.5 erläuterte Vorrangregister 38 vorgesehen. In Fig.5 ist weiterhin die mit dem
Vorrangregister 38 zusammenarbeitende Adreßtorschaitung 36 dargestellt. Die in Fig.5 gewählte
Rangordnung der Prioritäten gibt den höchsten Vorrang den Ein-/Ausgabegeräten, den zweithöchsten
Vorrang den Instruktionsabrufsignalen (I/A) von der Zentraleinheit CPU, den rangmäßig dritten Vorrang
den von der Zentraleinheit kommenden Datenabruf- bzw. Ausführsignalen (D/A) und die niedrigste Priorität
dem Speicherkorrektursystem 40. Auf diese Weise kommt das Speicherkorrektursystem 40 nicht mit dem
normalen Arbeitsablauf des Systems in Konflikt, es sei denn, ein schwerwiegender Fehler wird erkannt, in
+ο welchem Fall ein Unterbrechungssignal direkt an die
Zentraleinheit CPU 22 gegeben wird. Die von den Ein-/Ausgabegeräten bzw. der Zentraleinheit stammenden
Steuersignale werden jeweils auf den Setzeingang der Verriegelungsschaltungen 392 bzw. 394 bzw. 396
geleitet Von den Ein-/Ausgabegeräten, der Zentraleinheit CPU und dem Speicherkorrektursystem MCS 40
stammende Datensignale werden zu den Torschaltungen 310, 312, 314 und 316 in der gezeigten Weise
geführt Die von einer dieser Datenquellen stammenden Daten werden durch eine solche Torschaltung über das
weitere ODER-Glied 320 zum Speicheradreßregister 34 gesteuert. Das als einzelnes großes ODER-Glied
geschaltete ODER-Netzwerk 320 ist nur schematisch angedeutet und natürlich so geschaltet, daß alle Bits von
einer der Datenquellen in einem bestimmten Zyklus so angeliefert werden, daß der Ausgang eine bestimmte
Registerstelle im Speicheradreßregister 34 einnimmt In dieser Beziehung ist die ODER-Schaltung 320 in ihrem
Aufbau ähnlich zu den ODER-Gliedern 30, 30' usw. in Fig. 1. Das Vorrangregister 38 enthält ferner die
eigentliche Vorrangschaltung 380. Diese Schaltung 380 weist die Charakteristik auf, daß es beim Anliegen
mehrerer Signale jeweils den am meisten links angeordneten signalführenden Verriegelungsschaltkreis
bevorzugt schaltet Einzelheiten dieser Schaltung 380 (left most »1« circuit) sind in dem Buch »Planning a
Computer System« von Buchholz, Verlag McGraw-Hill, Seite 142 beschrieben. Wird daher von der Verriege-
Iungsschaltung392 ein Eingangssignal erhalten, wird die
Torschaltung 310 aktiviert ungeachtet der Tatsache, ob ein weiterer Eingang für die anderen Verriegelungsschaltungen vorliegt. Die Verriegelungsschaltung 392
wird in diesem Fall unverzüglich rückgestellt, so daß die Vorrangschaltung 380 sofort wieder bereit ist für einen
Eingang entweder von der Verriegelungsschaltung 392 oder einer der anderen Verriegelungsschaltungen.
Demnach wird durch ein von der jeweils am weitesten links angeordneten Verriegelungsschaltung an die
eigentliche Vorrangschaltung 380 gegebenes Signal die zugehörige Torschaltung aktivieren. Wenn also die
Verriegelungsschaltung 392 kein Eingangssignal an die Schaltung 380 gibt, dies aber bezüglich der Verriegelungsschaltung
394 der Fall ist, wird die Torschaltung 312 geöffnet. Gibt keine der Verriegeiungsschaltungen
392, 394 oder 396 ein Signal an die eigentliche Vorrangschaltung 380, sind alle Ausgänge der Vorrang-
schaltung 380 auf ihrem unteren Pegel, so daß alle Ausgänge der Inverterglieder 382, 386 und 388 den
oberen Pegel annehmen. Dadurch werden die Eingangsbedingungen für das UND-Glied 390 erfüllt, was zur
Folge hat, daß auch die Bedingungen für das UND-Glied 410 im Speicherkorrektursystem MCS 40
erfüllt sind, woraufhin der Zähler 408 zum Aufruf der nächsten Adresse an die Torschaltung 316 und zur
Weiterleitung an das Speicheradreßregister 34 veranlaßt wird.
Es wurde ein Speicherkorrektursystem zum systematischen Abfragen eines monolithischen Speichers auf
der Grundlage des sog. Cycle-Stealing-Verfahrens
beschrieben, bei dem fehlerhafte Daten und ihre zugehörigen Adressen festgehalten werden. Weiterhin
wurde beschrieben, wie die Fehler festgestellt und während des normalen Betriebs des Speichers korrigiert
werden können.
Hierzu 4 Blatt Zeichnungen
Claims (9)
1. Verfahren zur systematischen Fehlerprüfung eines monolithischen Halbleiterspeicher im Rahmen
einer im Betrieb befindlichen digitalen elektronischen Datenverarbeitungsanlage, bei der von
verschiedenen Einrichtungen der Datenverarbeitungsanlage während des normalen Betriebsablaufs
auf den monolithischen Speicher Zugriffe erfolgen können, dadurch gekennzeichnet, daß
neben den im normalen Ablauf des Verarbeitungsvorganges zugriffsberechtigten Einrichtungen der
Datenverarbeitungsanlage, während der nicht anderweitig benötigten Zeitzyklen ein systematischer
Zugriff zu den Speicherstellen des monolithischen Speichers auf der Grundlage des sog. Cycle-Stealing-Verfahrens
von seiten eines Speicherkorrektursystems erfolgt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die durch das Speicherkorrektursystem
durch Abfrage in freien Speicherzyklen etwaig fesgestellten fehlerhaften Datenworte und zugehörigen
Speicheradressen in einem Fehlerspeicher festgehalten werden.
3. Verfahren nach den Ansprüchen 1- oder 2, dadurch gekennzeichnet, daß von dem Speicherkorrektursystem
neben den systematisch in freien Zykluszeiten festgestellten Fehlern im normalen
Ablauf des Verarbeitungsvorganges auftretende Speicherfehler festgestellt und gegebenenfalls die
entsprechenden Speicherstellen isoliert werden.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der systematische,
vorzugsweise sequentielle Zugriff zum monolithischen Speicher seitens des Speicherkorrektursystems
in Abhängigkeit von dem Inhalt eines Vorrangregisters freigegeben wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der systematische,
vorzugsweise sequentielle Zugriff zum monolithischen Speicher seitens des Speicherkorrektursystems
in Abhängigkeit davon freigegeben wird, daß keine Korrektur eines im normalen Betriebsablauf festgestellten Fehlers vorzunehmen
ist und daß der Zugriff zum Speicher nicht anderweitig benötigt wird.
6. Anordnung zur Durchführung des Verfahrens nach den vorhergehenden Ansprüchen, gekennzeichnet
durch ein Speicherkorrektursystem mit einem Zähler, der in freien Zykluszeiten sequentiell
zur Erzeugung aufeinanderfolgender Speicheradressen fortschaltbar ist, einer Prüfeinrichtung zur
Fehlerprüfung der so adressierten Speicherstelleninhalte und mindestens einem Fehlerspeicher zur
Aufnahme des fehlerhaften Datenwortes samt seiner Adresse.
7. Anordnung nach Anspruch 6, gekennzeichnet durch eine zusätzliche Felllerkorrekturschaltung zur
Korrektur der in den freien Zykluszeiten festgestellten Speicherfehler.
8. Anordnung nach den Ansprüchen 6 und 7, gekennzeichnet durch zusätzliche Schaltungsmaßnahmen
zum Wiedereinschreiben des korrigierten Speicherinhaltes.
9. Anordnung nach einem der vorhergehenden Ansprüche 6-8, gekennzeichnet durch eine Vorrangschaltung
zur Festlegung der zeitlich abhängigen Zugriffsberechtigung einer von mehreren Signalquellen zum monolithischen Speicher, einer
Paritätsprüfeinrichtung für die vom monolithischen Speicher gelesenen Daten- und Prüfbits, einem in
Abhängigkeit von der Paritätsprüfeinrichtung und dem monolithischen Speicher arbeitenden Speicherkorrektursystem
sowie einem Fehlerspeicher zur Aufnahme des fehlerhaften Wortes und seiner Adresse.
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