DE1284996B - Leseschaltung fuer einen Speicher - Google Patents

Description

1 2

Die Erfindung betrifft eine Leseschaltung für einen eignen sich insbesondere Magnetkerne, die zwei Speicher, insbesondere einer Datenverarbeitungs- remanente Zustände aufweisen. In der folgenden Beanlage, welcher fehlerhafte Speicherelemente auf- Schreibung wird immer von Magnetkernspeichern weist. und Magnetkernen die Rede sein, obwohl die ErSpeicher von Datenverarbeitungsanlagen werden 5 findung nicht auf solche Speicher beschränkt ist. für immer größeres Fassungsvermögen gebaut; die In der Beschreibung werden die folgenden Deeinzelnen Binär-Speicherelemente werden deshalb finitionen benutzt: Ein fehlerfreier Kern ist ein Kern immer kleiner ausgeführt. Wegen der kleinen Ab- mit zwei stabilen Zuständen, der durch Zuführung messungen und infolge der großen Zahl der entsprechender Ströme zwischen diesen zwei re-Speicherelemente wird die Wahrscheinlichkeit größer, io manenten Zuständen umschaltbar ist. Ein fehlerdaß einzelne Speicherelemente defekt sind. Durch hafter Kern ist ein Kern mit zwei stabilen Zuständen, Prüfvorgänge läßt sich ermitteln, ob und welche der, obwohl er in zwei Zustände schaltbar ist, nur Speicherelemente fehlerhaft sind. Die Reparatur in einem dieser Zustände Remanenz aufweist. Ein einzelner Elemente ist jedoch, wenn nicht unmöglich, fehlerfreies Wort ist ein Wort, in welchem alle so doch zeitraubend und schwierig. Das trifft 15 Kerne, die dessen Bitposition kennzeichnen, fehlerfür Magnetkerne, Magnetfilme oder elektronische frei sind. Ein fehlerhaftes Wort ist ein Wort, in Speicherelemente in gleicher Weise zu. welchem wenigstens einer der Kerne, die die Bit-

Um auch beim Auftreten defekter Speicher- Positionen kennzeichnen, fehlerhaft ist. Eine Adresse elemente in einem Speicher die Benutzung des für ein fehlerhaftes Wort ist eine Speicheradresse Speichers zu ermöglichen oder zu erleichtern, wurde 20 eines Wortspeicherplatzes, der einen fehlerhaften schon vorgeschlagen, die Adressen der Speicher- Kern enthält. Eine Adresse für ein fehlerfreies Wort platze mit defekten Speicherelementen in einem ist die Adresse eines Wortspeicherplatzes, der nur weiteren Speicher einzutragen und bei jeder fehlerfreie Kerne enthält. Eine Adresse für ein Adressierung des Hauptspeichers festzustellen, ob im fehlerhaftes Bit ist die Adresse eines fehlerhaften weiteren Speicher die betreffende Adresse enthalten 25 Bits innerhalb eines Wortspeicherplatzes, welches ist. Ist dies der Fall, so wird mit einem zusätzlichen durch einen fehlerhaften Kern verursacht ist. Lesevorgang der Hauptspeicher mit einer vom Im allgemeinen kann man sagen, daß ein Kern

weiteren Speicher entnommenen Adresse angesteuert. deshalb einen Fehler hat, weil er entweder gebrochen Der fehlerbehaftete Speicherplatz wird also nicht be- ist oder seine Hysteresekurve von der Rechteckform nutzt, obwohl vielleicht nur ein einzelnes Speicher- 30 zu sehr abweicht. Es soll angenommen werden, daß element defekt ist. Weiter wird ein zusätzlicher Lese- ein gebrochener Kern nur zum Speichern einer Null Vorgang mit seinem Zeitaufwand nötig. und ein Kern, dessen Hystereseschleife zu sehr von

Die vorliegende Erfindung geht von der Erkenntnis der Rechteckform abweicht, nur zur Speicherung aus, daß im allgemeinen nur ein einzelnes Speicher- einer Eins benutzt werden kann. Durch eine Prüfung element und nicht mehrere nebeneinander defekt 35 der in der Fabrik hergestellten Kernspeichermatrizen sind. Sie ermöglicht es, den Speicherplatz zu be- können die Adressen fehlerhafter Wörter und fehlernutzen, auch wenn ein Speicherelement defekt ist. hafter Kerne in jeder Adresse eines fehlerhaften Erfindungsgemäß wird gleichzeitig mit der Adressie- Wortes festgestellt werden.

rung eines fehlerhaften Speicherplatzes und nur dann Obwohl die vorliegende Erfindung sowohl bei

ein Speicherplatz in einem HilfsSpeicher aufgerufen. 40 zwei- als auch bei dreidimensionalen Speicher-Dieser HilfsSpeicher enthält die Adresse des fehler- matrizen anwendbar ist, sollen der nachfolgenden haften Speicherelements (Bits). Die ausgelesene In- Beschreibung dreidimensionale Speichermatrizen zuformation wird in üblicher Weise auf Fehler über- gründe gelegt sein. Ein dreidimensionaler Kernprüft; wird ein Fehler festgestellt, so wird das der speicher ist durch X- und Y-Koordinatenschalt-Adresse im HilfsSpeicher entsprechende Bit geändert. 45 ströme in bekannter Weise adressierbar. Ein Speicher-Gegenstand der Erfindung ist demnach eine Lese- adreßregister enthält die Adresse eines auszuwählenschaltung für einen Speicher, insbesondere einer den Wortes, die in X- und Y-Koordinaten umge-Datenverarbeitungsanlage, in dessen Speicherplätzen wandelt werden, um ein bestimmtes, aus mehreren wenigstens ein Fehlerprüfbit enthaltende Wörter ge- Bits bestehendes Wort im Speicher auszuwählen, speichert sind, und mit einem HilfsSpeicher mit 50 Durch die Zuführung der X- und Y-Schaltströme an Adressen fehlerbehafteter Speicherplätze, mit dem die Matrize wird das ausgewählte Wort aus dem Merkmal, daß zur Ermöglichung der Ausnutzung Speicher ausgelesen, und seine Bits erscheinen an eines Speichers mit fehlerhaften Speicherplätzen zugeordneten Abfühlleitungen. Gemäß der Erfindung gleichzeitig mit dem Lesen eines fehlerhaften ist ein Hilfsspeicher vorgesehen, der insbesondere Speicherplatzes ein diesem zugeordneter Speicher- 55 ein Festwertspeicher sein kann. Es wird angeplatz eines HilfsSpeichers aufgerufen wird, daß in nommen, daß in der Adresse^ des Hauptspeichers diesem Speicherplatz des Hilfsspeichers die Adresse ein Fünfbit-Wort plus einem Paritätsbit gespeichert des fehlerhaften Bits gespeichert ist und daß ein ist und daß die Bitstelle 4 ein fehlerhaftes Bit ist, durch den Hilfsspeicher angezeigtes fehlerhaftes Bit d. h., der diesem Bit zugeordnete Kern ist fehlerhaft, des ausgelesenen Wortes verändert wird, wenn die 60 Es sind Schaltungen vorgesehen, die bewirken, daß Fehlerprüfung einen Fehler anzeigt. gleichzeitig mit dem Lesen der Speicheradresse A

Vorteilhafte Weiterbildungen der Erfindung sind eine Adresse^' im Hilfsspeicher aufgerufen wird, den Unteransprüchen zu entnehmen. Die Erfindung Die Adresse^' wird mit Hilfe einer handbetätigten ist insbesondere anwendbar für Kernspeicher, die aus Schalttafel und einem decodierenden Treiber ermehreren Bits bestehende Wörter in auswählbaren 65 mittelt, in welchen die Adresse A in die Adresse A' Adressen speichern. Jeder Bitstelle dieser Wörter ist für den Hilfsspeicher umgewandelt wird, in welcher ein bistabiles Element zugeordnet, das zwei stabile eine Vier gespeichert ist. Nach dem Auslesen der Zustände aufweist. Als bistabile Speicherelemente Vier aus dem Hilfsspeicher, was durch die gleich-

3 4

zeitige Adressierung des Hauptspeichers und des prüfung wird an diesem Wort durchgeführt, und Hilfsspeichers erfolgt, wird das fehlerhafte Wort, wenn man annimmt, daß das Wort fehlerfrei ist, das ein fehlerhaftes Vierbit enthält, in ein Ausgangs- wird es nachfolgend unter dem Einfluß eines Taktregister ausgelesen. Dieses fehlerhafte Bit wird ab- impulses durch Exklusiv-Oder-Schaltungen 24 zur hängig von dem Paritätsbit invertiert oder nicht. 5 zentralen Recheneinheit weitergeleitet. Wenn es ein Wenn die Paritätsprüfung einen Fehler anzeigt, dann fehlerhaftes Wort ist, dann bewirken die Paritätswird das Bit 4 invertiert. Wenn die Paritätsprüfung prüfung zusammen mit dem Ausgangssignal aus dem keinen Fehler anzeigt, dann wird Bit 4 nicht in- Bitadressendecoder 15, daß das fehlerhafte Bit in vertiert. Dieses Prinzip ist anwendbar, wenn pro dem fehlerhaften Wort abhängig von dem Ergebnis Paritätsbit ein fehlerhaftes Bit möglich ist. io der Paritätsprüfung verändert wird oder nicht. In

Nachstehend soll ein Ausführungsbeispiel der Er- F i g. 1 deutet die Und-Schaltung 17 das Zusammenfindung an Hand der Fig. 1 bis 3 näher erläutert wirken der Paritätsprüfung und des Ausgangssignals werden. In den Zeichnungen stellt dar des Decoders 15 an.

Fig. 1 ein Blockschaltbild einer Speicheranord- Fig. 2 zeigt in detaillierter Form das Ausgangs-

nung, die die Erfindung benutzt, 15 register und die Paritätsprüfschaltung, die beide im

Fig. 2 ein Diagramm einer Paritätsprüfschaltung, Block 16 der Fig. 1 enthalten sind. Bei der nach-

wie sie mit der Erfindung benutzt werden kann, und folgenden Beschreibung soll geradzahlige Parität

Fig. 3 ein Blockschaltbild einer Bitkorrektur- vorausgesetzt sein, das bedeutet, daß das Paritätsbit

anordnung, wie sie in einer Anordnung gemäß im Ausgangsregister 16 derart ist, daß es eine gerade

Fig. 1 benutzt werden kann. 20 Zahl von Einsen herstellt. Wie aus Fig. 2 leicht zu

Das Speicheradreßregister 10 ist ein übliches erkennen ist, erzeugt der Baum von Exklusiv-Speicheradreßregister, welches die Adresse eines Oder-Schaltungen am Ausgang der Exklusiv-Oder-Wortes enthält, das aus dem Hauptspeicher 11 ge- Schaltung 18 ein positives Signal, wenn die Prülesen werden soll. Zwischen das Speicheradreß- fung ein Fehlen der Parität ergibt, und ein negaregisterlO und den Hauptspeicher 11 ist ein de- 35 tives Signal, wenn die Prüfung ergibt, daß Parität codierender Treiber 12 eingeschaltet, der die im vorhanden ist. Ein positives Signal ergibt ein Eins-Register 10 enthaltene Adresse decodiert und Ko- bit, ein negatives Signal ein Nullbit. Es sei angeordinatenschaltströme erzeugt, um die ausgewählte nommen, daß Parität nicht vorhanden ist und daß Adresse eines Wortes aus dem Speicher 11 zu lesen. das Ausgangssignal von der Exklusiv-Oder-Schal-Die Schaltungsteile 10,11 und 12 und die Mittel, um 30 tung 18 positiv ist. Es sei ferner angenommen, daß sie zu betreiben, sind bekannter Art und bilden für das Bit B 4 fehlerhaft ist und daß es null statt sich nicht.einen Teil der Erfindung. eins ist.

Gleichzeitig mit der Adressierung des Haupt- Wie die Null in eine Eins durch die Exklusivspeichers aus dem Speicheradreßregister wird ein Oder-Schaltung 24 umgewandelt wird, soll nun an Hilfsspeicher 13 adressiert. Dieser Hilfsspeicher 13 35 Hand der F i g. 3 erläutert werden. Die Schaltung 24 kann z. B. ein Festwertspeicher sein. Zwischen das besteht aus mehreren Exklusiv-Oder-Schaltungen 22, Speicheradreßregister 10 und den Hilfsspeicher 13 ist 23 usw. Da die Paritätsprüfung ein Fehlen der eine von Hand zu betätigende Schalttafel und ein Parität anzeigt, ist die Ausgangsleitung 19, die die decodierender Treiber 14 eingeschaltet. Beide sind in Ausgangsleitung der Exklusiv-Oder-Schaltung 18 ist, dem Schaltblock 14 enthalten. Auch diese Schaltungs- 40 positiv und bereitet dadurch die Und-Schaltungen 20 teile sind konventioneller Art und bilden für sich und 21 vor. Von den Und-Schaltungen 20, 21 usw. nicht einen Teil der Erfindung. Wenn die Adresse ist eine Zahl vorgesehen, die der Zahl der Datenbits eines fehlerhaften Wortes im Register 10 gespeichert in dem aus dem Speicher ausgelesenen Wort entist, dann wird die Schalttafel derart eingestellt, daß spricht. Die Leitungen B 3 und B 4 kommen vom diese die Adresse in eine Adresse umwandelt, die 45 Bitadressendecoder 15. Da angenommen wurde, daß durch den decodierenden Treiber verarbeitbar ist, Bit 4 fehlerhaft ist, befindet sich die Leitung B 4 auf derart, daß er eine Bitadresse für den Hilfsspeicher einem positiven Wert. Dadurch ergibt sich ein 13 erzeugt. Angenommen sei, daß in der Adresse A positives Ausgangssignal nur am Ausgang der Undim Hauptspeicher 11 ein fehlerhaftes Wort enthalten Schaltung 20 zu der Exklusiv-Oder-Schaltung 22. Da ist, von welchem das Bit 4 fehlerhaft ist. Wenn der 50 der Wert des Bits 4 null ist, wird das Ausgangssignal Einheit 14 die Adresse A zugeführt wird, so ver- der Exklusiv-Oder-Schaltung für die Stelle B 4 des wandelt diese Einheit die Adresse A in die Ausgangsregisters eins sein. Infolgedessen wird B 4, Adresse A', welche eine Adresse im Hilfsspeicher ist, das eine Null im Ausgangsregister ist, in eine Eins in welcher eine binäre Vier gespeichert sein kann. umgewandelt werden. Da das Ausgangssignal aus der Die binäre Vier wird aus dem Hilfsspeicher 13 aus- 55 Und-Schaltung 21 null ist, wird, weil die Leitung B 3 gelesen und dem Bitadressendecoder 15 zugeführt. vom Decoder 15 null ist, auch das Ausgangssignal Vorzugsweise hat der Bitadressendecoder 15 so viel von der Exklusiv-Oder-Schaltung 23 so sein wie Ausgangsleitungen, wie das aus dem Hauptspeicher dessen Eingangssignal. Infolgedessen wird B 3 im in das Ausgangsregister 16 gelesene Wort Datenbits Ausgangsregister 16 nicht invertiert,
enthält. Wenn im Register 10 die Adresse eines 60 Die Erfindung ist nicht auf die Anwendung der an fehlerfreien Wortes gespeichert ist, so verarbeitet die Hand der Ausführungsbeispiele beschriebenen Pari-Einheitl4 diese Adresse nicht, da diese Einheit so tätsprüfung beschränkt. Andere Fehlerprüfungen geschaltet ist, daß sie Adressen von fehlerfreien können verwendet werden. In der Schaltung gemäß Wörtern nicht verarbeitet. Infolgedessen wird unter Fig. 1 kann vom Ausgang des Ausgangsregisters diesen Umständen vom Bitadressendecoder 15 kein 65 zum Hauptspeicher eine Schleife vorgesehen sein, Ausgangssignal erhalten. über welche in an sich bekannter Weise die Wörter

Das adressierte Wort im Hauptspeicher 11 wird in aus dem Ausgangsregister 16 wieder in den Haupt-

das Ausgangsregister 16 ausgelesen. Eine Paritäts- speicher 11 eingeschrieben werden können.

Claims (6)

Patentansprüche:

1. Leseschaltung für einen Speicher, insbesondere einer Datenverarbeitungsanlage, in dessen Speicherplätzen wenigstens ein Fehlerprüfbit enthaltende Wörter gespeichert sind, und mit einem Hilfsspeicher mit Adressen fehlerbehafteter Speicherplätze, dadurch gekennzeichnet, daß zur Ermöglichung der Ausnutzung eines Speichers mit fehlerhaften Speicherplätzen gleichzeitig mit dem Lesen eines fehlerhaften Speicherplatzes ein diesem zugeordneter Speicherplatz eines HilfsSpeichers aufgerufen wird, daß in diesem Speicherplatz des Hilfsspeichers die Adresse des fehlerhaften Bits gespeichert ist und daß ein durch den Hilfsspeicher angezeigtes fehlerhaftes Bit des ausgelesenen Wortes verändert wird, wenn die Fehlerprüfung einen Fehler anzeigt.

2. Leseschaltung für einen Speicher nach Anspruch 1, dadurch gekennzeichnet, daß zur Fehlerprüf ung ein Paritätsbit vorgesehen ist.

3. Leseschaltung für einen Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Hilfsspeicher ein Festwertspeicher ist.

4. Leseschaltung für einen Speicher nach einem as der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Zuordnung einer HilfsSpeicheradresse zu einer Speicheradresse durch eine handbetätigte Schalttafel einstellbar ist.

5. Leseschaltung für einen Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die aus dem Speicher ausgelesenen Wörter in einem Ausgangsregister zwischengespeichert werden.

6. Leseschaltung für einen Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß an jede Bitstelle des Ausgangsregisters ein Eingang einer Exklusiv-Oder-Schaltung angeschaltet ist, daß der andere Eingang der Exklusiv-Oder-Schaltungen mit dem Ausgang je einer Und-Schaltung verbunden ist, daß jeweils einem der beiden Eingänge aller Und-Schaltungen das Ausgangssignal einer Fehlerprüfschaltung zugeführt wird, die beim Vorhandensein eines Fehlers ein positives Signal abgibt und daß die anderen Eingänge der Und-Schaltung derart mit je einem Bitausgang des Hilfsspeichers oder eines die Hilfsspeicherausgangswerte decodierenden Decoders verbunden sind, daß die fehlerhafte Bitstelle durch ein positives Signal auf dem Eingang der zugeordneten Exklusiv-Oder-Schaltung gekennzeichnet wird.

Hierzu 1 Blatt Zeichnungen