DE2823457C2

DE2823457C2 - Schaltungsanordnung zur Fehlerüberwachung eines Speichers einer digitalen Rechenanlage

Info

Publication number: DE2823457C2
Application number: DE19782823457
Authority: DE
Inventors: Peter Dipl.-Ing. 7015 Korntal Gabler; Detlev Dipl.-Ing. 7000 Stuttgart Hornburger
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1978-05-30
Filing date: 1978-05-30
Publication date: 1982-12-30
Also published as: FR2427647A1; BE876628A; DE2823457A1; BR7902981A

Description

Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs.

In digitalen Rechenanlagen ist der Arbeitsspeicher, d. h. der oder die Speicher der Rechnerzentraleinheit von ausschlaggebender Bedeutung. Er dient der Aufnahme der Programmfehler und der momentan in Arbeit befindlichen Datenbereiche. Ein Fehler im Speicher hat in der Regel den Totalausfall der Rechenanlage, z. B. eines Prozeßrechners, zur Folge. Deshalb ist es erforderlich, den Arbeitsspeicher der Rechnerzentraleinheit weitgehend störungssicher auszubilden.

Bei einer Schaltungsanordnung der eingangs genannten Art (DE-OS 23 17 576) erfolgt bei partiellen Speicher- bzw. Eingabe-ZAusgabezustandsregisterausfällen eine Umordnung von Speicherbausteinen oder -Modulen, wobei ein an sich für den Betrieb eingeschalteter aber defekter Speicherbaustein durch einen Reservebaustein ersetzt wird. Der Inhalt des fehlerhaften Speicherbausteins wird, bevor er in den Ersatzbaustein umgeschrieben wird, in einem sogenann- t>^r> ten Korrektor korrigiert.

Einzelne Bitfehler lassen sich, zum Beispiel durch eine zweidimensionale Bestimmung von Paritätsbits (vgl.

A. P. Speiser: Digitale Rechenanlagen, 1971, Seiten 263 und 264).. lokalisieren und damit korrigieren. Fällt aber ein ganzer Speicherbaustein (Chip) aus, so läßt sich insbesondere bei bitorientierter Speicherorganisation der Fehler nicht genau lokalisieren, da eine größere Anzahl von Speicherplätzen gleichzeitig verlorengeht. Ein solcher Ausfall in einem Arbeitsspeicher macht somit zeitraubende Nachladearbeiten erforderlich, die sich bei der Echtzeitsteuerung eines Prozesses sehr nachteilig auswirken können. Außerdem sind die Steuereinrichtungen der bekannten Schaltungsanordnung sehr aufwendig.

Bekannt ist auch ein wortorganisierter Speicher, der mehrere in Gruppen organisierte Speicherplätze und mehrere sogenannte redundante, d. h. Ersatz-Speicherplätze aufweist. Die redundanten Speicherplätze sind vorgesehen, um fehlerhafte Speicherplätze, die z. B. durch schadhafte oder nicht gut arbeitende Speicherelemente entstanden sein können, zu ersetzen. Das Umschalten auf die Ersatzspeicherplätze erfolgt durch eine geeignete Adressierung in einem sogenannten Ersatzadressenspeicher. Auch hier kann der Speicherinhalt bei Ausfall eines ganzen Speicherbausteins nicht rekonstituiert werden, so daß die für einen Arbeitsspeicher geforderte Störsicherheit nicht gegeben ist (DE-OS 19 06 940).

Bekannt ist ferner, eine Einrichtung zur Fehlerlokalisierung und -korrektur, bei der die abgespeicherten Daten durch wortweise berechnete Paritätsbits und zusätzlich durch Zeilen- und Spaltensummen gesichert werden, die zu Sicherungswörtern zusammengefaßt und an einer anderen Stelle desselben Speichers eingeschrieben werden. Mit dieser Einrichtung lassen sich einzelne Bitfehler lokalisieren und aufgrund der starken Redundanz ohne weiteres korrigieren. Wird aber das Speichermedium selbst, z. B. ein Magnetband oder ein Lochstreifen, beschädigt, so gehen auch die Sicherungsdaten verloren und es ist dann keine Datenkorrektur mehr möglich. Diese Einrichtung ist zwar zur Sicherung externer Speicher geeignet, nicht aber zur Erhöhung der Ausfallssicherheit des Arbeitsspeichers einer Rechnerzentraleinheit (US-PS 30 37 697).

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Fehlerüberwachung eines Speichers zu schaffen, die die Störsicherheit insbesondere beim Ausfall eines ganzen Speicherbausteins verbessert.

Diese Aufgabe wird erfindungsgemäß durch eine Schaltungsanordnung nach Patentanspruch 1 gelöst.

Der Speicher und der Zusatzspeicher lassen sich während des normalen Betriebsablaufs mit Hilfe einer Schaltungsanordnung nach Patentanspruch 2 überprüfen.

Die Erfindung wird im folgenden anhand in der Zeichnung dargestellter Ausführungsbeispiele erläutert. Es zeigt

Fig. 1 die bitweise Bildung der Zeilen- und Spaltensummen des Inhalts eines Speicherblocks, in schematischer Darstellung,

F i g. 2 eine erfindungsgemäße Schaltungsanordnung, in Blockschaltbild-Darstellung und

F i g. 3 ein Ausführungsbeispiel der Schaltungsanordnung nach F i g. 2.

Zur Überwachung und Korrektur von in einem Speicher auftretenden Fehlern ist folgendes Verfahren geeignet. An jedes in einen Speicher einzuschreibende Nachrichten-Wort — im Ausführungsbeispiel weist es acht Bit auf — wird ein zusätzliches, neuntes Bit

angefügt. Es wird ermittelt, indem die in dem Wort vorhandene Anzahl von logischen Einsen (»1«) auf eine gerade (oder ungerade) Anzahl ergänzt wird. Dieses sogenannte Paritätsbit wird beim Einschreiben des Wortes in den Speicher mit eingeschrieben und beim Auslesen erneut berechnet Durch Vergleich des neu berechneten mit dem eingespeicherten Paritätsbit läßt sich ein innerhalb einer Speicherzeile vorkommender Fehler feststellen. Der genaue Fehlerort innerhalb der Zeile kann dabei noch nicht lokalisiert werden.

Zur Fehlerlokalisierung wird der gesamte zu überwachende Speicherbereich, der zumeist dem Adressierungsbereich des Rechners entspricht, in Untereinheiten unterteilt. Ein aus F i g. 1 ersichtlicher Teil eines Arbeitsspeichers AS ist in zwei, im folgenden als Blöcke bezeichnete, Untereinheiten Bi und B 2 unterteilt. Jeder Block enthält Speicherelemente, die in Zeilen ZE und Spalten SP angeordnet sind und jeweils ein Bit einspeichern können. Wie aus der Zeichnung ersichtlich, kann eine Speicherzeile ZE die acht Bit eines Wortes aufnehmen. Beim Einschreiben eines Wortes in eine Speicherzeile ZZTwird durch einen anhand von F i g. 3 zu erläuternden, sogenannten Paritätsgenerator, der als integrierte Schaltung ausgebildet sein kann, die Zeilensumme der einzuschreibenden Bits errechnet und daraus, wie oben erwähnt, das Paritätsbit ermittelt und in die neunte Speicherstelle innerhalb der Zeile eingeschrieben.

Innerhalb jedes einzelnen Blocks Bi, B 2 wird nun die arithmetische Spaltensumme SUl, SU2 der zu dem jeweiligen Block gehörenden Worte bitweise berechnet und ebenfalls abgespeichert. Die Summen zu den einzelnen Spalten SPkönnen selbst jeweils mehrere Bits aufweisen. Die Spaltensummen SU1 und SU2 der Speicherblöcke Bl bzw. B2 werden jeweils in einem anderen Speicherblock (Chip) abgespeichert, womit sichergestellt ist, daß ein Fehler durch Summenbildung auch dann lokalisiert werden kann, wenn der betreffende Speicherblock ausfällt.

Wird anhand der Überprüfung der Paritätsbits ein Fehler in einem Speicherblock erkannt, so wird — beispielsweise mit der weiter unten beschriebenen Schaltungsanordnung — die momentan abgearbeitete Speicheradresse festgehalten. Das gerade in der Rechenanlage ablaufende Programm wird sofort unterbrochen und auf ein Fehler-Unterprogramm höchster Priorität übergegangen. Dieses veranlaßt die Rechenanlage, den gesamten Inhalt des Speicherblocks, der als fehlerhaft festgestellt und dessen Adresse festgehalten worden ist, auszulesen und die Spaltensummen zu berechnen. Durch Vergleich der neu berechneten Spaltensummen mit den eingespeicherten Spaltensummen kann die fehlerhafte Spalte des Speicherblocks und damit das fehlerhafte Bit erkannt und demzufolge korrigiert werden. Voraussetzung hierzu isi naturgemäß, daß die Zuordnung der Speicherblöcke B1, B 2 zu den Blöcken, in denen ihre Speichersummen SUi, SU2 abgespeichert sind, bekannt ist. Richtet sich die Größe der Speicherblocks zweckmäßigerweise nach dem Volumen der verwendeten Speicherbausteine (Chips), so führt der Ausfall eines Speicherchips bei dem erfindungsgemäßen Verfahren noch nicht zu einer Beeinträchtigung der Speicherfunktion.

In dem Speicher AS ist ein normalerweise nicht benutzter zusätzlicher Speicherblock vorgesehen (vgl. die Beschreibung zu Fig. 2), in den der Inhalt des als fehlerhaft erkannten Speicherblocks nach der Korrektur eingeschrieben wird. Erst nachdem der gesamte Blockinhalt umgespeichert worden ist, kehrt die Rechenanlage in den normalen Programmablauf zurück. Danach gewährleistet die erfindungsgemäße Schaltungsanordnung, daß, wenn der fehlerhafte Speicherblock adressiert wird, nicht er sondern der Zusatz- oder Reserveblock ausgelesen wird. Auf diese Weise wird vermieden, daß bei jedem weiteren Zugriff zu dem als fehlerhaft erkannten Speicherblock immer von neuem das Fehlerunterprogramm aufgerufen und der oder die Fehler korrigiert werden müssen. Daduich verkürzt sich die Gesamt .echenzeit Der zusätzliche Speicherblock wird laufend mit Hilfe eines Prüfprogramms kontrolliert. Zweckmäßigerweise wird auch für die Aufnahme des Korrekturprogramms ein von dem zu überwachenden Speicher AS unabhängiger Speicherbereich, z. B. in Form eines getrennten Speicherbausteins, vorgesehen. Der Zentralprozessor U einer Rechenanlage — im Falle eines Mikrocomputer-Systems der Mikroprozessor MPU — ist über Adreßleitungen AL und/oder Datenleitungen DL mit einer Fehlerprüfschaltung 13, einem Adressenspeicher 15, einer Vergleichsschaltung 17 und einem Speicher 19, z. B. dem Arbeitsspeicher AS, verbunden. Über die als Vielfachleitung ausgebildete Datenleitung DL gelangen die Einzelbits eines aus einer Speicherzeile ausgelesenen Wortes zu der Fehlerprüfschaltung 13 und werden dort anhand des Paritätsbits überprüft.

Stimmen die Paritätsbits nicht überein, so gibt die Fehlerprüfschaltung eine Interruptanforderung INTab, die über eine Steuerleitung 21,23 zu dem Zentralprozessor 11 gelangt und ihn in die Fehlerroutine überzugehen veranlaßt. In dem Adressenspeicher 15 wird die Adresse des als fehlerhaft erkannten Speicherblocks fesgehalten und in der Vergleichsschaltung 17 mit der jeweils von dem Zentralprozessor 11 abgearbeiteten Adresse verglichen. Eine Freigabesteuerung 27 erzeugt dann, je nachdem, ob der Adressenvergleich einen nicht fehlerhaften oder einen fehlerhaften Speicherblock ergeben hat, ein Signal SPE, das den Speicher 19 freigibt, bzw. ein Signal ZSPE, das einen Zusatzsp;icher 29 freigibt.

Der Zentralprozessor 11 ist auch über einen Befehlsdecoder 31 und eine Steuerschaltung 33 mit der Freigabesteuerung 27 verbunden. Damit ist es ihm möglich, den Zusatzspeicher 29 im normalen Programmablauf zu prüfen und einen als fehlerhaft erkannten Speicherblock auszulesen.

Weitere Einzelheiten über die Funktion der erfindungsgemäßen Schaltungsanordnung werden nun anhand von F i g. 3 erläutert. Die über die Datensammelleitung DL von dem Speicher 19 kommenden Datenbits D₀ bis Dj gelangen zu einem Paritätsgenerator oder Paritätsprüfer 41, in dem die Quersumme gebildet und entsprechend ein gerades oder ungerades Paritätsbit

erzeugt wird. Dieses Paritätsbit wird in einem Exclusiv-ODER-Gatter 43 mit dem aus dem Speicher ausgelesenen Paritätsbit L\ verglichen. Das Ausgangssignal des Exclusiv-ODER-Gatters 43 gelangt über ein NICHT-Glied 45 zu einem NOR-Gatter 47. auf dessen

^oU zweiten Eingang ein Signal MEM gelangt, wenn ein Speicherzugriff stattfindet.

In Fig.3 sind neben den einzelnen Schaltungsteilen die Signaländerungen und die Signalwerte angedeutet, die am Ausgang des jeweiligen Schaltungsteils oder auf

^b der betreffenden Leitung auftreten, wenn ein Fehler in einem Speicherblock vorkommt oder wenn eine Speicherblockadresse mit der Adresse eines als fehlerhaft erkannten Speicherblocks übereinstimmt.

1st bei der Paritätsbitprüfung ein Fehler festgestellt und findet ein Speicherzugriff statt, erzeugt das NOR-Gatter 47 das Signal INT, das den Zentralprozessor 11 veranlaßt, das Fehlerprogramm auszuführen. Dabei erhält D-Flip-Flop 49 ein Eingangssignal O=O und gibt daraufhin ein Ausgangssignal Q = O ab. Über ein NICHT-Glied 41 wird eine Leuchtdiode 53 aktiviert und damit der Fehler sichtbar angezeigt. Gleichzeitig werden die vier höchstwertigen Adressenbits An bis Ah der Adressensammelleitung AL, die den als fehlerhaft erkannten Speicherblock identifizieren, in ein 4-Bit-Schieberegister 45 eingeschrieben, welches als Latch ausgebildet, d. h. in der Lage ist, einen Zustand festzuhalten. Der Inhalt des Schieberegisters 55 kann nun von dem Zentralprozessor 11 über seine Datensammelleitung DL (Bits D₀ bis D₃) gelesen werden. Das Schieberegister 55 ist gleichzeitig von dem Zustand »Laden« in den Zustand »Nachricht halten« umgeschaltet worden, so daß die eingeschriebene Adresse nicht mehr überschrieben werden kann.

Nach Ablauf des Fehlerunterprogramms wird dauernd die jeweils aktuelle Blockadresse An bis A\s durch einen 4-Bit-Vergleicher 57 mit der in dem Schieberegister 55 gespeicherten Adresse verglichen. Bei Übereinstimmung erscheint an dessen Ausgang » = « ein logisches Ausgangssignal »1«. Findet ein Speicherzugriff statt, so gelangt das Signal MEM über ein NICHT-Glied 59 zu einem Eingang eines UND-Gliedes 61, an dessen anderem Eingang das Ausgangssignal des Vergleichers 57 anliegt. Über weitere logische Gatter, deren Aufbau und Funktion ohne weiteres aus F i g. 3 ersichtlich ist, werden ein Signal Speicher-Enable SPE = O und ein Signal Zusatzspeicher-Enable ZSPE = 1 erzeugt und damit der Zugriff zum Zusatzspeicher 29 freigegeben. Bei Nichtübereinstimmung der aktuellen Blockadresse mit der als fehlerhaft erkannten Adresse werden Signale SPE = 1 und ZSPE = O abgegeben und damit der Zugriff zum Speicher 19 freigegeben.

Zwei weitere D-Flip-Flops 63 und 65, die wie das Flip-Flop 49 jeweils mit PRESET- und CLE4Ä-Eingängen versehen sind, werden durch Befehle des Zentralprozessors 11 gesteuert. Für die Flip-Flops 63 und 65 sei dazu festgelegt:

D-Flip-Flop63...<? = 0 (durch Reset oder Befehl) D-Flip-Flop 65 ...Q= 1 (durch Reset oder Befehl). Während des Fehlerprogramms muß der Inhalt des fehlerhaften Speicherblocks ausgelesen werden, zum einen um den Fehlerort zu lokalisieren und zum anderen im den Fehler zu korrigieren. Es muß deshalb die Möglichkeit gegeben sein, trotz Übereinstimmung der ulockadressen anstelle des Zusatzspeichers 29 (Signal SPE)Zugriff zu dem Speicher 19 (Signal SP)zu nehmen. Darüber hinaus muß für den Zentralprozessor U die Möglichkeit gegeben sein, auch wenn kein Fehler vorliegt. Zugriff zu dem Zusatzspeicher 29 zu nehmen, um ihn zu überprüfen. In diesen Fällen wird der Speicherzugriff durch an die Flip-Flops 63 und 65 übertragene Οί/Γ-Befehle des Zentralprozessors 11 gesteuert. Mit einem OL/T-Befehl überträgt der Zentralprozessor 11 eine PORT-Adresse auf die Adressensammelleitung. Wird diese PO/?7"-Adresse decodiert, so ergibt sich daraus, unter Verwendung eines I/O W-Signals, ein Steuersignal, mit dem ein Flip-Flop gesetzt oder rückgesetzt werden kann.

Die aus der Zeichnung ersichtlichen OUT-Befehle bewirken folgende Steuervorgänge:

OUTXA =>Q = 1 =>

Zugriff zu dem Zusatzspeicher 29,

obwohl kein Fehler vorliegt.
OUTXB= Reset=> Q = 0=>

Zugriff zu dem Zusatzspeicher 29 nur im Falle

eines Fehlers
(Reset)
OUT2=>Q= 1=>

Zugriff zu dem Speicher 19.

Normalfall
OUT3=> (?=0=>

Zugriff zu dem Speicher 19,

obwohl ein Fehler vorliegt

Die erfindungsgemäße Schaltungsanordnung ist besonders zur Überwachung von Programmspeichern geeignet, da bei diesen die Spaltensummen der einzelnen Speicherblöcke von vorherein festliegen und zusammen mit dem Programm eingeschrieben werden können.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche: 'idi'i SW

1. Schaltungsanordnung zur Fehlerüberwachung eines in Speicherbausteinen zusammengefaßten, Bitstellen aufweisenden Speichers einer digitalen Rechenanlage, insbesondere des Arbeitsspeichers eines Mikroprozessorsystems, die mit einer Fehlerprüfschaltung zur Erkennung eines fehlerhaften Speicherbausteins anhand eines Fehlersicherungscodes und mit einer Fehlerkorrektureinrichtung versehen ist, wobei der Inhalt des fehlerhaften Speicherbausteins nach der Fehlerkorrektur in einen Zusatzbaustein eingeschrieben und danach aus diesem ausgelesen wird, dadurch gekennzeichnet, daß in dem Speicher (19) mehrere Worte zu Speicherblöcken CSl, Ö2) zusammengefaßt sind; daß durch einen Paritätsgenerator (41) zu den in den Speicher (19) einzuschreibenden Datenwörtern Paritätsbits (PB) erzeugt, in den Speicher (19) mit eingeschrieben und beim Auslesen der Datenwörter zeilenweise überprüft werden; daß im Falle eines dabei erkannten Fehlers ein Unterbrechungssignal an den Zentralprozessor (11) übermittelt und in einem Adressenspeicher (15) die Adresse des fehlerhaften Speicherblocks (z. B. B1) abgespeichert wird, und daß durch eine, die jeweils aufgerufene Adresse mit der Adresse des fehlerhaften Speicherblocks (B 1) vergleichende Vergleichsschaltung (17) eine Speicherfreigabesteuerung (27) angesteuert wird, so daß durch diese in Abhängigkeit von dem Vergleichsergebnis der Zugriff entweder zu dem adressierten Speicherblock (in 19) oder zu dem Zusatzspeicherblock in (29) freigegeben wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicherfreigabesteuerung (27) eine Steuerschaltung (33) zugeordnet ist, mittels derer zum Durchführen von Prüfvorgängen entgegen dem Vergleichsergebnis sowohl zu dem Speicher (19) als auch zu dem Zusatzsoeicher (29) zugegriffen werden kann.

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