DE1250163B - Einrichtung zur Paritätsprüfung von Speicherworten - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT Int. Cl.:

G06f

DeutscheKl.: 42m3 - 11/Θ2Γ

A'O&-*L·

Nummer: 1250 163

Aktenzeichen: W 33355 IX c/42 m3

Anmeldetag: 17. November 1962

Auslegetag: 14. September 1967

Die Erfindung betrifft eine Einrichtung zur Feststellung und Korrektur von Fehlern digitaler Worte, die in einem adressierbaren Speicher einer Datenverarbeitungsanlage enthalten sind, mit einem Codiernetzwerk für die in den Speicher einzugebenden Worte und mit einer Paritätsprüfschaltung für die aus dem Speicher abgelesenen Worte.

Verfahren zur Anzeige und Korrektur von Fehlern in binären Worten sind bekannt. Die Fehlererkennung wird üblicherweise durch eine Codierung der Informationsbits eines binären Wortes unter Hinzufügimg von besonderen, eine Prüfinformation enthaltenden Bits ermöglicht, die Paritätsprüf- oder Paritätsbits genannt werden. Die Anzahl der zur Anzeige eines Fehlers in einer gegebenen Anzahl von Informationsbits erforderlichen Paritätsbits hängt von der Art, Anzahl und Wahrscheinlichkeit der erwarteten Fehler ab.

Ein einfaches Beispiel für ein Prüfverfahren ist die sogenannte Gerad- (oder Ungerad-) Paritätsprüfung. Durch dieses, ein zusätzliches Paritätsprüf bit verwendendes Verfahren kann nur ein einziger Fehler in einem Informationswort angezeigt werden. Bei der Durchführung der Prüfung wird die Anzahl von »1«- Bits in dem Informationswort gezählt. Wenn die Anzahl ungerade ist, wird (bei gerader Parität) eine »1« an die ,Paritätsstelle eingegeben, so daß das sich ergebende Wort eine gerade Anzahl von »1«-Bits enthält. Entsprechend wird eine »0« bei einem Wort mit einer geraden Anzahl von »1«-Bits in die Paritätsstelle eingefügt.

In der Anzeigestufe eines solchen Paritätssystems wird die Anzahl der empfangenen »1 «-Bits gezählt, und es wird angenommen, daß das Wort richtig ist, wenn sich ein gerader Zählwert ergibt, falls dieser ursprünglich als richtig verabredet war. Ein ungerader Zählwert zeigt andererseits das Vorhandensein eines Fehlers an.

Auf diese Weise ist die Gerad- (oder Ungerad-): /Paritätsprüfung in der Lage, einzelne Fehler anzuzeigen. Sie ist aber nicht in der Lage, diese zu korriigieren. Eine große Anzahl bekannter Codierschemata 'gestattet jedoch die Durchführung einer solchen Kor-.rektur. Ein Beispiel unter vielen anderen ist der Hamming-Code, der im einzelnen in dem USA.-reissue-Patent 23 601 vom 23.12.1952 beschrieben ist. ^:

Die obengenannten Fehlerverhütungsverfahren sind immer dann anwendbar, wenn digitale Informationen übertragen werden. Sie werden in großem Umfang auch beim Lesen von Daten aus Informationsspeichergeräten mit Hilfe entweder zufälliger oder aufeinander-

Einrichtung zur Paritätsprüfung von
Speicherworten

Anmelder:

Western Electric Company, Incorporated,

New York, N.Y. (V. St. A.)

Vertreter:

Dipl.-Ing. H. Fecht, Patentanwalt,

Wiesbaden, Hohenlohestr. 21

Als Erfinder benannt:

Lee Sakari Tuomenoksa,

Werner Ulrich, Colts Neck, N. J. (V. St. A.)

Beanspruchte Priorität:
V. St. v. Amerika vom 22. November 1961
(154 218)

■·..-..

folgender Zugriffsverfahren verwendet. Die gespeicherte Information besteht in jeder Adresse eines solchen Gerätes sowohl aus Informationsbits als auch Paritätsprüf bits, die so codiert sind, daß sie eine Prüfung der zugehörigen und mit ihnen gespeicherten Informationsbits ermöglichen. Jedes sich bei einer Abfrage des Speichergeräts ergebende binäre Ausgangswort kann dadurch auf Fehler geprüft werden, . wenn es von dem Gerät empfangen wird und/oder

während der Übertragung von ihm.

Bei allen bekannten Verfahren wird ihrer Natur nach vorausgesetzt, daß die aus dem Speichergerät gelesene Information über die richtige Adresse gewonnen wurde. Es kann jedoch em richtiges" Wort durchaus aus einer fd§^gjx_Ajdresse_gelesea_wCTdjeil,

wobei die Paritätsprüf schaltung keinejEehler_anzeigt.

Daher sind solche Verfahren nicht in der Lage, einen derartigen Fehler anzuzeigen und/oder zu korrigieren.

Es ist daher Aufgabe der vorliegenden Erfindung, die Möglichkeiten der Fehleranzeige und -korrektur bei Datenübertragungs- und Verarbeitungssystemen zu verbessern. . ■ ■ ' :

Die Erfindung ist dadurch gekennzeichnet, daß das Codiernetzwerk für ein in den Speicher einzugebendes Wort und dessen Adresse im Speicher gemeinsame Paritätsbits errechnet und diese zusammen mit dem Wort in den Speicher eingibt, daß beim nachfolgenden

709 647/263

.■'■■■.. 3 ■ .. ■ 4

Lesen des Speicherwortes das Wort zusammen mit Korrekturschaltung 53 und außerdem an ein Codierden Paritätsbits an die Paritätsprüfschaltung gegeben netzwerk 51 gibt, die im folgenden im einzelnen bewird, die unter Verwendung der beim Ablesen des trachtet werden sollen.

Wortes benutzten_Adresse und der Paritätsbit die Bei jedem Auftreten einer Adresse aus der Quelle 55

Parität des"~v7Örtes und seiner Adresse prüft. 5 überträgt der Informationsspeicher 50 das in der ent-

Eine Weiterbildung der Erfindung ist im Patent- sprechenden Adresse gespeicherte binäre Wort über

anspruch 2 gekennzeichnet. eine Vielzahl von Leitungen 22 zu der Anzeige- und

Die Erfindung wird nachstehend an Hand zweier Korrekturschaltung 53. Das übertragene binäre Wort

Ausführungsbeispiele beschrieben, bei denen ein In- besteht sowohl aus Informations- als auch Paritätsbits, formationsspeicher durch binäre Adressenbits abge- io die eine Codierung sowohl der Informations- als auch fragt wird und bei denen das gelesene Speicherwort der Adressenbits darstellen, obwohl die Adressenbits an eine Fehleranzeige- und Korrekturschaltung gege- nicht wirklich in den gespeicherten Worten enthalten

ben wird. sind. Obwohl die Codierung nach irgendeinem der

In jedem durch eine Wortadresse gekennzeichneten bekannten Verfahren erfolgen kann, wird der soge-

Wort des Informationsspeichers sind sowohl Infor- 15 nannte Hamming-Code, der im einzelnen in dem obenmationsbits als auch Paritätsprüfbits enthalten. Diese genannten USA.-reissue-Patent beschrieben ist, im Paritätsprüfbits ergeben eine Redundanz nicht nur für folgenden durchweg benutzt.

die Informationsbits, sondern auch für die entsprechen- Wenn die aus dem Speicher 50 gelesene gespeicherte

den Adressenbits, obwohl die Adresseninformation Information und die Adresseninformation aus der nicht zusänrmen mit den Informationsbits im Speicher 20 Quelle 55 gleichzeitig in der Anzeige- und Korrekturenthalten ist. schaltung 53 zugegen sind, wird die Parität des vom Die obengenannten Informations- und Paritäts- Speicher 50 empfangenen Wortes wiederum geprüft, prüfbits werden durch ein Codiernetzwerk an den Ort Ein eventueller einzelner Fehler, der entweder in den ihrer Speicheradresse eingelesen. Informations-oder seinen Paritätsprüf bits vorhanden Während des Einschreibens spricht das Codiernetz- 25 ist, wird korrigiert. Auf der anderen Seite bewirkt ein werk sowohl auf die Informationsbits eines Wortes als doppelter Fehler oder ein Fehler der Adresse eine auch auf die Bits des entsprechenden Speicher-Adres- nachfolgende Wtederadressierung des Speichers, senwortes an, indem die Paritätsprüfbits errechnet Die in jeder Adresse des Speichers 50 gespeicherten werden und danach die Informationsbits und die Informations-und Paritätsprüf bits werden dem Spei-Paritätsprüfbits in den Informationsspeicher über- 30 eher während des Einschreibvorganges durch ein tragen werden. ' Codiernetzwerk 51 zugeführt. Wenn ein bestimmtes, ·

Wenn ein gespeichertes Wort gelesen werden soll, von einer Informationsquelle 60 zugeführtes Informawerden die entsprechenden Adressenbits sowohl zum tionswort in das Codiernetzwerk 51 zusammen mit der Speicheradressenregister als auch zur Fehleranzeige- entsprechenden, von der Quelle 55 zugeführten Adres- und Korrekturschaltung übertragen. Beim Empfang 35 seninformation eingegeben wird, errechnet das Codierder Adressenbits liest der Speicher die entsprechende, netzwerk 51 die Paritätsbits entsprechend der verin ihm gespeicherte Information ab und überträgt sie wendeten bestimmten Codierung und überträgt dei zu der Anzeige- und Korrekturschaltung, der die Informations-und Paritätsprüfbits an die entsprechende Adresseninformation ebenfalls zugeführt worden ist. Speicheradresse, während die Adressenbits nicht über-

Die Anzeige- und Korrekturschaltung prüft wieder- 40 tragen werden. . f ."

um die Parität, in dem sie die Umkehrung des Codier- Die tatsächliche Ausführung der Schaltung 53 und

Vorgangs durchführt. Wenn sich nach der erneuten des Netzwerkes 51 kann der in dem genannten USA.-Berechnung der Prüfbits für das Informationswort reissue-Patent von Hamming gezeigten Ausführung und die zugehörige Adresse eine Abweichung von den entsprechen oder irgendeiner vom Fachmann ausführim Informationswort gespeicherten Prüfbits ergibt, 45 baren Abänderung dieser Anordnung. Unter Berückwird dies angezeigt und der Informationsspeicher sichtigung der Anordnung nach F i g. 1 soll ein erstes nochmals zu einer eventuellen Korrektur adressiert. Ausführungsbeispiel der Erfindung beschrieben werden.

Auf diese Weise wird bei dem System nach dem Es sei beispielsweise angenommen, daß der Informa-

Ausführungsbeispiel sichergestellt, daß die Informa- tionsspeicher 50 eine 2 · 2-Speichermatrix darstellt und tion aus der richtigen Speicheradresse im Speicher 50 daher vier Speicherworte enthält. Die Adresse kann gekommen ist und außerdem, daß bei der Übertragung daher in binärer Form durch zwei binäre Bits ausder Information keine Fehler aufgetreten sind. gedrückt werden, die im folgenden mit Z₀ und Z₁

In den Zeichnungen zeigt bezeichnet sind.

F i g. 1 ein erstes Ausführungsbeispiel einer Pari- Es soll außerdem angenommen werden, daß das in

tätsprüfschaltung, 55 jeder Stelle gespeicherte binäre Wort zwei Informa-

Fig. 2 ein zweites Ausführungsbeispiel einer Pari- tionsziffern enthält, die wiederum mit X₀ und JSf₁ be-

tätsprüfschaltung. zeichnet sind. Die Paritätsprüfung muß sich daher

In F i g. 1 ist ein Informationsspeicher 50 dar- entsprechend den Prinzipien der Erfindung auf die

gestellt, der eine Vielzahl von binären Worten enthält, beiden Informationsbits X₀ und X₁ und zusätzlich die von denen jedes aus einer Vielzahl von Elementen 60 beiden Adressenbits Z₀ und Z₁ erstrecken, also auf.

besteht, deren Zusammensetzung im folgenden her die sich ergebenden vier Elemente. H a m m i η g hat

schrieben werden soll. . gezeigt (vgl. Tabelle I, S. 153, in »The Bell System

Jedes binäre Wort ist an einer durch seine Adresse Technical Journal«, April 1950, oder das genannte

gekennzeichneten Stelle gespeichert, die ebenfalls in USA.-reissue-Patent), daß zur Codierung von vier binärer Form darstellbar ist. F i g. 1 zeigt, daß eine 65 Elementen mit einer Korrektur eines einzelnen Fehlers Quelle 55 für Adresseninformationen Adressenbits und der Möglichkeit, einen doppelten Fehler anzuunabhängig über die Leitungen 20, 21 und 23 an den zeigen, drei Paritätsbits notwendig sind. Diese sollen

Informationsspeicher 50, an eine Fehleranzeige- und mit Y₀, Y₁ und F₂ bezeichnet werden. Jede dieser

F-Ziffern läßt sich nach Hamming aus der folgenden Gruppe von Gleichungen bestimmen:

Jq = Aq ~T~ -Λ-1

Y₂ = X₁ +Z₀

Z₁

Das Plus-Zeichen in den obigen Gleichungen bezeichnet die Summe mod 2, d. h. eine »Exklusiv-Oder«- Addition, wobei für eine gerade Anzahl von »1« Bits in der Summe F = »0« ist und für eine ungerade Anzahl von »1« Bits F = »1« ist.

Diese Summen entsprechen einer Anordnung von F₀, F₁, Z₀, F₂, Z₁, Z₀, Z₁ in den Spalten 1 bis 6 und einer Berechnung der F-Werte entsprechend dem genannten Aufsatz aus »Bell System Technical Journal« oder dem USA.-reissue-Patent 23 601.

Eine Gruppe von gespeicherten Informationsworten mit ihren Adressen und den sich ergebenden, berechneten Paritätsbits entsprechend den im folgenden beschriebenen Berechnungsgrundsätzen sind in der untenstehenden Tabelle I angegeben, wobei das zusätzliche Paritätsprüfbit F₃ im folgenden bestimmt werden soll.

Tabelle I

Adresse	0	Information	Xi	Yo	Paritätsprüfbits	y2	F3
Zo	0	Xo	0	1	Tl	0	1
0	T-H	1	0	0	1	1	1
1	1	0	1	1	T-H	0	0
0	T-H	T-H	0	0	1	0
T-H	0		0

Entsprechend den im folgenden beschriebenen Prinzipien werden nur Worte in den durch die beiden linken Spalten Z₀ zund Z₁ angegebenen Adressen gespeichert, die aus Bits gebildet werden, welche in den beiden mittleren Spalten X₀ und X₁ und den drei rechten Spalten F₀, F₁ und F₂ der Tabelle I erscheinen.

Es möge beispielsweise die Adresse Z₀Z₁ = 10 abgefragt werden. Die binäre Adresse 10 wird von der Quelle 55 zum Informationsspeicher 50 und außerdem zur Fehleranzeige- und Korrekturschaltung 53 übertragen. Beim Empfang der Adresse 10 gibt der Speicher 50 das entsprechende Wort 01010 gemäß F₀', F₁', X₀, F₂', X₁ der Tabelle I ab. (Die Striche geben an, daß es sich um die abgelesenen Speicherwerte handelt. Die gestrichenen und ungestrichenen -Werte sind identisch, solange kein Fehler aufgetreten ist.)

Wenn die Fehleranzeige- und Korrekturschaltung 53 sowohl dieses abgelesene Informationswort als auch das entsprechende Adressenwort enthält, errechnet die Schaltung die folgenden Päritätsprüfsummen mod 2 F₀, V₁ und F₂, wobei

F₂ = F₂' + X₁' + Z₀+ Z₁
F₁= F₁' + X₀' + Z₀ + Z₁
F₀= F₀' +Z₀' .+ X₁' + Z₁

Wenn keine Fehler aufgetreten sind, ist jede dieser Summen gleich »0«, und zwar deswegen, weil die entsprechenden F-Werte zu den Summen hinzugefügt werden, die vorher zu ihrer Berechnung verwendet wurden. Wenn daher die Summe für F eine ungerade Anzahl von »1« Bits enthält, ist F gleich »1«, und wenn diese »1« zu der Summe addiert wird, ist das Ergebnis dieser Exklusiv-Oder-Addition gleich »0«. Ein ähnliches Ergebnis tritt für den Wert von F auf, wenn der entsprechende F-Wert gleich »0« gewesen ist. Für den gewählten Fall ergibt sich also

F₂ = 1+0 + 1+ 0 = 0
■· F₁ = 1 + 0 + 1 + 0 = 0

Für das binäre Wort V₂V₁V₀ ergibt sich ein Wert 000, was anzeigt, daß kein Fehler aufgetreten ist.

Wenn jedoch bei einem der gespeicherten Elemente ein Fehler bei der Ablesung oder Übertragung aufgetreten ist, zeigt das binäre Wort V₂V₁V₀ diese Tatsache an und kennzeichnet die Stelle des fehlerhaften Bits, wobei die Bits F₀, F₁, Z₀, F₂, Z₁, Z₀ und Z₁ den F₂F₁ F₀-Zahlen 001 bis 111 (Dezimall bis 7) entsprechen.

Es soll für das gewählte Beispiel angenommen werden, daß Z₀', der abgelesene Wert des gespeicherten Informationsbits Z₀, auf irgendeine fehlerhafte Weise ao in eine »1« verwandelt worden ist. Der Eingang des Anzeige- und Korrekturnetzwerkes 53 wäre daher OHIO an Stelle von 01010. Wenn jetzt die Paritätsprüfsummen F gebildet werden, ergibt sich

F₂ = 1+0 + 1 + 0 = 0
. F₁ = 1 + 1 + 1 + 0 = 1

Das binäre Wort V₂V₁V₀ = 011 (in dezimaler Form gleich 3) zeigt an, daß das dritte Element Z₀ fehlerhaft ist und somit automatisch korrigiert werden kann.

Der oben beschriebene Vorgang der automatischen Korrektur eines einzelnen Fehlers wird benutzt, wenn das Auftreten doppelter Fehler verhindert werden kann. Wenn es jedoch wünschenswert oder notwendig ist, doppelte Fehler anzuzeigen und einzelne Fehler zu korrigieren, werden die folgenden Abänderungen getroffen. Zunächst wird ein viertes Paritätsprüfbit F₃ in jedem Wort des Speichers gespeichert. Dieses Bit wird ebenfalls durch das Codiernetzwerk 51 entsprechend den oben erläuterten Prinzipien einer geraden Paritätsprüfung berechnet, indem eine Summe mod 2 der Bits Z₀, X₁^Y₀, Y₁ und F₂ gebildet wird, d.h.

Y₃ = X₀ +X₁+Y₀+Y₁+Y₂ +Z₀ +Z₁

F₃ wird dann zusammen mit den Informations- und Paritätsbits, von denen es abgeleitet ist, gespeichert. Außerdem wird eine zusätzliche F-Funktion in der Fehleranzeige- und Korrekturschaltung 53 entsprechend der Gleichung

F₃ = F₃' + Z₀' + Z₁' + F₀' + F₁' + F₂' + Z₀ + Z₁

errechnet. Diese F₃-Funktion ist erforderlich, um die Parität des F₃-PrUfelements wiederum zu prüfen. (Die gestrichenen Werte zeigen wiederum an, daß diese Elemente die abgelesenen Werte der im Informationsspeicher 50 enthaltenen Information sind.)

Die Funktion eines Systems mit der zusätzlichen Paritätsprüfziffer F₃ und der Paritätsprüffunktion F₃ ist der oben besprochenen sehr ähnlich. Bei der Prüfung der Parität der Schaltung 53 wird die binäre Zahl V₃V₂V₁V₀ gebildet. Wenn diese Zahl kleiner ist als die binäre Zahl 1000 (dezimal 8), muß ein doppelter Fehler aufgetreten sein, da dadurch angezeigt wird, daß die Prüfung von F₃, d.' h. eine durch die logische Funktion F₃ durchgeführte Prüfung, nicht fehlerhaft ist, wodurch entweder kein Fehler oder ein doppelter Fehler angezeigt wird, während eine »1« für irgendeine der Summen F₀, F₁ oder F₂ wenigstens einen Fehler

bedeutet/Zusammen mit der Information Y₃ zeigt das System automatisch den doppelten Fehler an. Wenn andererseits irgendeine der Zahlen 1001 bis 1111 (8 bis 15) erzeugt wird, bedeutet das, daß das entsprechende Element der Folge F₃, Y₀, Y₁, Z₀, F₂, Z₁, Z₀ und Z₁ fehlerhaft ist. Eine ausführlichere Besprechnung der Codierung und Decodierung findet sich in dem oben erwähnten USA.-reissue-Patent oder dem Aufsatz in »Bell System Technical Journal«.

Es soll beispielsweise angenommen werden, daß das Wort mit der binären Adresse 11 gelesen wird. Das Wort, das die Fehleranzeige- und Korrekturschaltung 53 vom Informationsspeicher 50 empfängt, ist die binäre Zahl 000011 entsprechend den Bits F₃, F₀, F₁, X₀, F₂, X₁, wie in Tabelle I angegeben. Die F₃-Bits wurden entsprechend den oben erläuterten Prinzipien errechnet. Man nehme an, daß die Ziffern F₀ und F₂ beide fehlerhaft waren. Das sich ergebende, aus gestrichenen Elementen gebildete binäre Wort würde dann 010001 sein, entsprechend Y₃, Y₀, Y₁, X₀, i 2 » ^Λ1 ■

Die Summen V, die durch die Fehleranzeige- und Korrekturschaltung 53 errechnet werden, wären dann

V₃ = 0 + 1 + 0 + 0 + 0 + 1 + 1 + 1 = 0 -K₈ = 0 + 1+ 1 + 1 = 1
■ . K₁ = 0 + 0 + 1 + 1=.0
K₀ = 1 + 0 +1 + 1 = 1

Das sich ergebende binäre Wort V₃V₂V₁V₀ ist gleich 0101 und entspricht der dezimalen Zahl 5. Da 5 kleiner ist als 8, stellt die Fehleranzeige- und · Korrekturschaltung 53 automatisch fest, daß ein doppelter , Fehler vorhanden ist, und veranlaßt dann eine Wiederablesung des Speichers 50.

Zur Weiterführung des oben εΓ^μίεΛεη Beispiels soll ferner angenommen werden, daß die F₀-Ziffern nicht fehlerhaft waren. Unter diesen Umständen ist das aus dem Speicher 50 abgelesene binäre Wort 000001. Das entspricht einem einzelnen Fehler, wobei das Bit F₂ fehlerhaft von »1« in »0« geändert worden ist. Die Schaltung 53 berechnet dann die Paritätsprüfsummen

Fehler anzuzeigen und eine nachfolgende Wiederadressierung des Informationsspeichers 50 für den Fall zu bewirken, daß ein doppelter Fehler oder irgendein Fehler der Adressenbits auftritt.

Ein zweites Ausführungsbeispiel der vorliegenden Erfindung ist in F i g. 2 gezeigt. Die Adressenquelle 55, die Informationsquelle 60 und der Informationsspeicher 50 sind mit den oben beschriebenen Elementen identisch oder ihnen ähnlich. Jedoch ersetzen ein

ίο neues Informationsverarbeitungsnetzwerk, gezeigt als Fehleranzeigeschaltung 75, und ein neues Codiernetzwerk 76 die Fehleranzeige- und Korrekturschaltung 53 bzw. das Codiernetzwerk 51. Dieses System kann nur einzelne Fehler anzeigen und ist nicht in der Lage, so angezeigte Fehler direkt zu korrigieren, kann aber wiederum eine Wiederadressierung des Informationsspeichers 50 bewirken.

Bei diesem zweiten Ausführungsbeispiel werden jeder Adresse des Informationsspeichers 50 durch das Codiernetzwerk 76 Informationsbits zugeführt, die ein binäres Informationswort und ein zusätzliches Paritätsbit F₄ bilden. Dieses Paritätsbit bewirkt beispielsweise eine gerade Paritätsprüfung in der oben beschriebenen Weise, wobei das Paritätsbit für eine ungerade Anzahl von »!«-Werten, die in den Informationsbitstellen, enthalten sind, »1« ist und »0« für eine gerade Anzahl von »1«-Werten. Die von dem Codiernetzwerk 76 zur Berechnung von F₄ benutzte Gleichung lautet

F₄ = Z₀+ Z₁+ Z₀+ Z₁

Die nachstehende Tabelle II veranschaulicht einen typischen Betriebszustand eines Fehlerdetektors dieser Art. Die Informationen und die Adressen der Informationen in dieser Tabelle sind identisch mit denen der Tabelle I, und es sind nur die Paritätsprüf bits geändert worden, um diese neue Betriebsart zu zeigen.

Tabelle II

V₃ = 0 + 0 + 0 + 0 + 0 + K₂ = 0 + 1 + 1 + 1 = 1

K₁ = 0 + 0 + 1 + 1 = 0
K₀ = 0 + 0 + l+ 1 = 0

1+1+1=1

Das binäre Wort V₃V₂V₁V₀ ist jetzt gleich 1100, was dem Dezimalwert 12 entspricht. Die der dezimalen 12 entsprechende Stelle ist F₂. Die Anzeige- und Korrekturschaltung 53 ändert jetzt F₂ in den entgegengesetzten Wert, in diesem Falle von »0« in »1«. ' In den oben beschriebenen Beispielen waren alle aufgetretenen Fehler entweder in den Paritätsprüf bits oder den Informationsbits eines Wortes enthalten, das aus der richtigen Stelle des Speichers abgelesen wurde. Wenn das . abgelesene Wort von einer fehlerhaften Adresse kam und richtig übertragen wurde, würde, die Fehleranzeige- und Korrekturschaltung 53 einen Fehler bei einem der Bits Z₀, Z₁ oder möglicherweise in beiden Bits feststellen, die der Schaltung 53 durch die Quelle für die' Adresseninformation 55 zugeführt werden. Bei Anzeige eines Adressierfehlers bewirkt die Fehleranzeige- und Korrekturschaltung 53 eine nachfolgende Wiederadressierung des Informationsspeichers 50.

Das Ausführungsbeispiel ist also in der Lage, alle einzelnen Fehler der Informations- oder Paritätsprüfbits anzuzeigen und zu korrigieren und alle doppelten

Adresse	0	Zi	Information	0	Paritätsprüfbit
	45 !	0	Xo	0	Y1
0	0	1	1	1
1	1	0	ι ·	1
.1	1	■ ■ 1
0	1

Bei der Prüfung der Parität errechnet das Anzeigenetzwerk 75 die folgende Summe mod 2

Vj,= Y₁ +Z₀ +Z₁ + Z₁ + Z₀

Wenn K₄ = »0« ist, dann liegt kein Fehler vor. Man beachte, daß jede gerade Anzahl von Fehlern ebenfalls zu einer »0« führen würde und daß diese Betriebsweise daher nur dann anwendbar ist, wenn das System zwangläufig nur einen einzigen Fehler zuläßt.

Die Betriebsweise des in F i g. 2 gezeigten Systems soll erläutert werden, indem angenommen wird, daß der Inhalt der Adresse 00 abgefragt wird. Diese Adresse 00 wird von der Quelle 55 über die Leitungen 30 und 31 zum Speicher 50 bzw. der Fehleranzeigeschaltung 75 übertragen. Beim Empfang dieser Adresse wird das binäre Wort 011 entsprechend Z₁', Z₀' und F₄' aus dem Informationsspeicher 50 gelesen, wie in Tabelle II angegeben. Wenn sowohl dieses abgelesene Wort als auch die Adresseninformation gleichzeitig im

Anzeigeiietzwerk 75 vorhanden ist, wird die Funktion F₄ berechnet:

F₄=l + l+0+ 0 + 0 = 0

Da F₄ = »0«, wird angenommen, daß kein Fehler aufgetreten ist.

Jetzt soll beispielsweise ein Wort anstatt aus der Adresse 00 fälschlicherweise aus der Adresse 10 gelesen worden sein. Die aus dem Speicher abgelesene Information wäre das binäre Wort 001 entsprechend X₁', X₀', Yl. Bei der Berechnung der Summe F₄ ergäbe sich:

F₄ = 1 + 0 + 0 + 0 + 0 = 1

Da die Summe mod 2 für F₄ = 1 ist, steht fest, daß ein Fehler aufgetreten ist. Das Anzeigenetzwerk 75 spricht auf das Auftreten dieses Fehlers an, indem es eine Wiederadressierung des Informationsspeichers 50 bewirkt.

Die vorstehend beschriebene Art der Paritätsprüfung kann auch für andere Anwendungen herangezogen werden.

Wenn beispielsweise eine Tabelle von Logarithmen zwischen zwei Orten übertragen werden soll, muß eine Übereinstimmung zwischen den Logarithmen und ihren entsprechenden Dezimalzahlen bestehen. Es würde daher jede Dezimalzahl einer Adresse entsprechen und in binärer Form codiert werden. Paritätsprüfbits würden dem binären Äquivalent der Logarithmen hinzugefügt werden, die sowohl die Information als auch die Adresse prüfen. An der Empfangsstelle würde das binäre Äquivalent der Adresse wiederum mit der empfangenen Information kombiniert und die Parität wieder geprüft werden. Alle bei der Übertragung aufgetretenen Fehler und außerdem alle Fehler, die bei dem Versuch, einen falschen Logarithmus einer bestimmten Dezimälzahl zuzuordnen, auftreten würden, würden auf diese Weise angezeigt und danach korrigiert werden.

Um die Zuverlässigkeit eines Informationsübertragungssystems der oben beschriebenen Art zu erhöhen, können die aufeinanderfolgenden binären Worte, die den dezimalen Adressen der entsprechenden aufeinanderfolgenden Datenworte äquivalent sind, vorteilhafterweise in einer nach Gray codierten Form vorliegen, wodurch die Anzahl der Bits, die ihren Wert zwischen aufeinanderfolgenden Adressen ändern, ein Minimum wird. Diese Codierung würde die Anzahl von Fehlern herabsetzen, die bei der Paritätsprüfung angezeigt werden, wenn aus irgendeinem Grund ein digitales Wort mit Hilfe einer fehlerhaften Adresse geprüft wird, das in seiner Folge dem richtigen Adressenwort sehr nahekommt.

Einzelheiten der beschriebenen Ausführungsbeispiele können auch abgewandelt werden. Beispielsweise kann die Vielzahl von Ausgangsleitungen22 in Fig. 1 der

ίο Zeichnung in eine einzige Leitung umgewandelt werden, in welchem Falle die abgelesene Information aus dem Speicher 50 in Serien- statt in Parallelform vorliegen würde. Außerdem ist bei den hier dargestellten Beispielen eine binäre Form der Informationslogik benutzt worden. Es lassen sich die Prinzipien der Fehleranzeige und Fehlerkorrektur auch auf ein System anwenden, das eine ternäre oder irgendeine andere Form der numerischen Darstellung benutzt.

Claims (2)

Patentansprüche:

1. Einrichtung zur Feststellung und Korrektur von Fehlern digitaler Worte, die in einem adressierbaren Speicher . einer Datenverarbeitungsanlage enthalten sind, mit einem Cödiernetzwerk für die in den Speicher einzugebenden Worte und mit einer Paritätsprüfschaltung für die aus dem Speicher abgelesenen Worte, dadurch gekennzeichnet, daß das Codiernetzwerk (51, 76) für ein in den Speicher (50) einzugebendes Wort und dessen Adresse im Speicher gemeinsame Paritätsbits errechnet und diese zusammen mit dem Wort in den Speicher eingibt, daß beim nachfolgenden Lesen des Speicherwortes das Wort zusammen mit den Paritätsbits an die Paritätsprüfschaltung (53, 75) gegeben wird, die unter Verwendung der beim Ablesen des Wortes benutzten Adresse und der Paritätsbit^ieJBariiät_d.es_^ortes_,und seiner Adresse prüft.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Schaltung vorgesehen ist, die bei einem durch die Paritätsprüfschaltung festgestellten Fehler eine erneute Adressierung des Speichers veranlaßt.

In Betracht gezogene Druckschriften:
Bell Laboratory Record, Juni 1959, S. 213 bis 217.

Hierzu 1 Blatt Zeichnungen