DE19822776A1 - Datenverarbeitungsvorrichtung - Google Patents
DatenverarbeitungsvorrichtungInfo
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Description
Die vorliegende Erfindung betrifft Datenverarbeitungsvorrich
tungen, und insbesondere eine Verbesserung zur Erhöhung der
Verarbeitungsgeschwindigkeit und zur Sicherstellung einer für
einen Halbleiterspeicher erforderlichen Speicherkapazität auf
kompatible Art und Weise.
Fig. 13 zeigt ein Blockschaltbild des Aufbaus einer herkömm
lichen Datenverarbeitungsvorrichtung, die einen Hintergrund
der Erfindung bildet. In dieser herkömmlichen Vorrichtung 151
ist ein einen Mikrocomputer (CPU) enthaltender Verarbeitungs
abschnitt 161 mit Speicherabschnitten 162 über eine Buslei
tung 163 verbunden. Die Speicherabschnitte 162 enthalten bei
spielsweise DRAMs (dynamische Schreib- und Lesespeicher). Die
Vorrichtungsabschnitte 161, 162 sind aus einzelnen Halblei
terchips (Halbleitersubstraten) gebildet.
In dieser Vorrichtung 151 liest und schreibt der Verarbei
tungsabschnitt 161 Datensignale aus bzw. in die Speicherab
schnitte 162 in Einheiten von N Bits bzw. N-Bit-weise. Die
Busleitung 163 bietet den Vorteil, daß der Speicherplatz bzw.
die verfügbare Speicherkapazität, auf die durch den Verarbei
tungsabschnitt 161 zugegriffen wird, durch Verbinden einer
Vielzahl von Speicherabschnitten 162 frei erweitert werden
kann.
Bei der Vorrichtung 151 treten allerdings nicht vernachläs
sigbare Verzögerungen bei der Übertragung von Datensignalen
auf, da die Datensignale über die Querverbindung 163 außer
halb der Halbleiterchips gelesen und geschrieben werden. Des
weiteren ist die Anzahl von Bits N, die parallel geschrieben
und gelesen werden können, begrenzt, da ein Halbleiterchip
lediglich mit einer begrenzten Anzahl von Pins (Anschlüssen)
ausgestattet sein kann.
Die Verzögerungen bei den Datensignalen und die Begrenzung
der Anzahl paralleler Bits N führen zu dem Problem, daß es
unmöglich ist, die Menge an Datensignalen, die der Verarbei
tungsabschnitt 161 pro Zeiteinheit lesen und schreiben kann,
zu erhöhen, oder die Übertragungsgeschwindigkeit bzw. Über
tragungsrate der Datensignale zu erhöhen. Die Verzögerungen
bei der Übertragungsgeschwindigkeit der Datensignale erschei
nen als Verzögerungen bei der Verarbeitungsgeschwindigkeit
der Vorrichtung 151.
Fig. 14 zeigt ein Blockschaltbild einer anderen herkömmlichen
Vorrichtung, die hauptsächlich zur Lösung dieses Problems
entwickelt wurde. In dieser Vorrichtung 152 sind sowohl der
Verarbeitungsabschnitt 166 als auch der Speicherabschnitt 167
auf einem Halbleiterchip bzw. einem sogenannten Einzel-Chip
ausgebildet. Demnach werden Datensignale der Einheit N Bit
bzw. N-Bit-weise zwischen dem Verarbeitungsabschnitt 166 und
dem Speicherabschnitt 167 in einem einzigen Halbleiterchip
bzw. Einzel-Halbleiterchip übertragen.
Dadurch werden die Verzögerungen bei der Datensignalübertra
gung unterdrückt. Da es ferner nicht erforderlich ist, N Pins
an einem Einzel-Halbleiterchip anzubringen, ist die Anzahl N
der parallel übertragenen Signale nicht durch die Beschrän
kung der Anzahl von Pins begrenzt. Dies wiederum verbessert
die Übertragungsgeschwindigkeit der durch den Verarbeitungs
abschnitt 166 gelesenen oder geschriebenen Datensignale.
Allerdings ist mit der Vorrichtung 152 ein anderes Problem
dahingehend verbunden, daß die Größe der Speicherkapazität
des Speicherabschnitts 167 begrenzt ist, da der Verarbei
tungsabschnitt 166 und der Speicherabschnitt 167 auf einem
Einzel-Halbleiterchip ausgebildet sind. Üblicherweise benö
tigt ein Mikrocomputer einen Halbleiterspeicher mit einer
Speicherkapazität, die weit über die Halbleiterspeicherkapa
zität hinausgeht, die auf einem Einzel-Halbleiterchip ausge
bildet werden kann.
Beispielsweise beträgt die DRAM-Speicherkapazität gemäß der
aktuellen DRAM-Herstellungstechnik, die auf einem Einzel-
Halbleiterchip ausgebildet werden kann, 16 Megabits (=2 Mega
bytes). Dagegen benötigt eine CPU üblicher Leistung gegenwär
tig einen Halbleiterspeicher mit einer Speicherkapazität von
ungefähr 8 bis 16 Megabytes. Es ist bekannt, daß Benutzer von
Personalcomputern die erforderlichen Speicherkapazitäten
durch das Hinzufügen von DRAMS sicherstellen.
Mit dem Fortschreiten der Entwicklung auf dem Gebiet der
Halbleitertechnologie ist es empirisch durch den Namen
"Amdahl's Law" bekannt, daß die Leistung der CPU und die
Speicherkapazität des Halbleiterspeichers, die von der CPU
gefordert wird, proportional zueinander sind. Selbst wenn
sich die Halbleitertechnologie in Zukunft weiter entwickelt,
wird demnach mit dem Aufbau der Vorrichtung 152, bei der der
Verarbeitungsabschnitt 166 mit einer CPU und der Speicherab
schnitt 167 mit einem DRAM in einem Einzel-Halbleiterchip
ausgebildet sind, immer noch das Problem verbunden sein, daß
Speicherkapazität fehlt.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Daten
verarbeitungsvorrichtung auszugestalten, die die Verarbei
tungsgeschwindigkeit kompatibel verbessern und die für den
Halbleiterspeicher erforderliche Speicherkapazität sicher
stellen kann.
Diese Aufgabe wird gemäß einer ersten Ausgestaltung der Er
findung durch eine Datenverarbeitungsvorrichtung gelöst, die
m (m≧2) Verarbeitungsabschnitte, m Speicherabschnitte und ei
ne Querverbindung zur Verbindung der m Verarbeitungsabschnit
te und der m Speicherabschnitte aufweist, wobei die m Verar
beitungsabschnitte jeweils m CPUs umfassen und die m Spei
cherabschnitte jeweils m Halbleiterspeicher umfassen.
Die m Halbleiterspeicher können eine Folge von Datensignalen
mit N-Bit-Breite (N≧2) einschließlich eines Programms zur De
finition der Verarbeitungsvorgänge der m CPUs speichern, wo
bei Datensignale in m Scheibensignale eingeteilt werden, die
jeweils Bitbreiten L1, L2, . . ., Lm (L1, L2, . . ., Lm≧1;
L1+L2+. . .+Lm=N) aufweisen und die m Scheibensignale jeweils
den m Halbleiterspeichern zugeordnet werden können, und die m
CPUs lesen die in den gesamten m Halbleiterspeichern gespei
cherten Datensignale mit N-Bit-Breite aufeinander folgend und
führen aufeinanderfolgend Verarbeitungen auf der Grundlage
der Datensignale mit N-Bit-Breite aus, wobei in Paare, die je
weils einen der m Verarbeitungsabschnitte und einen der m
Speicherabschnitte enthalten, jeweils in m separaten Einzel-
Halbleiterchips ausgebildet sind, die voneinander getrennt
sind.
Gemäß einer zweiten Ausgestaltung liest jede der m CPUs in
der Datenverarbeitungsvorrichtung die in den gesamten m Halb
leiterspeichern gespeicherten Datensignale mit N-Bit-Breite
und führt aufeinanderfolgend Verarbeitungen auf der Grundlage
der Datensignale mit N-Bit-Breite aus, und infolgedessen füh
ren die m CPUs die gleichen Verarbeitungen aus.
Gemäß einer dritten Ausgestaltung umfassen die m Verarbei
tungsabschnitte in der Datenverarbeitungsvorrichtung ferner m
erste Schnittstellen, die jeweils mit den m CPUs verbunden
sind, die m Speicherabschnitte umfassen ferner m zweite
Schnittstellen, die jeweils mit den m Halbleiterspeichern
verbunden sind, und die Querverbindung verbindet die m ersten
und zweiten Schnittstellen zur Verbindung jeder der m CPUs
mit allen m Halbleiterspeichern.
Die m zweiten Schnittstellen lesen jeweils die m Scheibensi
gnale aus den m Halbleiterspeichern, und jede der m ersten
Schnittstellen empfängt alle m Scheibensignale, die jeweils
durch die m zweiten Schnittstellen gelesen wurden, und rekon
figuriert die Datensignale mit N-Bit-Breite, und gibt dann
die Datensignale mit N-Bit-Breite in eine der m CPUs ein, die
zu einem der m Verarbeitungsabschnitte gehört und diesem ge
meinsam ist, wobei die ersten und die zweiten Schnittstellen
die Bitbreiten L1, L2, . . ., Lm im Ansprechen auf ein von außen
eingegebenes Auswahlsignal veränderbar einstellen.
Gemäß einer vierten Ausgestaltung ist jeder der m Halbleiter
speicher in der Datenverarbeitungsvorrichtung lesbar und be
schreibbar, und die m ersten Schnittstellen schneiden jeweils
m Ausschnittsignale jeweils mit den Bitbreiten L1, L2, . . ., Lm
aus, die aus den aus den m CPUs ausgegebenen m N-Bit-Breiten
Datensignalen veränderbar eingestellt wurden, und führen die
m Ausschnittsignale jeweils den m zweiten Schnittstellen zu.
Die m zweiten Schnittstellen schreiben jeweils die m Aus
schnittsignale als m Scheibensignale in die m Halbleiterspei
cher, wobei, wenn die m Ausschnittsignale jeweils von den m
ersten Schnittstellen zu den m Halbleiterspeichern über die m
zweiten Schnittstellen übertragen werden, jedes der m Aus
schnittsignale innerhalb des gleichen der m Einzel-
Halbleiterchips übertragen wird.
Gemäß einer fünften Ausgestaltung ist jeder der m Halbleiter
speicher in der Datenverarbeitungsvorrichtung lesbar und be
schreibbar, und wenn die m CPUs die Datensignale mit N-Bit-
Breite in die m Halbleiterspeicher schreiben, schreiben die m
CPUs jeweils die durch Einteilen der Datensignale in Bit
scheiben ausgebildeten m Scheibensignale in die m Halbleiter
speicher, wobei, wenn die m Scheibensignale jeweils von den m
CPUs zu den m Halbleiterspeichern übertragen werden, jedes
der m Scheibensignale innerhalb des gleichen der m Einzel-
Halbleiterchips übertragen wird.
Gemäß einer sechsten Ausgestaltung liest jede der m CPUs in
der Datenverarbeitungsvorrichtung lediglich eines der m
Scheibensignale mit einer Bitbreite Li (i Element aus 1,
2, . . . m), das in einem der m Halbleiterspeicher gespeichert
ist, der in einem der m Einzel-Halbleiterchips mit diesem ge
meinsam ausgebildet ist, und zumindest die Gesamtheit der m
CPUs führt aufeinander folgend eine Verarbeitung auf der
Grundlage der Datensignale mit N-Bit-Breite aus.
Gemäß einer siebten Ausgestaltung umfaßt jede der m CPUs in
der Datenverarbeitungsvorrichtung einen Dekodierabschnitt und
einen Ausführungsabschnitt, und jedesmal, wenn der Dekodier
abschnitt eines der m Scheibensignale dekodiert, führt der
Dekodierabschnitt die erhaltenen Dekodierinformationen allen
anderen CPUs zu und empfängt durch alle anderen CPUs erhalte
ne Dekodierinformationen zur Vervollständigung der Dekodie
rung der Datensignale mit N-Bit-Breite, und der Ausführungs
abschnitt empfängt in dem Dekodierabschnitt erhaltene deko
dierte Ergebnisse der Datensignale mit N-Bit-Breite als Ein
gangssignal zur Ausführung einer Verarbeitung auf der Grund
lage der Datensignale von N-Bit-Breite.
Gemäß einer achten Ausgestaltung umfaßt jede der m CPUs in
der Datenverarbeitungsvorrichtung einen Abrufabschnitt und
einen Ausführungsabschnitt, und jedesmal, wenn der Abrufab
schnitt eines der m Scheibensignale abruft, führt der Ab
rufabschnitt erhaltene Abrufinformationen allen anderen CPUs
zu, und der Ausführungsabschnitt führt eine Verarbeitung auf
der Grundlage der Datensignal über die von dem Abrufabschnitt
und allen anderen CPUs erhaltenen Abrufinformationssignale
aus.
Gemäß einer neunten Ausgestaltung sind die Bitbreiten L1,
L2, . . ., Lm in der Datenverarbeitungsvorrichtung derart einge
stellt, daß gilt L1=L2=. . .=Lm.
Gemäß einer zehnten Ausgestaltung der Erfindung umfaßt eine
Datenverarbeitungsvorrichtung m (m≧2) Verarbeitungsabschnit
te, m Speicherabschnitte und eine Querverbindung zur Verbin
dung der m Verarbeitungsabschnitte und der m Speicherab
schnitte, wobei die m Verarbeitungsabschnitte jeweils m Lo
gikschaltungen umfassen, die m Speicherabschnitte jeweils m
Halbleiterspeicher umfassen, und die m Halbleiterspeicher ei
ne Speicherkapazität von einem Megabit oder mehr aufweisen
und eine Folge von Datensignalen mit N-Bit-Breite (N≧2) spei
chern können, wobei die Datensignale in m Scheibensignale je
weils mit Bitbreiten L1, L2, . . ., Lm (L1, L2, . . ., Lm≧1;
L1+L2+. . .+Lm=N) eingeteilt werden und die in Scheibensignale
jeweils den m Halbleiterspeichern zuordenbar sind.
Den m Logikschaltungen werden aufeinanderfolgend die in den
gesamten m Halbleiterspeichern gespeicherten Datensignale mit
N-Bit-Breite zugeführt, und die m Logikschaltungen führen
aufeinanderfolgend Verarbeitungen auf der Grundlage der Da
tensignale mit N-Bit-Breite aus, wobei in Paare, die jeweils
einen der m Verarbeitungsabschnitte und einen der m Speicher
abschnitte enthalten, jeweils in einem separaten Einzel-
Halbleiterchip ausgebildet sind.
Gemäß der Vorrichtung der ersten Ausgestaltung werden Daten
signale unter m (einer Vielzahl von) Halbleiterspeichern be
legt und darin in einer Bit-Scheiben-Form gespeichert, und m
(eine Vielzahl von) CPUs können als Gesamtheit oder einzeln
die Datensignale mit N-Bit-Breite, die in den gesamten m
Halbleiterspeichern gespeichert sind, über die Querverbindung
verwenden. Dies stellt eine Speicherkapazität als Halbleiter
speicherkapazität zur Verwendung durch die m CPUs sicher, die
um ein m-faches gegenüber der eines Halbleiterspeichers ver
größert ist, der in einem Einzel-Halbleiterchip ausgebildet
ist.
Da des weiteren jeder Einzel-Halbleiterchip eine CPU enthält,
ist zur Verbindung der einzelnen Einzel-Halbleiterchips le
diglich eine Querverbindung zur Übertragung von Datensignalen
von den m Halbleiterspeichern zu den m CPUs oder eine Quer
verbindung zum Austauschen von Informationssignalen zwischen
den m CPUs erforderlich. Dadurch wird kein Problem durch eine
Verzögerung bei der Übertragung anderer Signale, wie Adres
signalen, verursacht. Da ferner an jedem Einzel-
Halbleiterchip angebrachte Pins ausschließlich für die Quer
verbindung zur Übertragung der Datensignale oder Informati
onssignale verwendet werden können, ist es möglich, die Bit
breite dieser Signale zu erweitern. Dies verbessert die Über
tragungsgeschwindigkeit der Vorrichtung.
Gemäß der Vorrichtung der zweiten Ausgestaltung führt jede
der m CPUs eine Verarbeitung auf der Grundlage eines in den
gesamten m Halbleiterspeichern gespeicherten N-Bit-Breiten
Datensignals aus. Es ist dann nicht erforderlich, Informati
onssignale zwischen den m CPUs auszutauschen, wodurch der
Vorrichtungsaufbau vereinfacht und somit die Vorrichtungskon
struktion erleichtert wird.
Gemäß der Vorrichtung der dritten Ausgestaltung können die
ersten Schnittstellen und die zweiten Schnittstellen die Grö
ßen der Bitbreiten L1, L2, . . ., Lm gemäß einem Auswahlsignal
verändern. Demnach ist es möglich, Datenverarbeitungsvorrich
tungen vieler Arten mit unterschiedlichen Bitbreiten L1,
L2, . . ., Lm unter Verwendung von Halbleiterchips auszubilden,
die jeweils einen Verarbeitungsabschnitt und einen Speicher
abschnitt aufweisen. Dies ermöglicht die Herstellung von Da
tenverarbeitungsvorrichtungen mit geringen Kosten.
Gemäß der Vorrichtung der vierten Ausgestaltung ist jeder der
m Halbleiterspeicher ein lesbarer und beschreibbarer Spei
cher, wie ein DRAM, wobei die Bitbreiten geschriebener Daten
signale gelesenen Bitbreiten L1, L2, . . ., Lm entsprechen und
variabel sind. Dies ermöglicht den m CPUs die Speicherung von
durch Verarbeitungsvorgänge erhaltenen Datensignalen in den m
Halbleiterspeichern, und sie aus den m Halbleiterspeichern
zur Verwendung bei der Verarbeitung zu lesen. Des weiteren
werden die Datensignale beim Schreiben innerhalb des gleichen
Halbleiterchips ausgetauscht, so daß kein Problem durch eine
Übertragungsverzögerung der Datensignale beim Schreiben auf
tritt. Das heißt, es kann eine Datenverarbeitungsvorrichtung
mit hoher Verarbeitungsgeschwindigkeit und guter Anwendbar
keit mit geringen Kosten erzeugt werden.
Gemäß der Vorrichtung der fünften Ausgestaltung ist jeder der
m Halbleiterspeicher ein lesbarer und beschreibbarer Speicher
wie ein DRAM, wobei die Bitbreiten geschriebener Datensignale
gelesenen Bitbreiten L1, L2, . . ., Lm entsprechen. Dies ermög
licht den m CPUs die Speicherung von durch Verarbeitungsvor
gänge erhaltenen Datensignalen in den m Halbleiterspeichern
und das Lesen dieser aus den m Halbleiterspeichern zur Ver
wendung bei den Verarbeitungsvorgängen. Ferner werden die Da
tensignale beim Schreiben innerhalb des gleichen Halbleiter
chips ausgetauscht, so daß kein Problem durch eine Übertra
gungsverzögerung der Datensignale beim Schreiben verursacht
wird. Das heißt, es kann eine Datenverarbeitungsvorrichtung
mit hoher Verarbeitungsgeschwindigkeit und guter Brauchbar
keit geschaffen werden.
Gemäß der Vorrichtung der sechsten Ausgestaltung liest jede
der m CPUs lediglich die Datensignale, die in dem auf dem
gleichen Einzel-Halbleiterchip ausgebildeten Halbleiterspei
cher gespeichert sind, wodurch die Übertragungsgeschwindig
keit der von den Halbleiterspeichern zu den CPUs übertragenen
Datensignale verbessert wird. Dies verkürzt die zum Abrufen
erforderliche Zeit, was einen der zeitaufwendigsten Zyklen
bei den Verarbeitungszyklen der CPU darstellt.
Gemäß der Vorrichtung der siebten Ausgestaltung tauschen die
m CPUs beim Vorgang der Dekodierung erforderliche Informati
onssignale aus, was in kurzer Zeit erreicht werden kann, so
daß sie keine Informationssignale in dem zeitaufwendigen Vor
gang der Verarbeitung durch die Ausführungsabschnitte austau
schen müssen. Somit trägt die Verkürzung der Zeit zum Abrufen
wirksam zur Verbesserung der Verarbeitungsgeschwindigkeit der
CPUs ohne Erhöhung der Verarbeitungszeit für die Ausführungs
abschnitte bei.
Gemäß der Vorrichtung der achten Ausgestaltung tauschen die m
CPUs aus den Abrufabschnitten aus gegebene Abrufinformations
signale aus, was die Vorrichtungsstruktur vereinfacht. Ferner
kann der Austausch von Abrufinformationssignalen in dem Vor
gang der Dekodierung abgeschlossen werden, der in kurzer Zeit
erreicht werden kann. In diesem Fall trägt die Verkürzung der
Zeit zum Abrufen effektiv zur Verbesserung der Verarbeitungs
geschwindigkeit der CPUs ohne Erhöhung der Verarbeitungszeit
für die Ausführungsabschnitte bei.
Gemäß der Vorrichtung der neunten Ausgestaltung werden Daten
signale gleichmäßig in Bitscheiben eingeteilt, so daß m Ein
zel-Halbleiterchips bezüglich ihrer Hauptbestandteile gleich
aufgebaut werden können. Dadurch werden die Kosten für die
Herstellung der Datenverarbeitungsvorrichtung verringert.
Gemäß der Vorrichtung der zehnten Ausgestaltung werden Daten
signale unter m (einer Vielzahl von) Halbleiterspeichern zu
geordnet und darin in einer Bit-Scheiben-Form gespeichert,
und m (eine Vielzahl von) Logikschaltungen können als Gesamt
heit oder einzeln die in den gesamten m Halbleiterspeichern
gespeicherten Datensignale mit N-Bit-Breite über die Querver
bindung verwenden. Dies stellt eine Speicherkapazität, die um
das m-fache der Speicherkapazität eines in einem Einzel-
Halbleiterchip ausgebildeten Halbleiterspeichers erweitert
ist, als Halbleiterspeicherkapazität sicher, die die m Logik
schaltungen verwenden können.
Da ferner jeder Einzel-Halbleiterchip eine Logikschaltung
enthält, ist für die einzelne Einzel-Halbleiterchips verbin
dende Querverbindung lediglich die Querverbindung zur Über
tragung von Datensignalen von den m Halbleiterspeichern zu
den m Logikschaltungen erforderlich. Demnach wird durch eine
Verzögerung der Übertragung von von den Datensignalen ver
schiedenen Signalen kein Problem verursacht. Da ferner an je
den Einzel-Halbleiterchip angebrachte Pins ausschließlich für
die Querverbindung zur Übertragung der Datensignale von den m
Halbleiterspeichern zu den m Logikschaltungen verwendet wer
den können, ist es möglich, die Bitbreite der Datensignale zu
vergrößern. Dadurch wird die Übertragungsgeschwindigkeit der
Datensignale und somit die Verarbeitungsgeschwindigkeit der
Vorrichtung verbessert.
Die Erfindung wird nachstehend anhand von Ausführungsbeispie
len unter Bezugnahme auf die beiliegende Zeichnung näher be
schrieben. Es zeigen:
Fig. 1 ein schematisches Blockschaltbild einer Vorrichtung
gemäß einem ersten bevorzugten Ausführungsbeispiel,
Fig. 2 ein ausführliches Blockschaltbild der Vorrichtung des
ersten bevorzugten Ausführungsbeispiels,
Fig. 3 ein Blockschaltbild eines anderen Beispiels der Vor
richtung gemäß dem ersten bevorzugten Ausführungsbeispiel,
Fig. 4 ein Blockschaltbild einer Vorrichtung gemäß einem
zweiten bevorzugten Ausführungsbeispiel,
Fig. 5 ein Blockschaltbild der CPU des zweiten bevorzugten
Ausführungsbeispiels,
Fig. 6 eine erläuternde Darstellung der Vorgänge bei einer
Pipeline-Verarbeitung durch die CPU des zweiten bevorzugten
Ausführungsbeispiels,
Fig. 7 eine erläuternde Darstellung eines Verarbeitungsvor
gangs bei einem Befehlszyklus der CPU des zweiten bevorzugten
Ausführungsbeispiels,
Fig. 8 ein Blockschaltbild eines weiteren Beispiels der CPU
des zweiten bevorzugten Ausführungsbeispiels,
Fig. 9 ein Blockschaltbild einer Einrichtung gemäß einem
dritten bevorzugten Ausführungsbeispiel,
Fig. 10 ein Blockschaltbild einer Einrichtung gemäß einem
vierten bevorzugten Ausführungsbeispiel,
Fig. 11 eine Darstellung eines Beispiels einer
Bit-/Wortkonfiguration für die Vorrichtung gemäß dem vierten be
vorzugten Ausführungsbeispiel,
Fig. 12 eine Darstellung eines erwünschteren Beispiels der
Bit-/Wortkonfiguration für die Vorrichtung des vierten bevor
zugten Ausführungsbeispiels,
Fig. 13 ein Blockschaltbild eines Aufbaus einer herkömmlichen
Vorrichtung und
Fig. 14 ein Blockschaltbild eines anderen Beispiels eines
Aufbaus einer herkömmlichen Vorrichtung.
Nachstehend wird eine Datenverarbeitungsvorrichtung gemäß ei
nem ersten bevorzugten Ausführungsbeispiel beschrieben.
Fig. 1 zeigt ein Blockschaltbild des groben Aufbaus einer Da
tenverarbeitungsvorrichtung gemäß einem ersten bevorzugten
Ausführungsbeispiel. Diese Vorrichtung 101 weist ein Substrat
9 auf, auf dem zwei Datenverarbeitungseinrichtungen 10a, 10b
parallel zueinander verbunden sind. Die Einrichtung 10a ist
auf einem Einzel-Halbleiterchip und die Einrichtung 10b auf
einem anderen Einzel-Halbleiterchip ausgebildet. Jede Ein
richtung 10a und 10b weist einen Verarbeitungsabschnitt 11
und einen Speicherabschnitt 12 auf.
Jeder Verarbeitungsabschnitt 11 weist eine CPU auf, die Ver
arbeitungsvorgänge bei den Datensignalen in Einheit von 32
Bits bzw. 32-Bit-weise ausführt. Der Verarbeitungsabschnitt
11 empfängt Datensignale in Einheit von 32 Bits über An
schlüsse R0 bis R31. An seinen Ausgangsanschlüssen gibt der
Verarbeitungsabschnitt 11 Datensignale in Einheiten von 16
Bits, die Hälfte von 32 Bits, über Anschlüsse W0 bis W15 oder
Anschlüsse W16 bis W31 aus.
Jeder Speicherabschnitt 12 weist einen DRAM mit einer Spei
cherkapazität auf, die 1 Megabit überschreitet. Datensignale
werden in den Speicherabschnitt 12 in Einheiten von 16 Bits
über Anschlüsse W0 bis W15 geschrieben, und Datensignale wer
den in Einheiten von 16 Bits über Anschlüsse R0 bis R15 gele
sen. Der "Anschluß" zeigt zweckmäßig einen an dem Halbleiter
chip vorgesehenen Punkt in der Querverbindung auf, der anders
als ein Pin zum Weitergeben von Signalen zu oder von der Au
ßenseite keine besonders große Fläche beansprucht. Demnach
ist die Anzahl von Anschlüssen nicht wie die Pins begrenzt.
Die Einrichtungen 10a und 10b sind mit Querverbindungen 20
bis 23 ausgestattet. In jeder Einrichtung 10a und 10b werden
aus den Anschlüssen A0 bis A15 des Verarbeitungsabschnitts 11
ausgegebene Adreßsignale zu Anschlüssen A0 bis A15 des Spei
cherabschnitts 12 über die Querverbindung 20 übertragen. Die
Adreßsignale sind Signale zur Bestimmung von Speicherzellen
in dem DRAM in dem Speicherabschnitt 12. Aus den Anschlüssen
W0 bis W15 oder den Anschlüssen W16 bis W31 des Verarbei
tungsabschnitts 11 ausgegebene Datensignale werden zu den An
schlüssen W0 bis W15 des Speicherabschnitts 12 über die Quer
verbindung 21 übertragen.
Von den Anschlüssen R0 bis R15 des Speicherabschnitts 12 in
der Einrichtung 10a gelesene Datensignale werden zu den An
schlüssen R0 bis R15 der Verarbeitungsabschnitte 11, die zu
den Einrichtungen 10a, 10b gehören, über die Querverbindung
22 übertragen. Von den Anschlüssen R0 bis R15 des Speicherab
schnitts 12 in der anderen Einrichtung 10b gelesene Datensi
gnale werden zu den Anschlüssen R16 bis R31 der Verarbei
tungsabschnitte 11, die zu den Einrichtungen 10a, 10b gehö
ren, über die Querverbindung 23 übertragen.
Der in jedem Speicherabschnitt 12 enthaltene DRAM enthält für
die CPU in dem Verarbeitungsabschnitt 11 erforderliche Pro
gramme und Daten zur Durchführung von Verarbeitungsvorgängen
Die niederwertigen 16 Bits und die höherwertigen 16 Bits, die
ein durch die Verarbeitungsabschnitte 11 gelesenes und ge
schriebenes 32-Bit-breites Datensignal bilden, werden in den
Speicherabschnitten 12 gespeichert, die jeweils zu den zwei
Einrichtungen 10a, 10b gehören. Das heißt, durch die Verar
beitungsabschnitte 11 gelesene und geschriebene Datensignale
werden in Bitscheiben eingeteilt und separat in den Speicher
abschnitten 12 gespeichert.
Ein 32-Bit-breites Datensignal wird gemeinsam in die Verar
beitungsabschnitte 11 über die Querverbindungen 22 und 23
eingegeben. Daher führen die CPUs in den Verarbeitungsab
schnitten 11 die vollständig gleichen Verarbeitungsvorgänge
in beiden Einrichtungen 10a und 10b durch. In dem als Ergeb
nis der gleichen Verarbeitungsvorgänge erhaltenene Datensi
gnal werden beispielsweise die niederwertigen 16 Bits in den
Speicherabschnitt 12 von den Anschlüssen W0 bis W15 des Ver
arbeitungsabschnitts 11 in der Einrichtung 10a geschrieben,
und die höherwertigen 16 Bits werden in den Speicherabschnitt
12 von den Anschlüssen W16 bis W31 des Verarbeitungsab
schnitts 11 in der Einrichtung 10b geschrieben.
Das heißt, die zu den Einrichtungen 10a und 10b gehörenden
Verarbeitungsabschnitte 11 nutzen gemeinsam die zwei Spei
cherabschnitte 12. Somit kann jeder Verarbeitungsabschnitt 11
eine Speicherkapazität ausnutzen, die zweimal größer als die
Speicherkapazität eines einzelnen Speicherabschnitts 12 ist.
Das heißt, es ist möglich, daß jeder Verarbeitungsabschnitt
11 einen verfügbaren Halbleiterspeicherplatz über die Begren
zung eines Einzel-Halbleiterchips sicherstellen kann.
Ferner werden bei den zwischen dem Verarbeitungsabschnitt 11
und dem Speicherabschnitt 12 ausgetauschten Datensignalen Da
tensignale, die von dem Verarbeitungsabschnitt 11 in den
Speicherabschnitt 12 geschrieben werden, innerhalb eines Ein
zel-Halbleiterchips übertragen, ohne daß sie über eine Quer
verbindung weitergereicht werden müssen, die außerhalb des
Einzel-Halbleiterchips vorgesehen ist. Demnach entsteht kein
Problem durch Verzögerungen bei der Übertragung der geschrie
benen Datensignale. Da ferner auch Adreßsignale über die
Querverbindungen 20 übertragen werden, die jeweils im Inneren
eines Einzel-Halbleiterchips ausgebildet sind, entsteht auch
kein Problem durch Verzögerungen bei der Übertragung von
Adreßsignalen.
Da es ferner nicht erforderlich ist, geschriebene Datensigna
le zur Außenseite eines Einzel-Halbleiterchips aus zugeben,
und es auch nicht erforderlich ist, die Querverbindungen 20
zur Übertragung von Adreßsignalen nicht nach außen auszudeh
nen, können die an einem Einzel-Halbleiterchip befestigbaren
Pins ausschließlich zum Weitergeben der in die Anschlüsse R0
bis R31 der Verarbeitungsabschnitte 11 eingegebenen Datensi
gnale verwendet werden. Demnach können Datensignale mit einer
erhöhten Anzahl von Bits in die Verarbeitungsabschnitte 11
gleichzeitig und parallel eingegeben werden. Das heißt, die
Erhöhung der Bitbreite der eingegebenen Datensignale ist mög
lich.
Dadurch wird die Übertragungsgeschwindigkeit der Datensignale
verbessert, und es ist auch möglich, die Bitbreite als Verar
beitungseinheit der CPU beispielsweise auf eine Breite von 64
Bits oder 128 Bits zu erhöhen. Dies verbessert des weiteren
die Verarbeitungsgeschwindigkeit der Vorrichtung.
Das heißt, die Vorrichtung 101 kann eine Speicherkapazität
für die Verarbeitungsabschnitte 11 über die Beschränkung ei
nes Einzel-Halbleiterchips unter Beibehaltung der hohen Ver
arbeitungsgeschwindigkeit der Vorrichtung sicherstellen. Das
heißt, es ist möglich, die zwei Probleme, die durch die her
kömmlichen Vorrichtungen 151 und 152 gleichzeitig nicht ver
mieden werden können, gleichzeitig zu vermindern oder zu lö
sen.
Fig. 2 zeigt ein ausführliches Blockschaltbild des Aufbaus
der Vorrichtung 101. Wie es in Fig. 2 gezeigt ist, enthält
jeder Verarbeitungsabschnitt 11 eine Eingabe-/Aus
gabeschnittstelle 2 und eine CPU-Busschnittstelle 3, so
wie eine CPU 1. Jeder Speicherabschnitt 12 enthält eine Spei
cherbusschnittstelle 5 und einen Cache-Speicher 6 sowie einen
DRAM (dynamischen Schreib-Lese-Speicher) 4. Die CPUs 1 in den
Einrichtungen 10a und 10b werden gemeinsam mit einem in einem
Taktgeneratorabschnitt 25 erzeugten Taktsignal über eine
Taktquerverbindung 27 versorgt. Jede CPU 1 führt Verarbei
tungsvorgänge in Schritten synchronisiert mit dem Taktsignal
aus.
Die zu den Einrichtungen 10a und 10b gehörenden Verarbei
tungsabschnitte 11 sind mit einer externen Busleitung 29, die
außerhalb der Vorrichtung 101 vorgesehen ist, über an dem
Substrat 9 ausgebildete Anschlüsse 26 verbunden. Dies ermög
licht den Austausch von Datensignalen zwischen den Verarbei
tungsabschnitten 11 und der externen Busleitung 29.
Jede Eingabe-/Ausgabeschnittstelle 2 in jedem Verarbeitungs
abschnitt 11 "ist ein Vorrichtungsabschnitt, der als Schnitt
stelle zwischen der CPU 1 und der externen Busleitung 29
dient. Der Aufbau der Eingabe-/Ausgabeschnittstelle 2 selbst
wird hier nicht ausführlich beschrieben, da er allgemein be
kannt ist. Die CPU 1 ist eine sogenannte 32-Bit-CPU, die Ver
arbeitungen bzw. Operationen in Einheiten von 32 Bits wie
vorstehend angeführt ausführt. In diesem Fall werden Datensi
gnale in Einheiten von 32 Bits zwischen der CPU 1, der Einga
be-/Ausgabeschnittstelle 2, dem Anschluß 26 und der externen
Busleitung 29 übertragen. Das heißt, es werden 32-Bit-breite
Datensignale übertragen. Der Aufbau der CPU 1 ist allgemein
bekannt.
Die andere in dem Verarbeitungsabschnitt 11 vorgesehene
Schnittstelle, die CPU-Busschnittstelle 3, dient als Schnitt
stelle zwischen der CPU 1 und dem Speicherabschnitt 12. Die
CPU-Busschnittstelle 3 gibt wahlweise lediglich die höherwer
tigen 16 Bits oder niederwertigen 16 Bits in dem aus der CPU
1 aus gegebenen 32-Bit-breiten Datensignal zu der Querverbin
dung 21 aus. Das heißt, die zu der Einrichtung 10a gehörende
CPU-Busschnittstelle 3 wählt die niederwertigen 16 Bits und
die zu der Einrichtung 10b gehörende CPU-Busschnittstelle 3
wählt die höherwertigen 16 Bits aus.
Die CPU-Busschnittstelle 3 überträgt auch über die Querver
bindungen 22 und 23 eingegebene 32-Bit-breite Datensignale
vollständig, d. h. mit der Breite von 32 Bits zu der CPU 1.
Die CPU-Busschnittstelle weist den gleichen Aufbau wie die
herkömmliche bekannte CPU-Busschnittstelle auf, abgesehen da
von, daß sie bei der Ausgabe die Bitbreite auswählt
(abschneidet).
Eine Gruppe von Befehlen für die CPU 1 zur Ausführung von
Verarbeitungsvorgängen bzw. ein Programm ist in jedem DRAM 4
gespeichert, der den Hauptteil jedes Speicherabschnitts 12
bildet. Der DRAM 4 kann auch Daten, die durch durch die CPU 1
ausgeführte Verarbeitungsvorgänge erhalten werden, wie erfor
derlich speichern. Demnach enthalten von dem DRAM 4 gelesene
Datensignale das Programm bildende Befehle.
Daher weist der DRAM 4 eine Speicherkapazität von zumindest
einem Megabit auf, und beispielsweise hat er eine Kapazität
von 16 Megabits (=2 Megabytes). Das heißt, obwohl der DRAM 4
eine flüchtige Halbleiterspeichereinrichtung sowie ein in der
CPU 1 vorgesehenes Register zum vorübergehenden Speichern von
Datensignalen ist, unterscheidet er sich deutlich davon in
seiner Rolle und erforderlichen Speicherkapazität.
Jeder Cache-Speicher 6 ist zur Erhöhung der Geschwindigkeit
zum Lesen von Datensignalen aus dem DRAM 4 vorgesehen. Jede
Speicherbusschnittstelle 5 ist ein Vorrichtungsabschnitt, der
als Schnittstelle zwischen dem DRAM 4 und dem Verarbeitungs
abschnitt 11 dient. Der Aufbau des DRAMS 4, des Cache-
Speichers 6 und der Speicherbusschnittstelle 5 sind hier
nicht ausführlich beschrieben, da dies alles bekannte Vor
richtungsabschnitte sind.
Die Speicherbusschnittstelle 5, der Cache-Speicher 6 und der
DRAM 4 tauschen 16-Bit-breite Datensignale aus. Die nieder
wertigen 16 Bits in einem aus der CPU-Busschnittstelle 3 für
die Einrichtung 10a zu der Querverbindung 21 ausgegebenen Da
tensignal werden in die Speicherbusschnittstelle 5 eingege
ben. Dieses Signal wird dann über den Cache-Speicher 6 in den
DRAM 4 geschrieben.
Niederwertige 16 Bits in den das Programm bildenden 32-Bit
breiten Befehlen werden zuvor in dem DRAM 4 für die Einrich
tung 10a gespeichert. Gleichermaßen werden höherwertige 16
Bits in den 32-Bit-breiten Befehlen zuvor in dem DRAM 4 für
die Einrichtung 10b gespeichert.
Dann führt der Speicherabschnitt 12 für die Einrichtung 10a
die niederwertigen 16-Bit-Befehle den CPU-Busschnittstellen 3
in beiden Einrichtungen 10a und 10b über die Querverbindung
22 über den Cache-Speicher 6 und die Speicherbusschnittstelle
5 zu. Gleichermaßen führt der Speicherabschnitt 12 für die
Einrichtung 10b die höherwertigen 16-Bit-Befehle den CPU-
Busschnittstellen 3 in beiden Einrichtungen 10a und 10b über
die Querverbindung 23 über den Cache-Speicher 6 und die Spei
cherbusschnittstelle 5 zu.
Die 32-Bit-breiten Datensignale, die die CPUs 1 schreiben und
lesen, werden somit in den zwei DRAMs 4 ohne Überlappung ver
teilt und gespeichert. Das heißt, die Vielzahl der DRAMs 4
speichert die Datensignale, deren Bitbreite in eine Vielzahl
von Gruppen (d. h. in Bitscheiben) eingeteilt ist.
Der gleiche 32-Bit-breite Befehl wird gemeinsam in beide zu
den Einrichtungen 10a und 10b gehörende CPUs 1 eingegeben.
Demnach führen die zwei CPUs 1 gleichzeitig vollständig glei
che Verarbeitungsvorgänge synchron mit dem gemeinsamen Takt
signal aus. Infolgedessen geben die zwei CPUs 1 gleichzeitig
vollständig gleiche Datensignale aus. Die von den CPUs 1 zu
den CPU-Busschnittstellen 3 ausgegebenen Datensignale werden
wie vorstehend beschrieben in Bitscheiben eingeteilt und dann
zu den Speicherabschnitten 12 übertragen.
Die aus den CPUs 1 zu den Eingabe-/Ausgabeschnittstellen 2
ausgegebenen Datensignale werden vollständig, d. h. in der
Breite von 32 Bits, zu der externen Busleitung 29 gesendet.
Daher werden die gleichen Datensignale gleichzeitig aus den
Einrichtungen 10a und 10b auf die externe Busleitung 29 aus
gegeben. Alternativ dazu können die Eingabe-/Aus
gabeschnittstellen 2 derart aufgebaut sein, daß lediglich
eine der Einrichtungen 10a und 10b das Datensignal auf die
externe Busleitung 29 gibt.
Wie die CPU-Busschnittstellen 3 können die Eingabe-/Aus
gabeschnittstellen 2 zur Einteilung der aus den CPUs 1
aus gegebenen Datensignale in Bitscheiben und dann zu deren
Ausgabe zu der externen Busleitung 29 ausgebildet sein. Bei
spielsweise können die Eingabe-/Ausgabeschnittstellen 2 der
art aufgebaut sein, daß die niederwertigen 16 Bits aus der
Eingabe-/Ausgabeschnittstelle 2 in der Einrichtung 10a ausge
geben werden, und die höherwertigen 16 Bits aus der Eingabe-/Aus
gabeschnittstelle 2 in der Einrichtung 10b zu der exter
nen Busleitung 29 ausgegeben werden.
Von der externen Busleitung 29 in die CPUs 1 eingegebene Da
tensignale werden gleichzeitig beiden Einrichtungen 10a und
10b mit einer Breite von 32 Bits zugeführt. Dadurch können
die zwei CPUs 1 für die Einrichtungen 10a und 10b immer die
gleichen Verarbeitungsvorgänge zur gleichen Zeit ausführen.
Wie es vorstehend beschrieben ist, kann die Vorrichtung 101
durch Kombinationen bekannter herkömmlicher Vorrichtungsab
schnitte ausgebildet werden, abgesehen davon, daß die Viel
zahl der Verarbeitungsabschnitte 11 und die Vielzahl der
Speicherabschnitte 12 charakteristisch über die Querverbin
dungen 21 bis 23 verbunden sind, wobei die CPU-
Busschnittstellen 3 auf einfache Weise modifiziert sind. Das
heißt, anders als die herkömmlichen Vorrichtungen 151 und 152
realisiert die Vorrichtung 101 auf kompatible Weise die Ver
besserung der Verarbeitungsgeschwindigkeit der Vorrichtung
und die Verbesserung der Speicherkapazität ohne das Erforder
nis einer bestimmten komplizierten Struktur.
Die in den Fig. 1 und 2 gezeigte Vorrichtung 101 ist ein
Beispiel, bei dem ein 32-Bit-breites Datensignal in zwei
Gruppen von 16-Bit-breiten Signalen geschnitten wird ("bit
sliced"), und dann in den zwei DRAMs 4 gespeichert wird. Wenn
jede CPU 1 Verarbeitungsvorgänge in Einheiten von N(<2) Bits
durchführt, kann die Vorrichtung 101 allgemein derart erwei
tert werden, daß jedes Signal in N/L Gruppen von Signalen mit
einer Bitbreite von L(1≦L≦N/2) mittels Bitscheiben eingeteilt
wird und in den N/L-DRAMs 4 gespeichert wird. Die in den Fig.
1 und 2 gezeigte Vorrichtung 101 entspricht einem Bei
spiel mit N=32 und L=16, bzw. einem Beispiel, bei dem die An
zahl von Gruppen minimal (=2) ist.
Je größer die Anzahl von Gruppen (=N/L) wird, desto weiter
dehnt sich der Speicherplatz, auf den die CPU 1 zugreifen
kann (d. h. die Speicherkapazität) aus. Fig. 3 zeigt ein Bei
spiel mit N=32 und L=8. Diese Vorrichtung 102 enthält vier
Einrichtungen 10e bis 10h. Jede der Einrichtungen 10e bis 10h
enthält einen Verarbeitungsabschnitt 13 und einen Speicherab
schnitt 14.
Jeder Speicherabschnitt 14 kann Datensignale in Einheiten von
8 Bits lesen und schreiben. Ein Verarbeitungsabschnitt 13
schneidet 8 Bits aus einem 32-Bit-breiten Datensignal aus,
das durch durch die CPU 1 (nicht gezeigt) auszuführende Ver
arbeitungsvorgänge erhalten wird, die in den zu der gleichen
Einrichtung 10e bis 10h gehörenden Speicherabschnitt 14 über
die Querverbindung 41 geschrieben werden. In einen Verarbei
tungsabschnitt 13 wird ein 32-Bit-breites Datensignal einge
geben, das durch Zusammenfassung von Datensignalen ausgebil
det wird, die in einer Breite von 8 Bits aus den Speicherab
schnitten 14 über die Querverbindungen 42 bis 45 gelesen wer
den.
Ist bei dieser Vorrichtung 102 die Fläche eines Einzel-
Halbleiterchips und der Grad der Elementintegration gleich
bezüglich der Vorrichtung 101, ermöglicht es diese Vorrich
tung 102 den CPUs 1, auf einen Speicherplatz zuzugreifen, der
zweimal so groß ist wie der in der Vorrichtung 101 vorgesehe
ne. Es besteht kein Unterschied zwischen der Vorrichtung 101
und der Vorrichtung 102 bezüglich der Anzahl von Pins, die
für jeden Halbleiterchip zum Senden von aus jedem Speicherab
schnitt 14 gelesenen Datensignalen zu den einzelnen Verarbei
tungsabschnitten 13 erforderlich sind.
Demnach kann die Vorrichtung 102 die Bitbreite der in die
Verarbeitungsabschnitte 13 eingegebenen Datensignale bis auf
das gleiche Ausmaß wie bei der Vorrichtung 101 erhöhen. Das
heißt, die Vorrichtung 102 ermöglicht es den Verarbeitungsab
schnitten, auf einen Speicherplatz bzw. eine Speicherkapazi
tät zuzugreifen, die gegenüber der der Vorrichtung 101 ver
größert ist, während die Übertragungsgeschwindigkeit der Da
tensignale verglichen mit der der Vorrichtung 101 beibehalten
wird.
Obwohl die Fig. 1 bis 3 Beispiele zeigen, in denen ein
N-Bit-breites Datensignal gleichmäßig in Signale mit der glei
chen Datenbreite L (<N/2) geschnitten wird, kann die Vorrich
tung auch zum nicht-gleichmäßigen Schneiden der Signale aus
gebildet werden. Das heißt, es ist möglich, die Vorrichtung
derart aufzubauen, daß ein N-Bit-breites Datensignal in in
(<2) Gruppen mit Datenbreiten L1, L2, . . ., Lm geschnitten
wird. Dann gilt die Beziehung L1+L2+. . .+Lm=N.
Ist jedoch L1=L2=. . .=Lm=L, d. h. ist das Signal gleichmäßig in
Bitscheiben geschnitten, bietet die Struktur den Vorteil, daß
die Einzel-Halbleiterchips (beispielsweise die Einrichtungen
10a, 10b) identisch in den Hauptabschnitten abgesehen von den
CPU-Busschnittstellen 3 aufgebaut werden können (Fig. 2).
Fig. 4 zeigt ein Blockschaltbild des Aufbaus einer Datenver
arbeitungsvorrichtung gemäß einem zweiten bevorzugten Ausfüh
rungsbeispiel. Diese Vorrichtung 103 unterscheidet sich cha
rakteristisch von den Vorrichtungen 101 und 102 des ersten
bevorzugten Ausführungsbeispiels darin, daß die zu den Ein
richtungen 50a bis 50d gehörenden CPUs 61 zumindest einen
Teil der Verarbeitungsvorgänge gemeinsam haben, anstelle die
völlig gleichen Verarbeitungsvorgänge durchzuführen.
Die auf dem Substrat 9 vorgesehenen Einrichtungen 50a bis 50d
sind jeweils aus einem Einzel-Halbleiterchip gebildet. Jeder
Einzel-Halbleiterchip ist mit einem Verarbeitungsabschnitt 51
und einem Speicherabschnitt 14 ausgestattet. Jeder Speicher
abschnitt 14 enthält eine Speicherbusschnittstelle 65 und ei
nen Cache-Speicher 66 sowie einen DRAM 64 als Hauptabschnitt.
Der DRAM 64, der Cache-Speicher 66 und die Speicherbus
schnittstelle 65 sind identisch wie der DRAM 4, der Cache-
Speicher 6 und die Speicherbusschnittstelle 5 in Fig. 1 aus
gebildet und funktionieren identisch, abgesehen davon, daß
sie Datensignale verschiedener Bitbreiten verarbeiten.
Jeder Verarbeitungsabschnitt 51 weist eine Eingabe-/Aus
gabeschnittstelle 2 und CPU-Busschnittstellen 63 und 67
sowie den Hauptabschnitt bzw. die CPU 61 auf. Die CPUs 61 für
die Einrichtungen 50a bis 50d werden mit einem in dem Taktge
neratorabschnitt 25 erzeugten Taktsignal gemeinsam über eine
nicht gezeigte Taktquerverbindung versorgt. Jede CPU 61 führt
Verarbeitungsvorgänge schrittweise synchronisiert mit dem
Taktsignal aus. Die zu den Einrichtungen 50a bis 50d gehören
den Verarbeitungsabschnitte 51 können mit einer außerhalb der
Vorrichtung 103 vorhandenen (nicht gezeigten) externen Bus
leitung über Anschlüsse 77 an dem Substrat 9 verbunden wer
den.
Die CPU 61 vom 32-Bit-Typ, die Eingabe-/Ausgabeschnittstelle
2, der Anschluß 77 und die externe Busleitung tauschen
32-Bit-breite Datensignale aus. In jeder Einrichtung 50a bis 50d
tauschen die CPU 61 und der Speicherabschnitt 14 in Bitschei
ben geschnittene 8-Bit-breite Datensignale über die CPU-
Busschnittstelle 63 und Querverbindungen 71 und 72 und 81 und
82 aus.
Ferner tauschen die zu den Einrichtungen 50a bis 50d gehören
den CPUs 61 dekodierte Informationssignale oder Abrufinforma
tionssignale miteinander über eine interne Busleitung 75, die
CPU-Busschnittstellen 61 und die Querverbindungen 83 und 84
aus. Die Adressierung jedes DRAMs 64 wird mittels eines von
der CPU 61 über die Querverbindung 70 gesendeten Adreßsignals
erreicht.
Fig. 5 zeigt ein Blockschaltbild des inneren Aufbaus einer
CPU 61. Gleichermaßen wie eine bekannte herkömmliche CPU ent
hält die CPU 61 einen Ausführungsabschnitt 90 und einen Steu
erabschnitt 91. Der Steuerabschnitt 91 enthält einen Abrufab
schnitt 92 und einen Dekodierabschnitt 93, und der Ausfüh
rungsabschnitt 90 enthält einen Verarbeitungsausführungsab
schnitt 95 und einen Schreibabschnitt 94. Der Abrufabschnitt
92 ist ein Vorrichtungsabschnitt zur Entnahme von in dem DRAM
64 gespeicherten Befehlen über die Querverbindung 82. Die
entnommenen Befehle sind nicht die 32-Bit-breiten Befehle,
sondern in Bitscheiben geschnittene 8-Bit-breite Teilbefehle,
die Teile der Befehle bilden.
Ein entnommener Teilbefehl wird unabhängig in ein dekodiertes
Informationssignal durch den Dekodierabschnitt 93 umgewan
delt. Da der Teilbefehl nur einen Teil des Befehls bildet,
kann der Ausführungsabschnitt 90 die normale Ausführungsver
arbeitung nur mit dem dekodierten Informationssignal nicht
ausführen. Der Dekodierabschnitt 93 sendet daher das deko
dierte Informationssignal zu der CPU-Busschnittstelle 67 über
die Querverbindung 83.
Die CPU-Busschnittstelle 67 sendet das dekodierte Informati
onssignal, das von dem Dekodierabschnitt 93 zugeführt wurde,
über die Querverbindung 73 zu der internen Busleitung 75.
Dieser Vorgang wird auf die gleiche Weise in allen Einrich
tungen 50a bis 50d durchgeführt. Das heißt, der internen Bus
leitung 75 werden die dekodierten Informationssignale von den
vier Verarbeitungsabschnitten 51 gleichzeitig zugeführt.
Jeder Dekodierabschnitt 93 empfängt über die CPU-
Busschnittstelle 67 und die Querverbindung 84 die dekodierten
Informationsignale, die von den anderen drei Dekodierab
schnitten 93 auf die interne Busleitung 75 gegeben werden.
Dann nimmt der Dekodierabschitt 93 auf die empfangenen deko
dierten Informationssignale bezug, um schließlich die Deko
dierung des 32-Bit-breiten Befehls zu erreichen. Das resul
tierende dekodierte Signal wird dem Ausführungsabschnitt 90
zugeführt.
Der Ausführungsabschnitt 90 führt eine Ausführungsverarbei
tung auf der Grundlage des dekodierten Signals durch. Demnach
führen die zu den Einrichtungen 50a bis 50d gehörenden jewei
ligen Ausführungsabschnitte 90 die gleiche Verarbeitung auf
der Grundlage des gleichen dekodierten Signals durch. Des
weiteren werden die Ausführungsverarbeitungen gleichzeitig in
Synchronisation mit dem von dem Taktgeneratorabschnitt 25 zu
geführten Taktsignal durchgeführt. Die Ausführungsverarbei
tungen werden durch die in den Ausführungsabschnitten 90 vor
gesehenen Verarbeitungsausführungsabschnitte 95 durchgeführt.
Die durch die Ausführungsverarbeitungen erhaltenen Datensi
gnale werden von den Verarbeitungsausführungsabschnitten 95
zu den Schreibabschnitten 94 gesendet.
Jeder Schreibabschnitt 94 schneidet die 32-Bit-breiten Daten
signale in eine Breite von 8 Bits und gibt diese dann zu der
CPU-Busschnittstelle 63 über die Querverbindung 81 aus, oder
der Schreibabschnitt 94 kann das Datensignal vollständig mit
32-Bit-Breite ausgeben, und die CPU-Busschnittstelle 63 kann
es in eine Breite von 8 Bits schneiden. Somit teilen sich die
zu den Einrichtungen 50a bis 50d gehörenden CPUs 61 anders
als die CPUs 1 (Fig. 2) einen Teil der Verarbeitung, anstatt
die gesamte Verarbeitung gleichzeitig durchzuführen.
Die Folge der Verarbeitung vom Abrufen bis zum Schreiben wird
wiederholt in der Form einer sogenannten Pipeline-
Verarbeitung synchron mit dem von dem Taktgeneratorabschnitt
25 zugeführten Taktsignal ausgeführt. Fig. 6 zeigt ein
Zeitablaufdiagramm, das die Pipeline-Verarbeitung in der CPU
61 darstellt. Wie es in Fig. 6 gezeigt ist, holt der Abrufab
schnitt 92 aufeinanderfolgend Befehle 1, 2, 3, . . . aus dem
DRAM 64 synchron mit Impulsen des Taktsignals. Das heißt, wie
es vorstehend beschrieben ist, holt ein zu einer CPU 61 gehö
render Abrufabschnitt 92 Teilbefehle, die einen Teil der Be
fehle bilden.
Bei der Betrachtung eines Verarbeitungsablaufs eines Befehls,
beispielsweise des Befehls 1, wird dieser durch den Abrufab
schnitt 92 abgerufen, durch den Dekodierabschnitt 93 deko
diert, durch den Verarbeitungsausführungsabschnitt 95 ausge
führt und durch den Schreibabschnitt 94 seriell mit jedem Im
puls des Taktsignals geschrieben. Das heißt, die Folge der
Verarbeitungen eines Befehls 1 wird aufeinanderfolgend durch
jeden Vorrichtungsabschnitt mit jedem Impuls des Taktsignals
ausgeführt.
Dann wird bei dem Impuls des Taktsignals einen Impuls später
die Folge der Verarbeitungen des nächsten Befehls 2 aufeinan
derfolgend auf die gleiche Weise durchgeführt. Bei der Be
trachtung eines Vorrichtungsabschnitts, beispielsweise des
Dekodierabschnitts 93, dekodiert dieser demnach die Befehle
1, 2, 3, . . . in der Reihenfolge ohne Unterbrechung mit jedem
Impuls des Taktsignals. Die CPU 61 verarbeitet die Befehle
nacheinander entsprechend der sogenannten Pipeline-
Verarbeitung.
Fig. 7 zeigt ein Zeitablaufdiagramm, das den Ablauf der Ver
arbeitung vom Abrufen zum Schreiben entsprechend einem Befehl
ausführlicher zeigt. In diesem Beispiel ist der Zyklus des
Taktsignals auf 25 nsec eingestellt. Während der Taktperiode,
in der das Abrufen durchgeführt wird, wird ein bestimmtes
Adreßsignal sofort nach Beginn ausgegeben. Von dem Beginn der
Ausgabe des Adreßsignals bis zu dem Erhalt des in dem DRAM 64
gespeicherten Befehls (gelesene Daten in Fig. 7) an dem Ab
rufabschnitt 92 tritt üblicherweise eine erhebliche Verzöge
rung auf. In dem in Fig. 7 gezeigten Beispiel beträgt diese
Verzögerung 20 nsec.
In der nächsten Taktperiode wird die Dekodierung durchge
führt. Es dauert lediglich ungefähr 4 nsec, bevor das deko
dierte Informationssignal nach dem Beginn der Dekodierperiode
ausgegeben wird. Die Dekodierung dauert nicht so lange wie
das Abrufen. Das dekodierte Informationssignal wird unter den
vier Dekodierabschnitten 93 ausgetauscht. Danach wird
schließlich ein dekodiertes Signal, wie es durch den Ausfüh
rungsabschnitt 90 ausgeführt werden kann, ausgegeben. Da das
dekodierte Informationssignal in derart kurzer Zeit von unge
fähr 4 nsec erhalten werden kann, kann das dekodierte Endsi
gnal in einer Periode von 25 nsec mit ausreichendem Spielraum
erhalten werden.
In der nächsten Taktperiode führt der Verarbeitungsausfüh
rungsabschnitt 95 eine Ausführungsverarbeitung durch. Übli
cherweise erfordert auch die Ausführungsverarbeitung einen
erheblichen Zeitabschnitt. In dem in Fig. 7 gezeigten Bei
spiel dauert es 20 nsec, bevor das Ausführungsdatensignal als
Ergebnis der Ausführungsverarbeitung nach dem Beginn der Aus
führungsperiode ausgegeben wird. In der folgenden Taktperiode
wird das Ausführungsdatensignal als Schreibdatensignal für
den Schreibabschnitt 94 ausgegeben.
Da somit in der Vorrichtung 103 Datensignale von dem Spei
cherabschnitt 14 zu dem Verarbeitungsabschnitt 51 lediglich
über die im Innern des Einzel-Halbleiterchips vorgesehene
Querverbindung 72 übertragen werden, wird das Problem der
Übertragungsverzögerung von Datensignalen gelöst. Des weite
ren wird der Vorgang des Austauschs von Signalen zwischen den
Einrichtungen 50a bis 50d über jeden Einzel-Halbleiterchip,
was derart große Verzögerungen verursacht, die nicht vernach
lässigbar sind, in der Dekodierperiode durchgeführt, die eine
Taktperiode darstellt, die am wenigsten unter Zeitdruck
steht. Daher trägt die Verringerung der Datensignalübertra
gungsverzögerung, die in der Vorrichtung 103 erreicht wird,
effektiv zur Verbesserung der Verarbeitungsgeschwindigkeit
bei.
Des weiteren ist es möglich, ausschließlich Pins zu verwen
den, die an einem Einzel-Halbleiterchip vorgesehen werden
können, um die über die interne Busleitung 75 übertragenen
dekodierten Informationssignale weiterzugeben. Daher kann
durch Vergrößerung der Bitbreite der dekodierten Informati
onssignale, die über die interne Busleitung 75 ausgetauscht
werden, die Geschwindigkeit der Übertragung der dekodierten
Informationssignale verbessert werden, und außerdem kann die
Bitbreite, die die CPU 61 als Verarbeitungseinheit behandelt,
leicht auf eine 64-Bit-Breite, eine 128-Bit-Breite, usw. er
weitert werden. Dies verbessert weiter die Verarbeitungsge
schwindigkeit der Vorrichtung.
Fig. 8 zeigt ein Blockschaltbild eines anderen Beispiels des
inneren Aufbaus der CPU 61. Dieses Beispiel unterscheidet
sich charakteristisch von dem in Fig. 5 gezeigten Beispiel
darin, daß die Querverbindung 83 mit dem Ausgang des Abrufab
schnitts 92 anstatt mit dem Ausgang des Dekodierabschnitts 93
verbunden ist. Der Abrufabschnitt 92 entnimmt einen 8-Bit
breiten Teilbefehl, der einen Teil eines Befehls bildet, der
in dem DRAM 64 gespeichert ist, über die Querverbindung 82
und gibt dann ein Abrufinformationssignal aus. Der Abrufab
schnitt 92 weist beispielsweise eine Latch-Schaltung auf, die
das gleiche Signal wie den abgerufenen Teilbefehl an ihrem
Ausgang als Abrufinformationssignal hält.
Dieses Abrufinformationssignal wir dem Dekodierabschnitt 93
zugeführt und wird auch zu der CPU-Busschnittstelle 67 über
die Querverbindung 83 übertragen. Die CPU-Busschnittstelle 67
gibt das Abrufinformationssignal von dem Abrufabschnitt 92
auf die interne Busleitung 75 über die Querverbindung 73.
Dieser Vorgang wird auf die gleiche Weise in allen Einrich
tungen 50a bis 50d durchgeführt. Das heißt, der internen Bus
leitung 75 werden Abrufinformationssignale von den vier Ver
arbeitungsabschnitten 51 gleichzeitig zugeführt.
Der Dekodierabschnitt 93 empfängt über die CPU-
Busschnittstelle 67 und die Querverbindung 84 die von den an
deren drei Abrufabschnitten 92 auf die interne Busleitung 75
gelegten Abrufinformationssignale. Infolgedessen werden dem
Dekodierabschnitt 93 die Abrufinformationssignale von allen
vier Abrufabschnitten 92, die zu den vier Verarbeitungsab
schnitten 51 gehören, zugeführt. Der Dekodierabschnitt 93
nimmt auf die empfangenen Abrufinformationssignale zur Deko
dierung des 32-Bit-breiten Befehls bezug. Das somit erhaltene
dekodierte Signal wird dem Ausführungsabschnitt 90 zugeführt.
Die Verarbeitung in dem Ausführungsabschnitt 90 ist die glei
che wie in dem Beispiel in Fig. 5.
Das Beispiel in Fig. 8 weist einen derartigen Vorteil auf,
daß die Vorrichtungsstruktur einfach ist, da die vier CPUs 61
nicht dekodierte Abrufinformationssignale austauschen. Des
weiteren kann der Dekodierabschnitt 93 das Abrufinformations
signal in der Dekodierperiode entnehmen, die eine Taktperiode
darstellt, die am wenigsten zeitkritisch ist. In diesem Fall
trägt auf ähnliche Weise wie bei dem in Fig. 5 gezeigten Bei
spiel die Verringerung der Übertragungsverzögerungen der Da
tensignale effektiv zur Verbesserung der Verarbeitungsge
schwindigkeit bei.
Wenn das in dem Abrufabschnitt 92 abgerufene Datensignal kein
ein Programm bildender Befehl sondern ein Datensignal zur
Verarbeitung bzw. Operation (beispielsweise numerische Daten,
Daten mit Logikwert, usw.) sind, führt der Ausführungsab
schnitt 90 eine Verarbeitung bzw. Operation (beispielsweise
eine Addition, logische Operation, usw.) beruhend auf dem Da
tensignal zur Verarbeitung durch. Zu diesem Zeitpunkt ist die
Dekodierung des Befehls durch den Dekodierabschnitt 93 nicht
erforderlich, so daß das Abrufinformationssignal vollständig
beispielsweise zu dem Ausführungsabschnitt 90 gesendet wird.
Obwohl die vorstehend beschriebenen Beispiele Systeme aufzei
gen, in denen sich lediglich die Steuerabschnitte 91 die Ope
rationsverarbeitung bzw. Verarbeitungsvorgänge in den in der
Vielzahl der Einrichtungen 50a bis 50d vorgesehenen CPUs 61
teilen, ist es auch möglich, eine Vorrichtung derart auszu
bilden, daß die Ausführungsabschnitte 90 enthaltende Vorrich
tungsabschnitte sich die Verarbeitungsvorgänge teilen. In
diesem Fall ist es möglich, 8-Bit-CPUs, die die Verarbeitung
in Einheiten von 8 Bits durchführen, als CPUs 61 zu verwen
den.
Dann führt beispielsweise bei der Addition von 32-Bit-
Datensignalen jeder Ausführungsabschnitt 90 eine Addition von
8 Bits durch, die durch gleichmäßige Einteilung der 32 Bits
in vier Bitscheiben ausgebildet sind. Dann ist es erforder
lich, Übertragsignale zur Addition unter den Ausführungsab
schnitten 90 auszutauschen, was nicht nur die Querverbindun
gen 83 und 84 zur Verbindung der Dekodierabschnitte 39 son
dern auch Querverbindungen zur Verbindung der Ausführungsab
schnite 90 erfordert.
Bei den vorstehend beschriebenen Vorrichtungen gemäß dem er
sten und zweiten bevorzugten Ausführungsbeispiel entspricht
die Bitbreite der in die Speicherabschnitte 12, 14 geschrie
benen und daraus gelesenen Datensignale der Bitbreite der Da
tensignale, die in die in den Speicherabschnitten 12, 14 aus
gebildeten DRAMs 4, 64 geschrieben bzw. daraus gelesen wer
den.
Beispielsweise tauschen in dem in Fig. 2 gezeigten Beispiel
die CPU-Busschnittstelle 3 und die Speicherbusschnittstelle 5
16-Bit-breite Datensignale aus, und die Speicherbusschnitt
stelle 5, der Cache-Speicher 6 und der DRAM 4 tauschen auch
die gleichen 16-Bit-breiten Datensignale aus. Jedoch können
allgemein die Bitbreiten der Datensignale verschieden sein.
Fig. 9 zeigt ein Blockschaltbild eines Beispiels einer Ein
richtung, die gemäß diesem Konzept ausgebildet ist.
Die in Fig. 9 gezeigte Einrichtung enthält einen Speicherab
schnitt 132 sowie den Verarbeitungsabschnitt 11 in Fig. 2.
Die Einrichtung 130 ist aus einem Einzel-Halbleiterchip ge
bildet, der mit einer anderen Einrichtung 130 parallel, wie
die Einrichtungen 10a und 10b in Fig. 2, zur Ausbildung einer
Datenverarbeitungsvorrichtung verbunden werden kann.
In dem Speicherabschnitt 132 tauschen anders als bei dem DRAM
4 (Fig. 2) die Speicherbusstelle 135, der Cache-Speicher 136
und der DRAM 134 128-Bit-breite Datensignale aus. Das heißt,
die Datensignale werden in einer Breite von 128 Bits in den
DRAM 134 geschrieben und daraus ausgelesen. Die Einrichtung
130 kann die Verarbeitungsgeschwindigkeit weiter verbessern,
da die gleichzeitig in den DRAM 134 geschriebenen und daraus
aus gelesenen Datensignale eine größere Bitanzahl gegenüber
den Einrichtungen 10a und 10b aufweisen.
Fig. 10 zeigt ein Blockschaltbild des Aufbaus einer Einrich
tung gemäß einem vierten bevorzugten Ausführungsbeispiel.
Diese Einrichtung 140 enthält einen Verarbeitungsabschnitt
141 und einen Speicherabschnitt 142. Die Einrichtung 140 ist
aus einem Einzel-Halbleiterchip gebildet, der mit einer ande
ren oder anderen Einrichtungen 140 parallel zur Ausbildung
einer Datenverarbeitungsvorrichtung gleichermaßen wie die
Einrichtungen 10a, 10b (Fig. 2) oder die Einrichtungen 50a
bis 50d (Fig. 4) verbunden werden kann.
Diese Einrichtung 140 unterscheidet sich charakteristisch von
den in den ersten bis dritten bevorzugten Ausführungsbeispie
len gezeigten Einrichtungen dahingehend, daß die Bitbreite
der in den Speicherabschnitt 142 geschriebenen und daraus
ausgelesenen Datensignale variabel ist. Der Verarbeitungsab
schnitt 141 enthält eine CPU-Busschnittstelle 113 zusätzlich
zu der CPU 1 und der Eingabe-/Ausgabeschnittstelle 2. Diese
CPU-Busschnittstelle 113 stellt die Bitbreite Lj der aus dem
Speicherabschnitt 142 gelesenen und in den Speicherabschnitt
142 geschriebenen Datensignale im Ansprechen auf ein von au
ßen über eine Querverbindung 133 eingegebenes Auswahlsignal
frei ein.
Der Speicherabschnitt 142 enthält eine Speicherbusschnitt
stelle 115 sowie den DRAM 134 und den Cache-Speicher 136.
Diese Speicherbusschnittstelle 115 stellt die Bitbreite Lj
der mit der CPU-Busschnittstelle 113 ausgetauschten Datensi
gnale im Ansprechen auf das Auswahlsignal frei ein. Das
heißt, die CPU-Busschnittstelle und die Speicherbusschnitt
stelle 115 stellen die Bitbreite Lj in Übereinstimmung mit
einander im Ansprechen auf das gemeinsam eingegebene Auswahl
signal ein.
Das heißt, mit der Bitbreite Lj als Variable beruhend auf dem
Auswahlsignal wird ein Datensignal mit der Bitbreite Lj von
der CPU-Busschnittstelle 113 in die Speicherbusschnittstelle
115 über die Querverbindung 121 geschrieben, und ein Datensi
gnal der Bitbreite Lj wird aus der Speicherbusschnittstelle
115 in die CPU-Busschnittstelle 113 über die Querverbindung
122 gelesen.
Des weiteren wird ein Datensignal bzw. werden Datensignale
mit einer Bitbreite bzw. Bitbreiten Lj in die CPU-
Busschnittstelle 113 von der Speicherbusschnittstelle bzw.
den Speicherbusschnittstellen 115 für die andere(n) Einrich
tung(en) 140 über eine andere bzw. andere Querverbindungen
122 eingegeben. Die Querverbindungen 122 zur Übertragung der
Datensignale mit der Bitbreite bzw. den Bitbreiten Lj gehören
zu der Busleitung 123 und werden in der Busleitung 123 ent
sprechend dem Auswahlsignal belegt.
Da in dem in Fig. 10 gezeigten Beispiel die CPU 1 vom 32-Bit-
Typ ist, enthält die Busleitung 123 32 Querverbindungen ent
sprechend der 32-Bit-Breite. Beträgt die Bitbreite Lj bei
spielsweise 8 Bits, ist die Busleitung 123 aus vier Querver
bindungen 122 mit jeweils acht Leitungen gebildet. Die Spei
cherbusschnittstelle 115 ist mit allen die Busleitung 123
bildenden Querverbindungen verbunden, wobei die Querverbin
dungen 122, die der durch das Auswahlsignal bestimmten Bit
breite Lj nicht entsprechen, hochohmig werden, und deren Ver
bindungen dann unterbrochen werden, wie es durch gestrichelte
Linien in Fig. 10 gezeigt ist.
Wie die Busleitung 123 weist die Querverbindung 121 auch 32
Querverbindungen bzw. Leitungen auf, so daß sie Datensignale
mit einer maximalen Breite von 32 Bits übertragen kann. Unter
den Querverbindungen sind nur Lj Querverbindungen, die der
durch das Auswahlsignal bestimmten Bitbreite Lj entsprechen,
mit der CPU-Busschnittstelle 113 und der Speicherbusschnitt
stelle 115 verbunden und werden zur Übertragung des Lj-Bit-
Breiten-Datensignals verwendet.
Die Adressierung des DRAMs 134 wird mittels Adreßsignalen,
die von der CPU 1 über die Querverbindung 120 zu dem DRAM 134
übertragen werden, gleichermaßen wie bei den ersten bis drit
ten Ausführungsbeispielen erreicht. Der Speicherabschnitt 142
funktioniert bezüglich des Verarbeitungsabschnitts 141 wie
ein DRAM mit Bitleitungen für Lj Bits entsprechend der Bit
breite Lj, die durch das Auswahlsignal bestimmt wird.
Fig. 11 und Fig. 12 zeigen erläuternde Darstellungen von
Bit-/Wort-Konfigurationen für den Speicherabschnitt 142 in einer
Datenverarbeitungsvorrichtung, die beispielsweise durch die
Verbindung von vier Einrichtungen 140 parallel ausgebildet
ist. In dem in Fig. 11 gezeigten Beispiel sind die Bitbreiten
Lj unter den vier Einrichtungen 140 nicht gleich. Jedoch ent
spricht die Gesamtsumme der Bitbreiten Lj (j=1 bis 4) 32, und
das Produkt der Bitbreite Lj und der Anzahl der Wortleitungen
Wj, Lj×Wj ist allen Einrichtungen 140 gemeinsam.
Dagegen sind in dem in Fig. 12 gezeigten Beispiel die Bit
breiten Lj unter den vier Einrichtungen 140 gleich. Das in
Fig. 12 gezeigte Beispiel wird gegenüber dem allgemeinen in
Fig. 11 gezeigten Beispiel bevorzugt. Es hat den Vorteil des
Gleichmachens der Eigenschaften, wie der Übertragungsrate von
Datensignalen unter den Einrichtungen 140 zusätzlich zu dem
Vorteil der Erleichterung des Einstellens der Bitbreiten Lj.
- (1) Obwohl die vorstehend beschriebenen bevorzugten Ausfüh rungsbeispiele Beispiele aufzeigen, bei denen die Speicher abschnitte DRAMs aufweisen, kann die Erfindung nicht nur DRAMs, sondern auch andere übliche Halbleiterspeicher wie SRAMs (statische Schreib-Lese-Speicher), Nur-Lese- Halbleiter-ROMs usw. verwenden. Die bei den bevorzugten Ausführungsbeispielen beschriebenen Effekte können auch un ter Verwendung allgemeiner Halbleiterspeicher erreicht wer den. Allerdings sind DRAMs mit dem größten Grad an Integra tion unter den allgemeinen Halbleiterspeichern am geeignet sten für die Anwendungen bei der Erfindung. Wenn beispiels weise Halbleiter-ROMs in Fig. 2 verwendet werden, sind die Querverbindungen 21 zur Übertragung von Datensignalen von den Verarbeitungsabschnitten 11 zu den Speicherabschnitten 12 nicht erforderlich.
- (2) Obwohl die vorstehend beschriebenen bevorzugten Ausfüh rungsbeispiele Beispiele aufzeigen, bei denen Verarbei tungsabschnitte CPUs aufweisen, und Programme, die durch die CPUs auszuführende Prozeduren von Verarbeitungsvorgän gen definieren, zuvor in den Halbleiterspeichern wie in den Speicherabschnitten vorgesehenen DRAMs gespeichert werden, können die Verarbeitungsabschnitte im allgemeinen aus Lo gikschaltungen (beispielsweise Kombinationen von Logikele menten) gebildet sein. In diesem Fall werden nicht Program me in den Halbleiterspeichern gespeichert, sondern es wer den den Logikschaltungen zuzuführende Datensignale zuvor gespeichert. In diesem Fall ist die Erfindung besonders dann von Nutzen, wenn die Logikschaltungen auf der Grundla ge von Datensignalen mit großer Datenmenge arbeiten, d. h., wenn der Speicherplatz des Halbleiterspeichers beispiels weise eine Speicherkapazität von 1 Megabit oder mehr auf weist.
Erfindungsgemäß ist eine Datenverarbeitungsvorrichtung offen
bart, die die Verarbeitungsgeschwindigkeit und Speicherkapa
zität eines Halbleiterspeichers, die ein Verarbeitungsab
schnitt ausnutzen kann, kompatibel verbessert. Jede Einrich
tung (10a, 10b) in der Vorrichtung, die jeweils einen Verar
beitungsabschnitt (11) und einen Speicherabschnitt (12) auf
weist, ist aus einem Einzel-Halbleiterchip gebildet. Ein Da
tensignal wird getrennt in zwei Speicherabschnitten (12) in
einer Bit-Scheiben-Form gespeichert, und jeder der zwei Ver
arbeitungsabschnitte (11) kann das in der Gesamtheit der zwei
Speicherabschnitte (12) gespeicherte 32-Bit-breite Datensi
gnal über Querverbindungen (22, 23) verwenden. Das heißt, je
der Verarbeitungsabschnitt (11) kann eine Speicherkapazität
ausnutzen, die zweimal größer als die Kapazität ist, die in
einem Einzel-Halbleiterchip sichergestellt werden kann. Als
Querverbindungen zur Verbindung der Halbleiterchips sind le
diglich die Querverbindungen (22, 23) zur Übertragung von Da
tensignalen von den zwei Speicherabschnitten zu den zwei Ver
arbeitungsabschnitten (11) vorgesehen. Daher kann die Bit
breite der Querverbindungen (22, 23) zur Erhöhung der Über
tragungsgeschwindigkeit der Datensignale und zur Erhöhung der
Verarbeitungsgeschwindigkeit der Vorrichtung erhöht werden.
Claims (13)
1. Datenverarbeitungsvorrichtung mit
m (m≧2) Verarbeitungsabschnitten (11; 13; 51; 141),
m Speicherabschnitten (12; 14, 132; 142) und
einer Querverbindung (20-23; 41-45; 70-73, 75; 120-123) zur Verbindung der m Verarbeitungsabschnitte und der m Spei cherabschnitte,
wobei die m Verarbeitungsabschnitte jeweils m CPUs (1; 61) aufweisen,
wobei die m Speicherabschnitte jeweils m Halbleiterspei cher (4; 64; 134) aufweisen,
wobei die m Halbleiterspeicher eine Folge von Datensi gnalen mit N-Bit-Breite (N<2) einschließlich eines die Verar beitungsvorgänge der m CPUs definierenden Programms speichern können, wobei die Datensignale in in Scheibensignale jeweils mit Bitbreiten L1, L2, . . ., Lm (L1, L2, . . ., Lm≧1; L1+L2+. . .+Lm=N) eingeteilt sind, und die m Scheibensignale jeweils den m Halbleiterspeichern zuordenbar sind,
wobei die m CPUs die in den gesamten m Halbleiterspei chern gespeicherten Datensignale mit N-Bit-Breite lesen und aufeinanderfolgend Verarbeitungen beruhend auf den N-Bit- Breiten Datensignalen ausführen, und
wobei m Paare, die jeweils einen der m Verarbeitungsab schnitte und einen der m Speicherabschnitte enthalten, je weils in m Einzel-Halbleiterchips (9) ausgebildet sind, die voneinander getrennt sind.
m (m≧2) Verarbeitungsabschnitten (11; 13; 51; 141),
m Speicherabschnitten (12; 14, 132; 142) und
einer Querverbindung (20-23; 41-45; 70-73, 75; 120-123) zur Verbindung der m Verarbeitungsabschnitte und der m Spei cherabschnitte,
wobei die m Verarbeitungsabschnitte jeweils m CPUs (1; 61) aufweisen,
wobei die m Speicherabschnitte jeweils m Halbleiterspei cher (4; 64; 134) aufweisen,
wobei die m Halbleiterspeicher eine Folge von Datensi gnalen mit N-Bit-Breite (N<2) einschließlich eines die Verar beitungsvorgänge der m CPUs definierenden Programms speichern können, wobei die Datensignale in in Scheibensignale jeweils mit Bitbreiten L1, L2, . . ., Lm (L1, L2, . . ., Lm≧1; L1+L2+. . .+Lm=N) eingeteilt sind, und die m Scheibensignale jeweils den m Halbleiterspeichern zuordenbar sind,
wobei die m CPUs die in den gesamten m Halbleiterspei chern gespeicherten Datensignale mit N-Bit-Breite lesen und aufeinanderfolgend Verarbeitungen beruhend auf den N-Bit- Breiten Datensignalen ausführen, und
wobei m Paare, die jeweils einen der m Verarbeitungsab schnitte und einen der m Speicherabschnitte enthalten, je weils in m Einzel-Halbleiterchips (9) ausgebildet sind, die voneinander getrennt sind.
2. Datenverarbeitungsvorrichtung nach Anspruch 1, wobei
jede der m CPUs die in den gesamten m Halbleiterspeichern ge
speicherten Datensignale mit N-Bit-Breite liest und aufeinan
derfolgend Verarbeitungen beruhend auf den Datensignalen mit
N-Bit-Breite ausführt, und infolgedessen die m CPUs gleiche
Verarbeitungen ausführen.
3. Datenverarbeitungsvorrichtung nach Anspruch 2,
wobei die m Verarbeitungsabschnitte ferner m erste Schnittstellen (3; 113) aufweisen, die jeweils mit den m CPUs verbunden sind,
wobei die m Speicherabschnitte ferner m zweite Schnitt stellen (5; 135; 115) aufweisen, die jeweils mit den m Halb leiterspeichern verbunden sind,
wobei die Querverbindung die m ersten und zweiten Schnittstellen zur Verbindung jeder der m CPUs mit allen m Halbleiterspeichern verbindet,
wobei die m zweiten Schnittstellen die m Scheibensignale jeweils aus den m Halbleiterspeichern lesen,
wobei jede der m ersten Schnittstellen alle m Scheiben signale empfängt, die jeweils durch die m zweiten Schnitt stellen gelesen wurden, und die Datensignale mit N-Bit-Breite neu konfiguriert und dann die Datensignale mit N-Bit-Breite in eine der m CPUs eingibt, die zu einem der m Verarbeitungs abschnitte gehört und diesem gemeinsam ist, und
wobei die ersten und zweiten Schnittstellen die Bitbrei ten L1, L2, . . ., Lm im Ansprechen auf ein von außen eingegebe nes Auswahlsignal veränderbar einstellen.
wobei die m Verarbeitungsabschnitte ferner m erste Schnittstellen (3; 113) aufweisen, die jeweils mit den m CPUs verbunden sind,
wobei die m Speicherabschnitte ferner m zweite Schnitt stellen (5; 135; 115) aufweisen, die jeweils mit den m Halb leiterspeichern verbunden sind,
wobei die Querverbindung die m ersten und zweiten Schnittstellen zur Verbindung jeder der m CPUs mit allen m Halbleiterspeichern verbindet,
wobei die m zweiten Schnittstellen die m Scheibensignale jeweils aus den m Halbleiterspeichern lesen,
wobei jede der m ersten Schnittstellen alle m Scheiben signale empfängt, die jeweils durch die m zweiten Schnitt stellen gelesen wurden, und die Datensignale mit N-Bit-Breite neu konfiguriert und dann die Datensignale mit N-Bit-Breite in eine der m CPUs eingibt, die zu einem der m Verarbeitungs abschnitte gehört und diesem gemeinsam ist, und
wobei die ersten und zweiten Schnittstellen die Bitbrei ten L1, L2, . . ., Lm im Ansprechen auf ein von außen eingegebe nes Auswahlsignal veränderbar einstellen.
4. Datenverarbeitungsvorrichtung nach Anspruch 3,
wobei jeder der m Halbleiterspeicher lesbar und be schreibbar ist,
wobei die m ersten Schnittstellen jeweils m Ausschnitt signale jeweils mit den Bitbreiten L1, L2, . . ., Lm, die verän derbar eingestellt wurden, aus den aus den m CPUs ausgegebe nen m N-Bit-Breiten Datensignalen ausschneiden und die m Aus schnittsignale jeweils den m zweiten Schnittstellen zuführen,
wobei die m zweiten Schnittstellen jeweils die m Aus schnittsignale als die m Scheibensignale in die m Halbleiter speicher schreiben, und
wobei, wenn die m Ausschnittsignale jeweils von den m ersten Schnittstellen zu den m Halbleiterspeichern über die m zweiten Schnittstellen übertragen werden, jedes der m Aus schnittsignale innerhalb des gleichen der m Einzel- Halbleiterchips übertragen wird.
wobei jeder der m Halbleiterspeicher lesbar und be schreibbar ist,
wobei die m ersten Schnittstellen jeweils m Ausschnitt signale jeweils mit den Bitbreiten L1, L2, . . ., Lm, die verän derbar eingestellt wurden, aus den aus den m CPUs ausgegebe nen m N-Bit-Breiten Datensignalen ausschneiden und die m Aus schnittsignale jeweils den m zweiten Schnittstellen zuführen,
wobei die m zweiten Schnittstellen jeweils die m Aus schnittsignale als die m Scheibensignale in die m Halbleiter speicher schreiben, und
wobei, wenn die m Ausschnittsignale jeweils von den m ersten Schnittstellen zu den m Halbleiterspeichern über die m zweiten Schnittstellen übertragen werden, jedes der m Aus schnittsignale innerhalb des gleichen der m Einzel- Halbleiterchips übertragen wird.
5. Datenverarbeitungsvorrichtung nach Anspruch 1 oder 2,
wobei jeder der m Halbleiterspeicher lesbar und be schreibbar ist,
wobei beim Schreiben der Datensignale mit N-Bit-Breite in die m Halbleiterspeicher die m CPUs die m Scheibensignale, die durch Einteilung der Datensignale in Scheiben gebildet werden, jeweils in die m Halbleiterspeicher schreiben, und
wobei, wenn die m Scheibensignale jeweils von den m CPUs zu den m Halbleiterspeichern übertragen werden, jedes der m Scheibensignale innerhalb des gleichen der m Einzel- Halbleiterchips übertragen wird.
wobei jeder der m Halbleiterspeicher lesbar und be schreibbar ist,
wobei beim Schreiben der Datensignale mit N-Bit-Breite in die m Halbleiterspeicher die m CPUs die m Scheibensignale, die durch Einteilung der Datensignale in Scheiben gebildet werden, jeweils in die m Halbleiterspeicher schreiben, und
wobei, wenn die m Scheibensignale jeweils von den m CPUs zu den m Halbleiterspeichern übertragen werden, jedes der m Scheibensignale innerhalb des gleichen der m Einzel- Halbleiterchips übertragen wird.
6. Datenverarbeitungsvorrichtung nach Anspruch 5, wobei
jeder der m Halbleiterspeicher ein dynamischer RAM ist.
7. Datenverarbeitungsvorrichtung nach Anspruch 6,
wobei die m Speicherabschnitte ferner m Cache-Speicher (6; 66; 116; 136) umfassen, die jeweils mit den m dynamischen RAMs verbunden sind, und
wobei die Datensignale über die jeweils mit den m dyna mischen RAMs verbundenen m Cache-Speicher aus den m dynami schen RAMs gelesen und in die m dynamischen RAMs geschrieben werden.
wobei die m Speicherabschnitte ferner m Cache-Speicher (6; 66; 116; 136) umfassen, die jeweils mit den m dynamischen RAMs verbunden sind, und
wobei die Datensignale über die jeweils mit den m dyna mischen RAMs verbundenen m Cache-Speicher aus den m dynami schen RAMs gelesen und in die m dynamischen RAMs geschrieben werden.
8. Datenverarbeitungsvorrichtung nach Anspruch 1, wobei
jede der m CPUs lediglich eines der m Scheibensignale mit ei
ner Bitbreite Li (i Element aus 1, 2, . . ., m), das in einem
der m Halbleiterspeicher gespeichert ist, der in einem der m
Einzel-Halbleiterchips mit diesem gemeinsam ausgebildet ist,
liest, und zumindest die Gesamtheit der m CPUs eine Verarbei
tung beruhend auf den Datensignalen mit N-Bit-Breite aufein
anderfolgend ausführt.
9. Datenverarbeitungsvorrichtung nach Anspruch 8,
wobei jede der m CPUs einen Dekodierabschnitt (93) und einen Ausführungsabschnitt (90) aufweist,
wobei jedesmal, wenn der Dekodierabschnitt das eine der in Scheibensignale dekodiert, der Dekodierabschnitt die erhal tenen Dekodierinformationen allen anderen CPUs zuführt und durch alle anderen CPUs erhaltene Dekodierinformationen zur Vervollständigung der Dekodierung der Datensignale mit N-Bit- Breite empfängt, und
wobei der Ausführungsabschnitt dekodierte Ergebnisse der Datensignale mit N-Bit-Breite, die in dem Dekodierabschnitt erhalten werden, als Eingangssignal zur Ausführung einer Ver arbeitung beruhend auf den Datensignalen mit N-Bit-Breite empfängt.
wobei jede der m CPUs einen Dekodierabschnitt (93) und einen Ausführungsabschnitt (90) aufweist,
wobei jedesmal, wenn der Dekodierabschnitt das eine der in Scheibensignale dekodiert, der Dekodierabschnitt die erhal tenen Dekodierinformationen allen anderen CPUs zuführt und durch alle anderen CPUs erhaltene Dekodierinformationen zur Vervollständigung der Dekodierung der Datensignale mit N-Bit- Breite empfängt, und
wobei der Ausführungsabschnitt dekodierte Ergebnisse der Datensignale mit N-Bit-Breite, die in dem Dekodierabschnitt erhalten werden, als Eingangssignal zur Ausführung einer Ver arbeitung beruhend auf den Datensignalen mit N-Bit-Breite empfängt.
10. Datenverarbeitungsvorrichtung nach Anspruch 8, wobei
jede der m CPUs einen Abrufabschnitt (92) und einen Ausfüh
rungsabschnitt (90) aufweist,
wobei jedesmal, wenn der Abrufabschnitt das eine der m Scheibensignale abruft, der Abrufabschnitt erhaltene Abrufin formationen allen anderen CPUs zuführt, und
wobei der Ausführungsabschnitt eine Verarbeitung beru hend auf den Datensignalen über die Abrufinformationssignale ausführt, die von dem Abrufabschnitt und allen anderen CPUs erhalten werden.
wobei jedesmal, wenn der Abrufabschnitt das eine der m Scheibensignale abruft, der Abrufabschnitt erhaltene Abrufin formationen allen anderen CPUs zuführt, und
wobei der Ausführungsabschnitt eine Verarbeitung beru hend auf den Datensignalen über die Abrufinformationssignale ausführt, die von dem Abrufabschnitt und allen anderen CPUs erhalten werden.
11. Datenverarbeitungsvorrichtung nach Anspruch 1, wobei
die Bitbreiten L1, L2, . . ., Lm derart eingestellt sind, daß
LI=L2=. . .=Lm.
12. Datenverarbeitungsvorrichtung nach Anspruch 1, fer
ner mit einem Taktgeneratorabschnitt (25) zur Erzeugung von
Taktimpulsen,
wobei der Taktimpulsgeneratorabschnitt die Taktimpulse
den m CPUs gemeinsam zuführt.
13. Datenverarbeitungsvorrichtung mit
m (m≧2) Verarbeitungsabschnitten (11; 13; 51; 141),
m Speicherabschnitten (12; 14; 132; 142) und
einer Querverbindung (20-23; 41-45; 70-73, 75; 120-123) zur Verbindung der m Verarbeitungsabschnitte und der m Spei cherabschnitte,
wobei die m Verarbeitungsabschnitte jeweils m Logik schaltungen aufweisen,
wobei die m Speicherabschnitte jeweils m Halbleiterspei cher (4; 64; 124) aufweisen,
wobei die m Halbleiterspeicher eine Speicherkapazität von 1 Megabit oder mehr aufweisen und eine Folge von Datensi gnalen mit N-Bit-Breite (N≧2) speichern können, wobei die Da tensignale in m Scheibensignale jeweils mit Bitbreiten L1, L2, . . ., Lm (L1, L2, . . ., Lm≧1; L1+L2+. . .+Lm=N) eingeteilt sind und die m Scheibensignale jeweils den m Halbleiterspeichern zuordenbar sind,
wobei den m Logikschaltungen aufeinanderfolgend die Da tensignale mit N-Bit-Breite, die in den gesamten m Halblei terspeichern gespeichert sind, zugeführt werden, und die m Logikschaltungen aufeinanderfolgend Verarbeitungen beruhend auf den Datensignalen mit N-Bit-Breite ausführen, und
wobei m Paare, die jeweils einen der m Verarbeitungsab schnitte und einen der m Speicherabschnitte enthalten, je weils in separaten Einzel-Halbleiterchips (9) ausgebildet sind, die voneinander getrennt sind.
m (m≧2) Verarbeitungsabschnitten (11; 13; 51; 141),
m Speicherabschnitten (12; 14; 132; 142) und
einer Querverbindung (20-23; 41-45; 70-73, 75; 120-123) zur Verbindung der m Verarbeitungsabschnitte und der m Spei cherabschnitte,
wobei die m Verarbeitungsabschnitte jeweils m Logik schaltungen aufweisen,
wobei die m Speicherabschnitte jeweils m Halbleiterspei cher (4; 64; 124) aufweisen,
wobei die m Halbleiterspeicher eine Speicherkapazität von 1 Megabit oder mehr aufweisen und eine Folge von Datensi gnalen mit N-Bit-Breite (N≧2) speichern können, wobei die Da tensignale in m Scheibensignale jeweils mit Bitbreiten L1, L2, . . ., Lm (L1, L2, . . ., Lm≧1; L1+L2+. . .+Lm=N) eingeteilt sind und die m Scheibensignale jeweils den m Halbleiterspeichern zuordenbar sind,
wobei den m Logikschaltungen aufeinanderfolgend die Da tensignale mit N-Bit-Breite, die in den gesamten m Halblei terspeichern gespeichert sind, zugeführt werden, und die m Logikschaltungen aufeinanderfolgend Verarbeitungen beruhend auf den Datensignalen mit N-Bit-Breite ausführen, und
wobei m Paare, die jeweils einen der m Verarbeitungsab schnitte und einen der m Speicherabschnitte enthalten, je weils in separaten Einzel-Halbleiterchips (9) ausgebildet sind, die voneinander getrennt sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP25517397A JP3612186B2 (ja) | 1997-09-19 | 1997-09-19 | データ処理装置 |
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DE (1) | DE19822776A1 (de) |
TW (1) | TW376581B (de) |
Cited By (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7650448B2 (en) | 1996-12-20 | 2010-01-19 | Pact Xpp Technologies Ag | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
US7657877B2 (en) | 2001-06-20 | 2010-02-02 | Pact Xpp Technologies Ag | Method for processing data |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
US7782087B2 (en) | 2002-09-06 | 2010-08-24 | Martin Vorbach | Reconfigurable sequencer structure |
US7822968B2 (en) | 1996-12-09 | 2010-10-26 | Martin Vorbach | Circuit having a multidimensional structure of configurable cells that include multi-bit-wide inputs and outputs |
US7822881B2 (en) | 1996-12-27 | 2010-10-26 | Martin Vorbach | Process for automatic dynamic reloading of data flow processors (DFPs) and units with two- or three-dimensional programmable cell architectures (FPGAs, DPGAs, and the like) |
US7840842B2 (en) | 2001-09-03 | 2010-11-23 | Martin Vorbach | Method for debugging reconfigurable architectures |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US7996827B2 (en) * | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US8099618B2 (en) | 2001-03-05 | 2012-01-17 | Martin Vorbach | Methods and devices for treating and processing data |
US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
US8156284B2 (en) | 2002-08-07 | 2012-04-10 | Martin Vorbach | Data processing method and device |
US8209653B2 (en) | 2001-09-03 | 2012-06-26 | Martin Vorbach | Router |
US8230411B1 (en) | 1999-06-10 | 2012-07-24 | Martin Vorbach | Method for interleaving a program over a plurality of cells |
US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
US8281108B2 (en) | 2002-01-19 | 2012-10-02 | Martin Vorbach | Reconfigurable general purpose processor having time restricted configurations |
US8301872B2 (en) | 2000-06-13 | 2012-10-30 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
USRE44365E1 (en) | 1997-02-08 | 2013-07-09 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US8812820B2 (en) | 2003-08-28 | 2014-08-19 | Pact Xpp Technologies Ag | Data processing device and method |
US8819505B2 (en) | 1997-12-22 | 2014-08-26 | Pact Xpp Technologies Ag | Data processor having disabled cores |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100199067A1 (en) * | 2009-02-02 | 2010-08-05 | International Business Machines Corporation | Split Vector Loads and Stores with Stride Separated Words |
JP5359603B2 (ja) * | 2009-06-25 | 2013-12-04 | セイコーエプソン株式会社 | 集積回路システム、データ書き込み方法、データ読み出し方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4418383A (en) * | 1980-06-30 | 1983-11-29 | International Business Machines Corporation | Data flow component for processor and microprocessor systems |
US4393468A (en) * | 1981-03-26 | 1983-07-12 | Advanced Micro Devices, Inc. | Bit slice microprogrammable processor for signal processing applications |
JPS6111873A (ja) * | 1984-06-28 | 1986-01-20 | Kokusai Electric Co Ltd | 16ビツトマイクロプロセツサによる8ビツトおよび16ビツトの各周辺装置へのアクセス方法 |
US4760517A (en) * | 1986-10-17 | 1988-07-26 | Integrated Device Technology, Inc. | Thirty-two bit, bit slice processor |
JPS63261445A (ja) * | 1987-04-20 | 1988-10-28 | Hitachi Ltd | メモリ制御方式 |
US5903772A (en) * | 1993-10-29 | 1999-05-11 | Advanced Micro Devices, Inc. | Plural operand buses of intermediate widths coupling to narrower width integer and wider width floating point superscalar processing core |
JP3599368B2 (ja) * | 1994-05-20 | 2004-12-08 | 株式会社ルネサステクノロジ | 並列処理マイクロプロセッサ |
WO1996007143A1 (en) * | 1994-08-30 | 1996-03-07 | Micromodule Systems | Dual-microprocessor module having two microprocessors each capable of operating in independent mode and cooperative mode |
US5931941A (en) * | 1995-04-28 | 1999-08-03 | Lsi Logic Corporation | Interface for a modularized computational unit to a CPU |
US5911082A (en) * | 1997-02-25 | 1999-06-08 | Audio Digitalimaging Inc. | Parallel processing building block chip |
-
1997
- 1997-09-19 JP JP25517397A patent/JP3612186B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-23 US US09/045,863 patent/US6032246A/en not_active Expired - Fee Related
- 1998-04-20 TW TW087106024A patent/TW376581B/zh not_active IP Right Cessation
- 1998-05-20 DE DE19822776A patent/DE19822776A1/de not_active Ceased
- 1998-05-21 CN CN98108341A patent/CN1212400A/zh active Pending
- 1998-05-22 KR KR1019980018519A patent/KR100268747B1/ko not_active IP Right Cessation
Cited By (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7822968B2 (en) | 1996-12-09 | 2010-10-26 | Martin Vorbach | Circuit having a multidimensional structure of configurable cells that include multi-bit-wide inputs and outputs |
US8156312B2 (en) | 1996-12-09 | 2012-04-10 | Martin Vorbach | Processor chip for reconfigurable data processing, for processing numeric and logic operations and including function and interconnection control units |
US7899962B2 (en) | 1996-12-20 | 2011-03-01 | Martin Vorbach | I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures |
US8195856B2 (en) | 1996-12-20 | 2012-06-05 | Martin Vorbach | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
US7650448B2 (en) | 1996-12-20 | 2010-01-19 | Pact Xpp Technologies Ag | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures |
US7822881B2 (en) | 1996-12-27 | 2010-10-26 | Martin Vorbach | Process for automatic dynamic reloading of data flow processors (DFPs) and units with two- or three-dimensional programmable cell architectures (FPGAs, DPGAs, and the like) |
USRE45109E1 (en) | 1997-02-08 | 2014-09-02 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
USRE44383E1 (en) | 1997-02-08 | 2013-07-16 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
USRE45223E1 (en) | 1997-02-08 | 2014-10-28 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
USRE44365E1 (en) | 1997-02-08 | 2013-07-09 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
US8819505B2 (en) | 1997-12-22 | 2014-08-26 | Pact Xpp Technologies Ag | Data processor having disabled cores |
US8468329B2 (en) | 1999-02-25 | 2013-06-18 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
US8726250B2 (en) | 1999-06-10 | 2014-05-13 | Pact Xpp Technologies Ag | Configurable logic integrated circuit having a multidimensional structure of configurable elements |
US8230411B1 (en) | 1999-06-10 | 2012-07-24 | Martin Vorbach | Method for interleaving a program over a plurality of cells |
US8312200B2 (en) | 1999-06-10 | 2012-11-13 | Martin Vorbach | Processor chip including a plurality of cache elements connected to a plurality of processor cores |
US8301872B2 (en) | 2000-06-13 | 2012-10-30 | Martin Vorbach | Pipeline configuration protocol and configuration unit communication |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US8471593B2 (en) | 2000-10-06 | 2013-06-25 | Martin Vorbach | Logic cell array and bus system |
US9047440B2 (en) | 2000-10-06 | 2015-06-02 | Pact Xpp Technologies Ag | Logical cell array and bus system |
US8099618B2 (en) | 2001-03-05 | 2012-01-17 | Martin Vorbach | Methods and devices for treating and processing data |
US8145881B2 (en) | 2001-03-05 | 2012-03-27 | Martin Vorbach | Data processing device and method |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US9075605B2 (en) | 2001-03-05 | 2015-07-07 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US8312301B2 (en) | 2001-03-05 | 2012-11-13 | Martin Vorbach | Methods and devices for treating and processing data |
US7657877B2 (en) | 2001-06-20 | 2010-02-02 | Pact Xpp Technologies Ag | Method for processing data |
US7996827B2 (en) * | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US8869121B2 (en) | 2001-08-16 | 2014-10-21 | Pact Xpp Technologies Ag | Method for the translation of programs for reconfigurable architectures |
US8069373B2 (en) | 2001-09-03 | 2011-11-29 | Martin Vorbach | Method for debugging reconfigurable architectures |
US8429385B2 (en) | 2001-09-03 | 2013-04-23 | Martin Vorbach | Device including a field having function cells and information providing cells controlled by the function cells |
US8407525B2 (en) | 2001-09-03 | 2013-03-26 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
US8209653B2 (en) | 2001-09-03 | 2012-06-26 | Martin Vorbach | Router |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
US7840842B2 (en) | 2001-09-03 | 2010-11-23 | Martin Vorbach | Method for debugging reconfigurable architectures |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US8281108B2 (en) | 2002-01-19 | 2012-10-02 | Martin Vorbach | Reconfigurable general purpose processor having time restricted configurations |
US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
US8281265B2 (en) | 2002-08-07 | 2012-10-02 | Martin Vorbach | Method and device for processing data |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
US8156284B2 (en) | 2002-08-07 | 2012-04-10 | Martin Vorbach | Data processing method and device |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US7782087B2 (en) | 2002-09-06 | 2010-08-24 | Martin Vorbach | Reconfigurable sequencer structure |
US8803552B2 (en) | 2002-09-06 | 2014-08-12 | Pact Xpp Technologies Ag | Reconfigurable sequencer structure |
US7928763B2 (en) | 2002-09-06 | 2011-04-19 | Martin Vorbach | Multi-core processing system |
US8310274B2 (en) | 2002-09-06 | 2012-11-13 | Martin Vorbach | Reconfigurable sequencer structure |
US8812820B2 (en) | 2003-08-28 | 2014-08-19 | Pact Xpp Technologies Ag | Data processing device and method |
US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
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