DE19618722A1 - Halbleiterspeichereinrichtung, die zum Arbeiten mit während eines Vielbittests invertierten Potentialen benachbarter Bitleitungen befähigt ist - Google Patents

Description

Die vorliegende Erfindung betrifft Halbleiterspeicherein­ richtungen. Insbesondere betrifft die vorliegende Erfindung einen Aufbau zum Verwirklichen der Verkleinerung einer Test­ zeit einer Halbleiterspeichereinrichtung und einer Verbesse­ rung der Zuverlässigkeit eines Tests. Insbesondere betrifft die vorliegende Erfindung einen Aufbau einer Halbleiterspei­ chereinrichtung mit einer Mehrzahl von Eingangs/Ausgangsan­ schlußstiften, welcher durch Schreiben und Lesen von Daten mittels eines bestimmten Eingangs/Ausgangsanschlußstifts einen gleichzeitigen Eingang/Ausgang von Daten in die ande­ ren Eingangs/Ausgangsanschlußstifte bei einem Testmodusbe­ trieb ermöglicht.

Bei einer Zunahme der Speicherkapazität einer Halbleiter­ speichereinrichtung und der Kompliziertheit ihres Schal­ tungsaufbaus ist mit einer gewissen Häufigkeit unmittelbar vor einem Versand der Halbleiterspeichereinrichtung ein Chip mit einem latenten Fehlerfaktor, der während seines Herstel­ lungsprozesses erzeugt worden ist, unvermeidlich vorhanden.

Insbesondere kann ein latenter Fehlerfaktor eines MOS-Tran­ sistors, der Bestandteil der Halbleiterspeichereinrichtung ist, wie beispielsweise ein fehlerhafter Gateisolierfilm, ein fehlerhafter Zwischenschichtisolierfilm zwischen Zwi­ schenverbindungen, eine gebrochene Zwischenverbindung, ein Leckstrom zwischen Zwischenverbindungen und ein Fehler, der durch ein während des Herstellungsprozesses eingebrachtes Teilchen verursacht ist, vorhanden sein. Der Versand einer derartigen Halbleiterspeichereinrichtung mit einem latenten Fehlerfaktor als Erzeugnis verursacht die Erzeugung eines Fehlers in einem sogenannten "Anfangsfehlermodus".

Daher wird eine Zuverlässigkeitsprüfung im allgemeinen durch einen sogenannten "Einbrenn"-Test ausgeführt, bei welchem eine Halbleiterspeichereinrichtung bei einer hohen Tempera­ tur und einem hohen Druck betrieben wird, um den Anfangs­ fehler zu ermitteln und das fehlerhafte Erzeugnis vor dem Versand zu eliminieren. Doch die für den "Einbrenn"-Test be­ nötigte Zeit wird im Verhältnis zur Speicherkapazität selbst in einem einfachen Schreib/Lesezyklus größer. Die Zunahme der Test zeit ist mit einer Zunahme der Chipkosten direkt verbunden.

Um die Zunahme der Test zeit zu unterdrücken, wird ein Aufbau verwendet, bei dem auf einer Testplatte eine Mehrzahl von Halbleiterspeichereinrichtungen angeordnet ist, um eine An­ zahl der Halbleiterspeichereinrichtungen parallel zu testen.

Doch mit einer Halbleiterspeichereinrichtung, deren Kapazi­ tät in den letzten Jahren viel größer gemacht wurde, wurde die Anzahl von Dateneingangs/Datenausgangsanschlußstiften vergrößert. Im Ergebnis nimmt die Anzahl von Halbleiterspei­ chereinrichtungen, die mit einer Testeinrichtung gleichzei­ tig getestet werden können, ab. Die Testzeit wird vergrö­ ßert, selbst wenn die Halbleiterspeichereinrichtungen wie vorstehend beschrieben parallel getestet werden, wodurch folglich die Testkosten vergrößert werden.

Um eine Zunahme der Testkosten zu verhindern, wird ein Viel­ bittest vorgeschlagen. Insbesondere wird durch einen Aufbau einer Halbleiterspeichereinrichtung derart, daß ein Ver­ gleich und eine Übereinstimmungsermittlung zwischen einer Mehrzahl von Lesedaten in ihr ausgeführt wird, um in einen bestimmten Eingangs/Ausgangsanschluß ein das Ergebnis anzei­ gendes Signal auszugeben, wobei aus der Sicht von der Seite der Testeinrichtung die Anzahl von Eingangs/Ausgangsan­ schlüssen bei einem Testmodusbetrieb augenscheinlich ver­ kleinert wird. Durch Verwenden eines derartigen Aufbaus wird es möglich, eine Zunahme der Anzahl von Halbleiterspeicher­ einrichtungen, die mittels einer Testeinrichtung gleichzei­ tig gemessen werden können, zu unterdrücken.

Fig. 18 ist ein schematisches Blockschaltbild, das einen Aufbau einer herkömmlichen Halbleiterspeichereinrichtung zeigt, die zu dem vorstehend beschriebenen Vielbittestbe­ trieb in der Lage ist.

Bei einem Lesebetrieb in einem Normalbetriebsmodus werden als Reaktion auf mittels eines Adressensignaleingangsan­ schlusses 8 angelegte externe Adressensignale A0 bis Ai Speicherdaten einer aus einem Speicherzellarray 15 gewählten bestimmten Speicherzelle mittels Abtastverstärkern 14 und 16 verstärkt, so daß sie als interne Lesedaten q0 bis q3 durch I/O-Schaltungen 14 und 16 in interne Datenbusse ausgegeben werden. Die Eingangs/Ausgangspufferschaltungen 61 bis 64 enthalten Schaltschaltungen 91 bis 94, die einen Verbin­ dungszustand mit externen Eingangs/Ausgangsanschlüssen 65 bis 68 zwischen den folgenden beiden Verbindungszuständen schalten. Als Reaktion auf ein durch eine Steuersignalerzeu­ gungsschaltung 11 erzeugtes Testmodusspezifizierungssignal TE verbinden im Normalbetriebsmodus die Schaltschaltungen 91 bis 94 die Eingangs/Ausgangspufferschaltungen 61 bis 64 und die Eingangs/Ausgangsanschlüsse 65 bis 68 einzeln. Insbeson­ dere sind in Fig. 18 die Schaltschaltungen 91 bis 94 in einem Zustand geschaltet, wie durch die durchgehende Linie angegeben.

Die Eingangs/Ausgangspufferschaltungen 61 bis 64 empfangen daher die aus vier Speicherzellen ausgelesenen internen Lesedaten q0 bis q3, erzeugen externe Lesedaten DQ0 bis DQ3 und geben die Daten in die Dateneingangs/Datenausgangsan­ schlüsse 65 bis 68 einzeln aus.

Im Gegensatz zu dem vorstehenden Lesebetrieb empfangen bei einem Schreibbetrieb in dem Normalbetriebsmodus die Ein­ gangs/Ausgangspufferschaltungen 61 bis 64 die an die ex­ ternen Eingangs/Ausgangsanschlüsse 65 bis 68 angelegten ex­ ternen Schreibdaten DQ0 bis DQ3, so daß sie die Daten in die durch die externen Adressensignale A0 bis Ai gewählten vier Speicherzellen mittels der I/O-Schaltungen 14 und 16 einzeln ausgeben.

Als Reaktion auf ein Schreibberechtigungssignal EXT.W, ein Ausgangsberechtigungssignal EXT.OE, ein Zeilenadressen­ strobesignal EXT.RAS und ein Spaltenadressenstrobesignal EXT.CAS, welche externe Steuersignale sind, und bestimmte externe Adressensignale, zum Beispiel A0 und A1, der ex­ ternen Adressensignale A0 bis Ai ermittelt andererseits die Steuersignalerzeugungsschaltung 11, daß ein Testmodus (zum Beispiel der Einbrennmodus) spezifiziert wurde, und gibt sie ein aktives Testmodusspezifizierungssignal TE aus.

Als Reaktion auf das Testmodusspezifizierungssignal TE ver­ binden die Schaltschaltungen 91 bis 94 die Eingangs/Aus­ gangspufferschaltungen 61 bis 64 zusammen mit einem bestimm­ ten Eingangs/Ausgangsanschluß, zum Beispiel mit dem Ein­ gangs/Ausgangsanschluß 65. Insbesondere sind in Fig. 18 die Schaltschaltungen 91 bis 94 in einem Zustand geschaltet, wie durch die unterbrochene Linie angegeben.

Daher werden bei dem Schreibbetrieb in dem Testmodus die an den Eingangs/Ausgangsanschluß 65 angelegten Schreibdaten ge­ meinsam in die durch die externen Adressensignale A0 bis Ai gewählten vier Speicherzellen mittels der I/O-Schaltungen 14 und 16 ausgegeben.

Bei dem Lesebetrieb im Testmodus sind an eine Logiksynthese­ schaltung 47 die internen Lesesignale q0 bis q3 aus den durch die externen Adressensignale A0 bis Ai gewählten vier Speicherzellen angelegt. Die Logiksyntheseschaltung 47 be­ stimmt, ob diese Signale passen oder nicht passen. Gemäß dem Bestimmungsergebnis gibt die Logiksyntheseschaltung 47 ein Bestimmungssignal TMq0 in den Eingangs/Ausgangsanschluß 65 aus.

Daher werden bei dem Testmodusbetrieb die Daten nur mittels des Eingangs/Ausgangsanschlusses 65 eingegeben/ausgegeben. Insbesondere kann bei dem Normalbetrieb eine Halbleiter­ speichereinrichtung mit einer x4-Konfiguration getestet wer­ den als Halbleiterspeichereinrichtung mit einer x1-Konfigu­ ration. Selbst wenn daher bei einer Halbleiterspeicherein­ richtung die Anzahl von Dateneingangs/Datenausgangsanschluß­ stiften vergrößert wird, wird die Anzahl von Halbleiterspei­ chereinrichtungen, die parallel mit einer Testeinrichtung gleichzeitig getestet werden können, nicht vergrößert.

Die Halbleiterspeichereinrichtung mit der herkömmlichen Datenbitkomprimierungsfunktion ist so aufgebaut, daß die Daten aus einem bestimmten Eingangs/Ausgangsanschluß in eine Mehrzahl von Speicherzellen gemeinsam geschrieben werden. Dieser Aufbau ergibt das folgende Problem.

Fig. 19 ist ein Schaltbild, das ein Beispiel eines Aufbaus eines dem Speicherzellarray 15 und den Abtastverstärker­ schaltungen + I/O-Schaltungen 14 und 16 entsprechenden Ab­ schnitts einer zum Vielbittestbetrieb befähigten Halbleiter­ speichereinrichtung 201 zeigt.

Unter Bezugnahme auf Fig. 19 sind gegenüber Abtastverstär­ kern 21, 23 und 25 Abtastverstärker 20, 22 und 24 mit Bit­ leitungspaaren zwischen ihnen angeordnet. Die entsprechenden Bitleitungen sind mit den gegenüberliegenden Abtastverstär­ kern abwechselnd verbunden. Insbesondere ist beispielsweise zwischen mit dem Abtastverstärker 20 verbundenen paarweise gebildeten Bitleitungen BL00 und ZBL00 eine Bitleitung ZBL10 von mit dem Abtastverstärker 21 verbundenen paarweise gebil­ deten Bitleitungen BL10 und ZBL10 angeordnet.

Die paarweise gebildeten Bitleitungen BL00 und ZBL00 sind mit internen Datenbussen IO0 und ZIO0 mittels entsprechender N-Kanal-MOS-Transistoren 26a und 26b verbunden. Ähnlich sind die paarweise gebildeten Bitleitungen BL10 und ZBL10, BL20 und ZBL20 und BL30 und ZBL30 mittels entsprechender N-Kanal- MOS-Transistoren 26c und 26d, 26e und 26f und 26g und 26h verbunden mit internen Datenbussen IO1 und ZIOI, IO2 und ZIO2 und IO3 und ZIO3.

Die Gatepotentiale der N-Kanal-MOS-Transistoren 26a bis 26h werden durch dasselbe Spaltenwahlsignal CSL0 gesteuert.

Der Abtastverstärker 20 ist mit dem Bitleitungspaar BL00, ZBL00 verbunden und verstärkt gemäß einem aus Abtastverstär­ kersteuerleitungen S2N und S2P gelieferten Stromversorgungs­ potential die Potentialdifferenz zwischen den paarweise ge­ bildeten Bitleitungen. Ähnlich verstärken die mit den Bit­ leitungspaaren BL10, ZBL10, BL20, ZBL20 und BL30, ZBL30 ver­ bundenen Abtastverstärker 21, 22 und 23 die Potentialdiffe­ renzen zwischen den paarweise gebildeten Bitleitungen, mit denen sie verbunden sind.

Die internen Datenbusse IO0 und ZIO0 sind mit der Ein­ gangs/Ausgangspufferschaltung 61 verbunden, um das interne Lesesignal q0 zu übertragen. Ähnlich sind die internen Datenbusse IO1 und ZIO1, IO2 und ZIO2 und IO3 und ZIO3 ver­ bunden mit den entsprechenden Eingangs/Ausgangspufferschal­ tungen 62, 63 und 64, um die internen Lesesignale q1, q2 und q3 zu übertragen.

Die Speicherzellen 28a, 28b, 28c und 28d sind mit Kreuzungs­ punkten zwischen einer Wortleitung WL0 und den entsprechen­ den Bitleitungen BL00, BL10, BL20 und BL30 verbunden.

Bei dem Schreibbetrieb in dem Normalbetriebsmodus werden die aus den externen Anschlüssen 65 bis 68 angelegten externen Schreibdaten DQ0 bis DQ3 in ihnen entsprechende komplemen­ täre interne Schreibsignale in den Eingangs/Ausgangspuffer­ schaltungen 61 bis 64 umgewandelt, um sie in die internen Datenbusse IO0 und ZIO0 bis IO3 und ZIO3 zu übertragen. Wenn als Reaktion auf die externen Adressensignale A0 bis Ai bei­ spielsweise die Wortleitung WL0 gewählt ist und die internen Datenbusse IO0 und ZIO0 bis IO3 und ZIO3 als Reaktion auf das Spaltenwahlsignal CSL0 mit den entsprechenden Bitlei­ tungspaaren verbunden sind, dann sind die Speicherdaten, die den an die externen Eingangs/Ausgangsanschlüsse 65 bis 68 angelegten Daten entsprechen, in den Speicherzellen 28a bis 28d einzeln zu schreiben.

Bei dem Schreibbetrieb in einem Vielbittestmodus wird andererseits in alle internen Datenbusse IO0 und ZIO0 bis IO3 und ZIO3 gemeinsam ein komplementäres Signal gemäß den beispielsweise an den externen Eingangs/Ausgangsanschluß 65 angelegten Daten DQ0 übertragen. Falls diese Schreibdaten beispielsweise auf einem logischen Tief oder einem L-Pegel sind, wenn in den durch die Wortleitung WL0 und das Spalten­ wahlsignal CSL0 gewählten Speicherzellen 28a bis 28d Daten geschrieben sind, dann erreichen die mit diesen Speicherzel­ len verbundenen Bitleitungen BL00 bis BL30 alle den L-Pegel. Andererseits erreichen die mit diesen Bitleitungen paarweise gebildeten Bitleitungen ZBL00 bis ZBL30 ein logisches Hoch oder einen H-Pegel.

In Fig. 19 ist eine Bitleitungspotentialanordnung in dem Fall dargestellt, in welchem in den Speicherzellen 28a bis 28d ein Signal mit dem L-Pegel geschrieben ist, wie vorste­ hend beschrieben. Da die Bitleitungspaare abwechselnd ange­ ordnet sind, sind zum Beispiel die benachbarten Bitleitungen BL00 und BL10 beide auf dem L-Pegel und die Bitleitungen ZBL00 und ZBL10 beide auf dem H-Pegel.

Wenn bei einem Vielbittestbetrieb, wie vorstehend beschrie­ ben, in einem Einbrenntestmodus Daten geschrieben werden, dann kommt das folgende Problem vor. Insbesondere ist es bei dem Einbrenntest notwendig, zum Beispiel einen latenten Leckstrom zwischen den Bitleitungen oder dergleichen zu er­ mitteln. Wenn jedoch in den wie vorstehend beschrieben ange­ ordneten Bitleitungspaaren bei dem Vielbittestbetrieb Daten geschrieben werden, dann weisen die benachbarten Bitleitun­ gen dasselbe Potential auf, wodurch keine zwischen diesen Bitleitungen angelegte Spannungsbelastung verursacht wird. Daher kann bei dem Einbrenntest ein latenter Fehler zwischen diesen benachbarten Bitleitungen nicht ermittelt werden, wo­ durch die Zuverlässigkeit des vor dem Versand ausgeführten Einbrenntests verkleinert wird.

Eine Aufgabe der vorliegenden Erfindung ist es, eine Halb­ leiterspeichereinrichtung vorzusehen, die zum Anlegen einer Spannungsbelastung zwischen willkürlichen benachbarten Bit­ leitungen während eines Vielbittestbetriebs in einem Ein­ brenntestmodus oder dergleichen in der Lage ist.

Eine andere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichereinrichtung vorzusehen, die in der Lage ist zum Verhindern der Zunahme einer Funktionsstörung und eines Stromverbrauchs, der durch ein Signal aus einem bei einem Vielbittestbetrieb nicht verwendeten Eingangs/Aus­ gangsanschluß verursacht wird.

Gemäß einem Aspekt der vorliegenden Erfindung enthält eine Halbleiterspeichereinrichtung kurz gefaßt eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungspaaren, eine Mehrzahl von Speicherzellen, eine Speicherzellwahlschaltung und eine Mehrzahl von Eingangspufferschaltungen. Die Mehr­ zahl von Bitleitungspaaren kreuzen die Mehrzahl von Wort­ leitungen und sind in eine erste und eine zweite Gruppe ge­ teilt. Die Mehrzahl von Speicherzellen sind mit den Wortlei­ tungen und den Bitleitungspaaren verbunden und in Zeilen und Spalten angeordnet. Als Reaktion auf ein externes Adressen­ signal liest/schreibt die Speicherzellwahlschaltung die Speicherdaten bezüglich einer entsprechenden Speicherzelle. Die Mehrzahl von Eingangspufferschaltungen empfängt von außen parallel eine Mehrzahl von Eingangsdaten, um die Daten in die Speicherzellwahlschaltung auszugeben. Die Eingangs­ pufferschaltungen sind geteilt in eine erste und eine zweite Gruppe, die der ersten und der zweiten Gruppe der Bitlei­ tungspaare entsprechen. Jede der zu der ersten und der zwei­ ten Gruppe gehörenden Eingangspufferschaltungen enthält eine erste Schaltschaltung, die als Reaktion auf ein von außen angelegtes Betriebsmodusspezifizierungssignal schaltet zwi­ schen einem ersten Zustand, in dem jede Eingangspufferschal­ tung die ihr entsprechenden Eingangsdaten empfängt, und einem zweiten Zustand, in dem jede Eingangspufferschaltung die einer vorbestimmten Eingangspufferschaltung aus den Ein­ gangspufferschaltungen entsprechenden Eingangsdaten gemein­ sam empfängt. Jede der zu der ersten Gruppe gehörenden Ein­ gangspufferschaltungen enthält ferner eine erste Invertier­ schaltung, die als Reaktion auf ein von außen angelegtes Inversionsbestimmungssignal die Eingangsdaten invertiert, wenn die Eingangspufferschaltung in dem zweiten Zustand ist.

Gemäß einem anderen Aspekt der vorliegenden Erfindung ent­ hält eine Halbleiterspeichereinrichtung eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungspaaren, eine Mehrzahl von Speicherzellen, eine Speicherzellwahlschaltung und eine Mehrzahl von Eingangspufferschaltungen. Die Mehr­ zahl von Bitleitungspaaren kreuzen die Mehrzahl von Wortlei­ tungen und sind in eine erste und eine zweite Gruppe ge­ teilt. Die Mehrzahl von Speicherzellen sind mit den Wortlei­ tungen und den Bitleitungspaaren verbunden und in Zeilen und Spalten angeordnet. Als Reaktion auf ein externes Adressen­ signal liest/schreibt die Speicherzellwahlschaltung die Speicherdaten bezüglich einer entsprechenden Speicherzelle. Die Mehrzahl von Eingangspufferschaltungen ist in eine Mehr­ zahl von Gruppen geteilt und empfängt eine Mehrzahl von Ein­ gangsdaten parallel von außen, um die Daten in die Speicher­ zellwahlschaltung auszugeben. Die Eingangspufferschaltungen jeder Gruppe sind geteilt in eine erste und eine zweite Untergruppe, die der ersten und der zweiten Gruppe der Bit­ leitungspaare entsprechen. Jede der zu der ersten und der zweiten Untergruppe gehörenden Eingangspufferschaltungen enthält eine erste Schaltschaltung, die als Reaktion auf ein von außen angelegtes Betriebsmodusspezifizierungssignal schaltet zwischen einem ersten Zustand, in dem jede Ein­ gangspufferschaltung die ihr entsprechenden Eingangsdaten empfängt, und einem zweiten Zustand, in dem jede Eingangs­ pufferschaltung die einer vorbestimmten Eingangspufferschal­ tung in jeder Gruppe der Eingangspufferschaltungen entspre­ chenden Eingangsdaten gemeinsam empfängt. Jede der zu der ersten Untergruppe gehörenden Eingangspufferschaltungen ent­ hält ferner eine erste Invertierschaltung, die als Reaktion auf ein von außen angelegtes Inversionsbestimmungssignal die Eingangsdaten invertiert, wenn die Eingangspufferschaltung in dem zweiten Zustand ist.

Gemäß einem anderen Aspekt der vorliegenden Erfindung ent­ hält eine Halbleiterspeichereinrichtung eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungspaaren, eine Mehrzahl von Speicherzellen, eine Speicherzellwahlschaltung und eine Mehrzahl von Eingangspufferschaltungen. Die Mehr­ zahl von Bitleitungspaaren kreuzen die Mehrzahl von Wortlei­ tungen und sind in eine erste und eine zweite Gruppe ge­ teilt. Die Mehrzahl von Speicherzellen sind mit den Wortlei­ tungen und den Bitleitungspaaren verbunden und in Zeilen und Spalten angeordnet. Als Reaktion auf ein externes Adressen­ signal liest/schreibt die Speicherzellwahlschaltung die Speicherdaten bezüglich einer entsprechenden Speicherzelle. Die Mehrzahl von Eingangspufferschaltungen empfängt eine Mehrzahl von Eingangsdaten parallel von außen, um die Daten in die Speicherzellwahlschaltung auszugeben. Die Eingangs­ pufferschaltungen sind geteilt in eine erste und eine zweite Gruppe, die der ersten und der zweiten Gruppe der Bitlei­ tungspaare entsprechen. Jede der zu der ersten und der zwei­ ten Gruppe gehörenden Eingangspufferschaltungen enthält eine erste Schaltschaltung, die als Reaktion auf ein von außen angelegtes Betriebsmodusspezifizierungssignal schaltet zwi­ schen einem ersten Zustand, in dem jede Eingangspufferschal­ tung die ihr entsprechenden Eingangsdaten empfängt, und einem zweiten Zustand, in dem jede Eingangspufferschaltung die einer vorbestimmten Eingangspufferschaltung aus den Ein­ gangspufferschaltungen entsprechenden Eingangsdaten gemein­ sam empfängt. Jede der zu der ersten Gruppe gehörenden Ein­ gangspufferschaltungen enthält ferner eine erste Eingangs­ steuerschaltung, die als Reaktion auf ein erstes externes Steuersignal einen Ausgang der Eingangsdaten in die Spei­ cherzellwahlschaltung steuert. Jede der zu der zweiten Grup­ pe gehörenden Eingangspufferschaltungen enthält eine zweite Eingangssteuerschaltung, die als Reaktion auf ein zweites externes Steuersignal den Ausgang der Eingangsdaten in die Speicherzellwahlschaltung steuert.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ent­ hält eine Halbleiterspeichereinrichtung eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungspaaren, eine Mehrzahl von Speicherzellen, eine Speicherzellwahlschaltung und eine Mehrzahl von Eingangspufferschaltungen. Die Mehr­ zahl von Bitleitungspaaren kreuzen die Mehrzahl von Wortlei­ tungen und sind in eine erste und eine zweite Gruppe ge­ teilt. Die Mehrzahl von Speicherzellen sind mit den Wortlei­ tungen und den Bitleitungspaaren verbunden und in Zeilen und Spalten angeordnet. Als Reaktion auf ein externes Adressen­ signal liest/schreibt die Speicherzellwahlschaltung die Speicherdaten bezüglich einer entsprechenden Speicherzelle. Die Mehrzahl von Eingangspufferschaltungen ist in eine Mehr­ zahl von Gruppen geteilt und empfängt eine Mehrzahl von Ein­ gangsdaten parallel von außen, um die Daten in die Speicher­ zellwahlschaltung auszugeben. Die Eingangspufferschaltungen jeder Gruppe sind geteilt in eine erste und eine zweite Untergruppe, die der ersten und der zweiten Gruppe der Bit­ leitungspaare entsprechen. Jede der zu der ersten und der zweiten Untergruppe gehörenden Eingangspufferschaltungen enthält eine erste Schaltschaltung, die als Reaktion auf ein von außen angelegtes Betriebsmodusspezifizierungssignal schaltet zwischen einem ersten Zustand, in dem jede Ein­ gangspufferschaltung die ihr entsprechenden Eingangsdaten empfängt, und einem zweiten Zustand, in dem jede Eingangs­ pufferschaltung die einer vorbestimmten Eingangspufferschal­ tung in jeder Gruppe der Eingangspufferschaltungen entspre­ chenden Eingangsdaten gemeinsam empfängt. Jede der zu der ersten Untergruppe gehörenden Eingangspufferschaltungen ent­ hält eine erste Eingangssteuerschaltung, die als Reaktion auf ein erstes externes Steuersignal einen Ausgang der Ein­ gangsdaten in die Speicherzellwahlschaltung steuert. Jede der zu der zweiten Untergruppe gehörenden Eingangspuffer­ schaltungen enthält eine zweite Eingangssteuerschaltung, die als Reaktion auf ein zweites externes Steuersignal den Aus­ gang der Eingangsdaten in die Speicherzellwahlschaltung steuert.

Gemäß der vorliegenden Erfindung kann zwischen allen benach­ barten Bitleitungen eine Spannungsbelastung dadurch angelegt werden, daß das Inversionsbestimmungssignal in einen aktiven oder einen nichtaktiven Zustand gebracht wird, wodurch beim Einbrenntest ein latenter Fehler zwischen den Bitleitungen ermittelt werden kann. Dies ist der Hauptvorteil der vorlie­ genden Erfindung.

Insbesondere ermöglicht der Aufbau der vorliegenden Erfin­ dung eine Verkleinerung der für den Einbrenntest oder der­ gleichen benötigten Testzeit und eine Verbesserung der Zu­ verlässigkeit des Testergebnisses.

Wenn gemäß der vorliegenden Erfindung unter Verwendung der Datenbitkomprimierungsfunktion in dem Testmodus ein Lese- und Schreibbetrieb ausgeführt wird, dann kann der Test in dem Betriebszustand dadurch ausgeführt werden, daß nur aus einem bestimmten externen Eingangs/Ausgangsanschluß Daten geschrieben und gelesen werden. Daher kann außer der Verbes­ serung der Zuverlässigkeit des Einbrenntests die Anzahl von Halbleiterspeichereinrichtungen, die gleichzeitig parallel getestet werden können, vergrößert werden, wodurch die Test­ zeit verkürzt werden kann. Dies ist ein weiterer Vorteil der vorliegenden Erfindung.

Gemäß der vorliegenden Erfindung wird in dem Testmodus, selbst wenn beispielsweise ein zum Datenschreiben nicht ver­ wendeter externer Eingangs/Ausgangsanschluß in einem elek­ trisch schwebenden Zustand auf einem Zwischenpotential ist, dieses Potential nicht in die interne Schaltungseinrichtung übertragen. Daher ist kein Durchgangsstrom vorhanden, der in einer die Eingangspufferschaltung bildenden CMOS-Schaltung fließt, wodurch ein fehlerhafter Betrieb verhindert wird. Dies ist ein weiterer Vorteil der vorliegenden Erfindung.

Die vorstehenden und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung augen­ scheinlicher werden, wenn diese in Verbindung mit den beige­ fügten Zeichnungen zur Kenntnis genommen wird.

Von den Figuren zeigen:

Fig. 1 ein schematisches Blockschaltbild, welches den Aufbau einer Halbleiterspeichereinrich­ tung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 eine Timingdarstellung, welche den Betrieb der Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform der vorliegenden Er­ findung zeigt;

Fig. 3 ein Schaltbild, das den Aufbau einer Ein­ gangspufferschaltung in der Halbleiterspei­ chereinrichtung gemäß der ersten Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 4 eine Timingdarstellung, welche den Betrieb der Eingangspufferschaltung in einem Normal­ betriebsmodus gemäß der ersten Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 5A und 5B Timingdarstellungen, welche den Betrieb der Eingangspufferschaltung im Normalbetriebs­ modus gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen, bei welchen Fig. 5A jenen Betrieb darstellt, wenn ein Inversionsbestimmungssignal nicht aktiv ist, und Fig. 5B jenen Betrieb darstellt, wenn das Inversionsbestimmungssignal aktiv ist;

Fig. 6 ein Schaltbild, das einen Aufbau eines Spei­ cherzellarrays und eines Abtastverstärkerab­ schnitts der Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform der vorlie­ genden Erfindung zeigt;

Fig. 7 ein Schaltbild, das einen Aufbau einer Aus­ gangspufferschaltung in der Halbleiterspei­ chereinrichtung gemäß der ersten Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 8 ein Schaltbild, das einen Aufbau einer Logik­ syntheseschaltung in der Halbleiterspeicher­ einrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 9A und 9B Darstellungen, welche den Betrieb der Logik­ syntheseschaltung beschreiben, bei welchen Fig. 9A jenen Betrieb zeigt, wenn das Inver­ sionsbestimmungssignal nicht aktiv ist, und Fig. 9B jenen Betrieb zeigt, wenn das Inver­ sionssignal aktiv ist;

Fig. 10 eine Timingdarstellung, welche einen Lesebe­ trieb in dem Normalbetriebsmodus der Halblei­ terspeichereinrichtung gemäß der ersten Aus­ führungsform der vorliegenden Erfindung zeigt;

Fig. 11 eine erste Timingdarstellung, welche den Lesebetrieb im Testmodus der Halbleiterspei­ chereinrichtung gemäß der ersten Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 12 eine zweite Timingdarstellung, welche den Lesebetrieb im Testmodus der Halbleiterspei­ chereinrichtung gemäß der ersten Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 13 ein Schaltbild, das einen Aufbau einer Ein­ gangspotentialsteuerschaltung in einer Halb­ leiterspeichereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 14 eine Timingdarstellung, welche den Betrieb im Normalbetriebsmodus der Eingangspotential­ steuerschaltung gemäß der zweiten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 15 eine Timingdarstellung, welche den Betrieb im Testmodus der Eingangspotentialsteuerschal­ tung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 16 ein Schaltbild, das einen Aufbau einer Ein­ gangspufferschaltung einer Halbleiterspei­ chereinrichtung gemäß einer dritten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 17 eine Timingdarstellung, welche den Betrieb der Halbleiterspeichereinrichtung gemäß der dritten Ausführungsform der vorliegenden Er­ findung zeigt;

Fig. 18 ein schematisches Blockschaltbild, das den Aufbau einer zum Vielbittestbetrieb befähig­ ten Halbleiterspeichereinrichtung zeigt; und

Fig. 19 ein Schaltbild, das ein Speicherzellarray und einen Abtastverstärkerabschnitt der zum Viel­ bittestbetrieb befähigten Halbleiterspeicher­ einrichtung darstellt.

Die erste Ausführungsform

Unter Bezugnahme auf Fig. 1 enthält eine Halbleiterspei­ chereinrichtung 101 eine Steuersignalerzeugungsschaltung 11, die mittels externer Steuersignaleingangsanschlüsse 2 bis 5 gelieferte externe Steuersignale EXT.W, EXT.OE, EXT.RAS und EXT.CAS empfängt, um interne Steuersignale zu erzeugen, ein Speicherzellarray 15, das in Zeilen und Spalten angeordnete Speicherzellen enthält, eine Adressenpufferschaltung 12, die mittels eines Adressensignaleingangsanschlusses 8 gelieferte externe Adressensignale A0 bis Ai empfängt, um ein internes Zeilenadressensignal und ein internes Spaltenadressensignal unter der Steuerung der Steuersignalerzeugungsschaltung 11 zu erzeugen, und eine Zeilendecodiererschaltung 13, die unter der Steuerung der Steuersignalerzeugungsschaltung 11 so aktiviert ist, daß sie das aus der Adressenpufferschal­ tung 12 gelieferte interne Zeilenadressensignal decodiert, um eine Zeile (Wortleitung) des Speicherzellarrays 15 zu wählen.

Das an den externen Steuersignaleingangsanschluß 2 angelegte Signal EXT.W ist ein ein Datenschreiben spezifizierendes Schreibberechtigungssignal. Das an den externen Steuersi­ gnaleingangsanschluß 3 angelegte Signal EXT.OE ist ein einen Datenausgang spezifizierendes Ausgangsberechtigungssignal. Das an den externen Steuersignaleingangsanschluß 4 angelegte Signal EXT.RAS ist ein Zeilenadressenstrobesignal, das einen internen Betrieb der Halbleiterspeichereinrichtung startet und einen aktiven Zeitabschnitt des internen Betriebs be­ stimmt. Wenn das Signal EXT.RAS in einem aktiven Zustand ist, dann wird eine Schaltung wie beispielsweise die mit der Wahl einer Zeile in dem Speicherzellarray 15 verbundene Zei­ lendecodiererschaltung 13 in einen aktiven Zustand gebracht. Das an den externen Steuersignaleingangsanschluß 5 angelegte Signal EXT.CAS ist ein Spaltenadressenstrobesignal, das eine eine Spalte im Speicherzellarray 15 wählende Schaltung in einen aktiven Zustand bringt.

Die Steuersignalerzeugungsschaltung 11 gibt ein internes Zeilenstrobesignal int.RAS, ein internes Spaltenstrobesignal int.CAS, ein internes Schreibberechtigungssignal WBE und ein internes Ausgangsberechtigungssignal OEM als Reaktion auf das externe Zeilenstrobesignal EXT.RAS, das externe Spalten­ strobesignal EXT.CAS, das externe Schreibberechtigungssignal EXT.W und das externe Ausgangsberechtigungssignal EXT.OE entsprechend aus.

Die Halbleiterspeichereinrichtung 101 enthält ferner eine Spaltendecodiererschaltung 17, die unter der Steuerung der Steuersignalerzeugungsschaltung 11 so aktiviert wird, daß sie das interne Spaltenadressensignal aus der Adressenpuf­ ferschaltung 12 decodiert, um ein eine Spalte im Speicher­ zellarray 15 wählendes Spaltenwahlsignal zu erzeugen, einen Abtastverstärker zum Abtasten und Verstärken von Daten der mit einer gewählten Zeile im Speicherzellarray 15 verbunde­ nen Speicherzellen, eine I/O-Schaltung, die als Reaktion auf das Spaltenwahlsignal aus der Spaltendecodiererschaltung 17 die gewählte Spalte im Speicherzellarray 15 verbindet mit einem internen Datenbus, und Eingangs/Ausgangspufferschal­ tungen 18a, 18b, 19a und 19b, die externe Lesedaten DQ0 bis DQ3 aus in den internen Datenbus zur Zeit des Datenlesens ausgelesenen internen Lesedaten q0 bis q3 erzeugen, um die Daten in Dateneingangs/Datenausgangsanschlüsse 65 bis 68 unter der Steuerung der Steuersignalerzeugungsschaltung 11 auszugeben. In Fig. 1 sind in einem Block 14 (16) ein Ab­ tastverstärker und eine I/O-Schaltung gezeigt. Bei dem Lese­ betrieb werden gemäß einer Aktivierung (Änderung auf den H- Pegel) des internen Ausgangsberechtigungssignals OEM, das in der Steuersignalerzeugungsschaltung 11 als Reaktion auf das externe Ausgangsberechtigungssignal EXT.OE erzeugt wird, die Eingangs/Ausgangspufferschaltungen 18a, 18b, 19a und 19b in den aktiven Zustand gebracht. Bei dem Schreibbetrieb werden gemäß einer Aktivierung des internen Schreibberechtigungssi­ gnals WBE, das in der Steuersignalerzeugungsschaltung 11 als Reaktion auf das externe Schreibberechtigungssignal EXT.W erzeugt wird, die Eingangs/Ausgangspufferschaltungen 18a, 18b, 19a und 19b in den aktiven Zustand gebracht.

Die Steuersignalerzeugungsschaltung 11 empfängt ferner die externen Steuersignale EXT.W, EXT.OE, EXT.RAS, EXT.CAS und bestimmte externe Adressensignale, zum Beispiel die A0 und A1 der externen Adressensignale A0 bis Ai, um zu ermitteln, daß der Testmodus (zum Beispiel der Einbrenntest) spezifi­ ziert wurde, und um ein Testmodusermittlungssignal TE in den aktiven Zustand (H-Pegel-Zustand) zu bringen.

Fig. 2 ist eine Timingdarstellung, welche einen Betrieb zum Setzen oder Rücksetzen des Testmodus als Reaktion auf das externe Steuersignal beschreibt. Im folgenden wird eine Be­ schreibung des "Einbrenn"-Tests gegeben. Doch anstelle eines als Reaktion auf das externe Steuersignal spezifizierten speziellen Testmodus können die anderen Betriebsmodi sein.

Unter Bezugnahme auf Fig. 2 enthält der Einbrenntestbe­ triebsmodus drei Zyklen: einen Setzzyklus zum Setzen des Einbrenntests; einen Einbrenntestmodus, in dem der Einbrenn­ test tatsächlich ausgeführt wird; und einen Rücksetzzyklus zum Rücksetzen des Einbrenntests.

In dem Setzzyklus werden in dem aktiven Zustand vor einem Abnehmen des externen Steuersignals EXT.RAS die Signale EXT.CAS und EXT.W beide auf den L-Pegel gebracht und wird zum Beispiel das Signal A0 der externen Adressensignale auf einen Spannungspegel gesetzt, der ausreichend größer als ein Hochpegel (VIH) während des Normalbetriebs ist. Insbesondere wird der Einbrenntestmodus gesetzt durch eine sogenannte "WCBR+Über-V_cc"-Bedingung, die erfüllt ist.

Gemäß einem Übergang des Signals EXT.RAS in einen nichtakti­ ven Zustand (H-Pegel-Zustand) nach dem Setzen des Einbrenn­ testmodus bringt die Steuersignalerzeugungsschaltung 11 so­ wohl das Testmodusspezifizierungssignal TE als auch ein In­ versionsbestimmungssignal INV in den aktiven Zustand (H-Pe­ gel-Zustand). Der Betrieb der Eingangs/Ausgangspufferschal­ tungen 18a, 18b, 19a und 19b wird anschließend als Reaktion auf das Testmodusspezifizierungssignal TE und das Inver­ sionsbestimmungssignal INV in den Testmodusbetrieb geschal­ tet, wie es später beschrieben wird.

Die Lese- und Schreibzyklen in dem Einbrenntestmodus werden in diesem Zustand ausgeführt, um einen fehlerhaften Betrieb zu ermitteln.

Am Ende des Einbrenntestmodus wird durch eine sogenannte "CBR"-Bedingung, die erfüllt ist und bei der in dem aktiven Zustand vor dem Abnehmen des externen Steuersignals EXT.RAS das Signal EXT.W auf den H-Pegel und das Signal EXT.CAS auf den L-Pegel gebracht ist, der Einbrenntestmodus zurückge­ setzt. Gemäß einem Übergang des Signals EXT.RAS in den nichtaktiven Zustand (H-Pegel-Zustand) nach dem Abtasten dieser Bedingung, die erfüllt ist, bringt die Steuersignal­ erzeugungsschaltung 11 das Testmodusspezifizierungssignal TE und das Inversionsbestimmungssignal INV in den nichtaktiven Zustand (L-Pegel-Zustand).

Bei der vorstehenden Beschreibung werden sowohl das Testmo­ dusspezifizierungssignal TE als auch das Inversionsbestim­ mungssignal INV in den aktiven Zustand während des Einbrenn­ testmodus gebracht. Doch das Inversionsbestimmungssignal INV kann zum Beispiel gemäß dem Pegel eines anderen externen Adressensignals A1 in dem Einbrennmodussetzzyklus in den aktiven oder den nichtaktiven Zustand gebracht werden.

Unter Bezugnahme auf Fig. 3 sind in den Eingangs/Ausgangs­ pufferschaltungen 18a, 18b, 19a und 19b in Fig. 1 entspre­ chende Eingangspufferschaltungen 31a, 31b, 32a und 32b ent­ halten. Der Aufbau der Eingangspufferschaltungen 31a und 32a ist derselbe wie derjenige der entsprechenden Eingangspuf­ ferschaltungen 31b und 32b. Daher wird im folgenden eine Be­ schreibung des Aufbaus und des Betriebs der Eingangspuffer­ schaltungen 31a und 32a gegeben.

Die Eingangspufferschaltung 31a enthält eine Invertierschal­ tung 301, die als Reaktion auf das Inversionsbestimmungssi­ gnal INV ein Eingangssignal invertiert, eine Schaltschaltung 311, die als Reaktion auf das Testmodusspezifizierungssignal TE einen Eingangsdatenpfad schaltet, und eine mittels des internen Schreibberechtigungssignals WBE gesteuerte Ein­ gangssteuerschaltung 321, die einen Ausgang der Schaltschal­ tung 311 empfängt, um komplementäre interne Schreibdaten in die internen Datenbusse IO0 und ZIO0 auszugeben. Die Inver­ tierschaltung 301 enthält eine getaktete Inverterschaltung 303, die als Eingang das Signal dq0 gemäß den an den ex­ ternen Eingangs/Ausgangsanschluß 65 angelegten Schreibdaten empfängt und mittels des Inversionsbestimmungssignals INV so gesteuert wird, daß sie in den aktiven Zustand gebracht wird, wenn das Signal INV auf dem H-Pegel ist, eine Inver­ terschaltung 302, die das Signal dq0 empfängt, eine getakte­ te Inverterschaltung 304, die einen Ausgang der Inverter­ schaltung 302 empfängt und mittels des Inversionsbestim­ mungssignals INV so gesteuert wird, daß sie in den aktiven Zustand gebracht wird, wenn das Signal INV auf dem L-Pegel ist, und eine Inverterschaltung 305, die das Inversionsbe­ stimmungssignal INV empfängt, so daß sie ein Steuersignal in die getakteten Inverterschaltungen 303 und 304 ausgibt.

Die Schaltschaltung 311 enthält eine getaktete Inverter­ schaltung 312, die das Signal dq0 empfängt und mittels des Testmodusspezifizierungssignals TE so gesteuert wird, daß sie in den aktiven Zustand gebracht wird, wenn das Signal TE auf dem L-Pegel ist, eine getaktete Inverterschaltung 313, die einen Ausgang der Invertierschaltung 301 empfängt und mittels des Testmodusspezifizierungssignals TE so gesteuert wird, daß sie in den aktiven Zustand gebracht wird, wenn das Signal TE auf dem H-Pegel ist, und eine Inverterschaltung 314, die das Testmodusspezifizierungssignal TE empfängt, so daß sie in die getakteten Inverterschaltungen 312 und 313 ein Steuersignal ausgibt.

Die Eingangssteuerschaltung 321 enthält eine Inverterschal­ tung 322, NAND-Schaltungen 323 und 324, Inverterschaltungen 325 und 326 und N-Kanal-MOS-Transistoren Q1, Q2, Q3 und Q4.

Die NAND-Schaltung 323 empfängt das interne Schreibberechti­ gungssignal WBE und einen Ausgang der Schaltschaltung 311. Die Inverterschaltung 325 empfängt einen Ausgang der NAND- Schaltung 323. Die Inverterschaltung 322 empfängt den Aus­ gang der Schaltschaltung 311, und die NAND-Schaltung 324 empfängt das interne Schreibberechtigungssignal WBE und einen Ausgang der Inverterschaltung 322. Die Inverterschal­ tung 326 empfängt einen Ausgang der NAND-Schaltung 324. Die N-Kanal-MOS-Transistoren Q1 und Q2 sind zwischen einem dem H-Pegel entsprechenden Stromversorgungspotential und einem dem L-Pegel entsprechenden Massepotential in Reihe geschal­ tet, und die N-Kanal-MOS-Transistoren Q3 und Q4 sind auch zwischen dem Stromversorgungspotential und dem Massepoten­ tial in Reihe geschaltet. Die Gates der N-Kanal-MOS-Transi­ storen Q1 und Q4 sind mit einem Ausgangsknoten der Inverter­ schaltung 325 verbunden. Die Gates der N-Kanal-MOS-Transi­ storen Q2 und Q3 sind mit einem Ausgangsknoten der Inverter­ schaltung 326 verbunden. Ein Verbindungspunkt zwischen den N-Kanal-MOS-Transistoren Q1 und Q2 und der interne Datenbus IO0 sind verbunden, und ein Verbindungspunkt zwischen den N- Kanal-MOS-Transistoren Q3 und Q4 und der interne Datenbus ZIO0 sind verbunden.

Der Betrieb der Eingangspufferschaltung 31a wird nun be­ schrieben. Zunächst erfolgt eine Beschreibung des Normalbe­ triebsmodus, das heißt des Falles, in welchem das Testmodus­ spezifizierungssignal TE auf dem L-Pegel ist.

In der Schaltschaltung 311 ist in diesem Fall die getaktete Inverterschaltung 312 im aktiven Zustand und invertiert ein Eingangssignal zum Ausgang, und die getaktete Inverterschal­ tung 313 ist im nichtaktiven Zustand. Daher sind der Aus­ gangsknoten der Invertierschaltung 301 und die Eingangssteu­ erschaltung 321 voneinander getrennt.

Wenn das Signal dq0 zum Beispiel auf dem H-Pegel ist, dann erreicht der Ausgang der getakteten Inverterschaltung 312 den L-Pegel.

Während das interne Schreibberechtigungssignal WBE im nicht­ aktiven Zustand (L-Pegel-Zustand) ist, sind die Ausgänge der NAND-Schaltungen 323 und 324 beide auf dem H-Pegel und die Ausgänge der Inverterschaltungen 325 und 326 beide auf dem L-Pegel, ohne Rücksicht auf den Pegel des Ausgangssignals der Schaltschaltung 311. Daher sind die N-Kanal-MOS-Transi­ storen Q1 bis Q4 alle in einem nichtleitenden Zustand und die internen Datenbusse IO0 und ZIO0 beide in einem Hochim­ pedanzzustand.

Wenn andererseits das interne Schreibberechtigungssignal WE den aktiven Zustand (H-Pegel-Zustand) erreicht, dann er­ reicht aufgrund des L-Pegels des Ausgangssignals der getak­ teten Inverterschaltung 312, der der Ausgang der Schalt­ schaltung 311 ist, wie vorstehend beschrieben, der Ausgang der NAND-Schaltung 323 den H-Pegel und der Ausgang der NAND- Schaltung 324 den L-Pegel. Daher erreicht der Ausgang der Inverterschaltung 325 den L-Pegel, wodurch die N-Kanal-MOS- Transistoren Q1 und Q4 nichtleitend gemacht werden. Anderer­ seits ist der Ausgang der Inverterschaltung 326 auf dem H- Pegel, wodurch die N-Kanal-MOS-Transistoren Q2 und Q3 lei­ tend gemacht werden. Daher erreicht der interne Datenbus IO0 den H-Pegel und der interne Datenbus ZIO0 den L-Pegel. Ins­ besondere ändern sich entsprechend dem Signal dq0, das auf dem H-Pegel ist, die Potentiale der internen Datenbusse IO0 und ZIO0.

Der Betrieb der Eingangspufferschaltung 31a im Testmodus, das heißt in dem Fall, in dem das Testmodusspezifizierungs­ signal TE im aktiven Zustand (H-Pegel-Zustand) ist, wird nun beschrieben.

In diesem Fall ist in der Schaltschaltung 311 die getaktete Inverterschaltung 312 im nichtaktiven Zustand und die getak­ tete Inverterschaltung 313 im aktiven Zustand. Daher ist der Ausgangsknoten der Invertierschaltung 301 verbunden mit der Eingangssteuerschaltung 321.

Wenn in der Invertierschaltung 301 das Inversionsbestim­ mungssignal INV im nichtaktiven Zustand (L-Pegel-Zustand) ist, dann ist die getaktete Inverterschaltung 304 im aktiven Zustand und die getaktete Inverterschaltung 303 im nichtak­ tiven Zustand. Wenn daher das Signal dq0 beispielsweise auf dem H-Pegel ist, dann wird als Ausgang der Invertierschal­ tung 301 ein durch die Inverterschaltung 302 und die getak­ tete Inverterschaltung 304 hindurchlaufendes Signal vorge­ sehen. Insbesondere ist der Ausgang der Invertierschaltung 301 auf dem H-Pegel, welcher derselbe Pegel wie derjenige des Signals dq0 ist. Wenn andererseits das Inversionsbestim­ mungssignal INV im aktiven Zustand (H-Pegel-Zustand) ist, dann ist in der Invertierschaltung 301 die getaktete Inver­ terschaltung 303 im aktiven Zustand und die getaktete Inver­ terschaltung 304 im nichtaktiven Zustand. Daher erreicht das Ausgangssignal der Invertierschaltung 301 den L-Pegel, der durch Inversion des Signals dq0 mittels der getakteten In­ verterschaltung 303 erhalten wird.

Wenn das interne Schreibberechtigungssignal WBE im nichtak­ tiven Zustand ist, dann bringt die Eingangssteuerschaltung 321 die internen Datenbusse IO0 und ZIO0 in den Hochimpe­ danzzustand. Wenn das Signal WBE in den aktiven Zustand ge­ bracht ist, dann bringt gemäß dem Pegel eines Eingangssi­ gnals die Eingangssteuerschaltung 321 den internen Datenbus IO0 auf denselben Pegel wie denjenigen des Eingangssignals und den internen Datenbus ZIO0 auf einen Pegel, der zu dem des Eingangssignals komplementär ist. Als Reaktion auf das interne Schreibberechtigungssignal WBE, das den aktiven Zu­ stand erreicht, wenn zum Beispiel das Signal dq0 auf dem H- Pegel ist, wie vorstehend beschrieben, erreichen daher im Testmodus die internen Datenbusse IO0 und ZIO0 entsprechend den H-Pegel und den L-Pegel, wenn das Inversionsbestimmungs­ signal INV im nichtaktiven Zustand ist, und erreichen die internen Datenbusse IO0 und ZIO0 entsprechend den L-Pegel und den H-Pegel, wenn das Inversionsbestimmungssignal INV im aktiven Zustand ist.

Der Aufbau der Eingangspufferschaltung 31b ist demjenigen der Eingangspufferschaltung 31a ähnlich. Der Betrieb der Eingangspufferschaltung 31b unterscheidet sich von dem der Eingangspufferschaltung 31a dadurch, daß in der Eingangspuf­ ferschaltung 31b die Pegel der internen Datenbusse IO2 und ZIO2 geändert sind gemäß dem Pegel des Schreibsignals dq2, das einem in den externen Eingangs/Ausgangsanschluß 66 in dem Normalbetriebsmodus eingegebenen Signal entspricht. Da andererseits im Testmodus die Schaltschaltung 311 den Aus­ gangsknoten der das Signal dq0 empfangenden Invertierschal­ tung 301 verbindet mit der Eingangssteuerschaltung 321, ändert die Eingangspufferschaltung 31b die Potentialpegel der internen Datenbusse IO2 und ZIO2 gemäß dem Pegel des Si­ gnals dq0 und des Inversionsbestimmungssignals INV, ähnlich wie bei der Eingangspufferschaltung 31a.

Der Aufbau der Eingangspufferschaltung 32a ist auch derselbe wie derjenige der Eingangspufferschaltung 31a. Diese Ein­ gangspufferschaltungen unterscheiden sich dadurch, daß in der Eingangspufferschaltung 32a der Potentialpegel des Knotens, an den das Inversionsbestimmungssignal angelegt ist, auf den L-Pegel festgelegt ist.

Daher ändert die Eingangspufferschaltung 32a die Potential­ pegel der internen Datenbusse IO1 und ZIO1 gemäß dem Pegel der Schreibdaten dq1, die den an den externen Eingangs/Aus­ gangsanschluß 67 im Normalbetriebsmodus angelegten Daten entsprechen. Andererseits ändert die Eingangspufferschaltung 32a die Potentialpegel der internen Datenbusse IO1 und ZIO1 gemäß dem Pegel des Signals dq0, wenn das interne Schreibbe­ rechtigungssignal WBE in den aktiven Zustand im Testmodus gebracht wird, da die Invertierschaltung 301 festgelegt ist auf einen Zustand zum Ausgeben eines Signals mit demselben Pegel wie das angelegte Signal, und die Schaltschaltung 311 verbindet den Ausgangsknoten der Invertierschaltung 301 mit der Eingangssteuerschaltung 321.

Der Betrieb der Eingangspufferschaltung 32b ist demjenigen der Eingangspufferschaltung 32a auch ähnlich, außer daß in der Eingangspufferschaltung 32b die Potentialpegel der in­ ternen Datenbusse IO3 und ZIO3 geändert werden gemäß dem Si­ gnal dq3, das den an den externen Eingangs/Ausgangsanschluß 68 im Normalbetriebsmodus angelegten Daten entspricht.

Auf der Grundlage des vorstehend beschriebenen Betriebs der Eingangspufferschaltungen 31a, 31b, 32a und 32b wird der Be­ trieb der Halbleiterspeichereinrichtung 101 gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben.

Fig. 4 ist eine Timingdarstellung, welche den Betrieb zum Schreiben in die Halbleiterspeichereinrichtung 101 im Nor­ malbetriebsmodus zeigt.

Bei der folgenden Beschreibung wird vorausgesetzt, daß die an die externen Eingangs/Ausgangsanschlüsse 65 bis 68 ange­ legten Schreibdaten alle auf dem L-Pegel sind.

Zu einer Zeit t1 nimmt das externe Zeilenstrobesignal EXT.RAS auf den L-Pegel ab. Danach nimmt zu einer Zeit t3 das externe Spaltenstrobesignal EXT.CAS auf den L-Pegel ab. Folglich ändert sich zu einer Zeit t4 das interne Schreibbe­ rechtigungssignal WBE auf den H-Pegel.

Zu dieser Zeit sind das Testmodusspezifizierungssignal TE und das Inversionsbestimmungssignal INV beide auf dem L-Pe­ gel und die den Schreibsignalen entsprechenden Signale dq0 bis dq3 alle auf dem L-Pegel. Als Reaktion auf ein Zunehmen des internen Schreibberechtigungssignals WBE ändern sich da­ her zu einer Zeit t5 die Potentialpegel der internen Daten­ busse IO0 bis IO3 alle auf den L-Pegel, wodurch in die ent­ sprechenden Speicherzellen Daten geschrieben werden.

Die Fig. 5A und 5B sind Timingdarstellungen, welche den Betrieb zeigen, wenn in dem Testmodus unter Verwendung einer Datenbitkomprimierungsfunktion ein Schreiben von Daten in die Halbleiterspeichereinrichtung 101 ausgeführt wird.

Unter Bezugnahme auf Fig. 5A erfolgt zunächst eine Be­ schreibung des Betriebs in dem Fall, in welchem das Inver­ sionsbestimmungssignal INV im nichtaktiven Zustand (L-Pegel- Zustand) ist.

In dem Testmodus ist das Testmodusspezifizierungssignal TE im aktiven Zustand (H-Pegel-Zustand) und sind an alle Ein­ gangspufferschaltungen 31a, 31b, 32a und 32b die Eingangs­ daten in den externen Eingangs/Ausgangsanschluß 65 angelegt. Nachdem das externe Zeilenstrobesignal EXT.RAS zu einer Zeit t1 auf den L-Pegel abgenommen hat, nimmt daher das externe Spaltenstrobesignal EXT.CAS zu einer Zeit t3 auf den L-Pegel ab und wird dann zu einer Zeit t4 nur das Signal dq0 auf den L-Pegel heruntergezogen.

Als Reaktion auf das Abnehmen des externen Spaltenstrobesi­ gnals EXT.CAS auf den L-Pegel zu der Zeit t3 ändert sich zu einer Zeit t5 das interne Schreibberechtigungssignal WBE in den aktiven Zustand (H-Pegel-Zustand). Zur Zeit t5 ist in Fig. 5A nur das Signal dq0 auf dem L-Pegel und bleiben die Signale dq1 bis dq3 auf dem H-Pegel. Da jedoch im Testmodus in die Eingangspufferschaltungen 31a, 31b, 32a und 32b nur das Signal dq0 übertragen wird, wie vorstehend beschrieben, nehmen als Reaktion auf das Signal dq0 zu einer Zeit t6 die Potentialpegel aller interner Datenbusse IO0 bis IO3 auf den L-Pegel ab und werden in den entsprechenden Speicherzellen diese Daten geschrieben.

Andererseits ist der Betrieb in dem Fall, in welchem das In­ versionsbestimmungssignal INV im aktiven Zustand (H-Pegel- Zustand) in dem Testmodus ist, wie folgt.

Unter Bezugnahme auf Fig. 5B ist das Testmodusspezifizie­ rungssignal TE auf dem H-Pegel und an die Eingangspuffer­ schaltungen 31a, 31b, 32a und 32b auch in diesem Fall nur das den Eingangsdaten aus dem externen Eingangs/Ausgangs­ anschluß 65 entsprechende Signal dq0 angelegt. Da jedoch das Inversionsbestimmungssignal INV auf dem H-Pegel ist, errei­ chen gemäß dem Pegel des Signals dq0 zur Zeit t6 die Poten­ tialpegel der internen Datenbusse IO1 und IO3 beide den L- Pegel, während die Potentialpegel der internen Datenbusse IO0 und IO2 den H-Pegel erreichen, der entgegengesetzt zu dem Pegel des Signals dq0 ist.

Fig. 6 ist ein Schaltbild, das einen dem Speicherzellarray 15 und den Abtastverstärkerschaltungen + I/O-Schaltungen 14 und 16 entsprechenden Hauptabschnitt in der Halbleiterspei­ chereinrichtung 101 gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.

Ähnlich wie bei dem in Fig. 19 gezeigten herkömmlichen Bei­ spiel sind die Abtastverstärker 20 bis 25 auf beiden Seiten mit Bitleitungspaaren zwischen ihnen angeordnet und sind auch bei der vorliegenden Ausführungsform die mit den Ab­ tastverstärkern auf der einen Seite verbundenen Bitleitungen und die mit den Abtastverstärkern auf der anderen Seite ver­ bundenen Bitleitungen abwechselnd angeordnet.

Insbesondere ist zwischen den mit dem Abtastverstärker 20 verbundenen paarweise gebildeten Bitleitungen BL00 und ZBL00 die Bitleitung ZBL10 der mit dem Abtastverstärker 21 verbun­ denen paarweise gebildeten Bitleitungen BL10 und ZBL10 ange­ ordnet.

Die mit dem Abtastverstärker 22 verbundenen paarweise gebil­ deten Bitleitungen BL20 und ZBL20 und die mit dem Abtastver­ stärker 23 verbundenen paarweise gebildeten Bitleitungen BL30 und ZBL30 sind ähnlich angeordnet.

Die paarweise gebildeten Bitleitungen BL00 und ZBL00, die paarweise gebildeten Bitleitungen BL10 und ZBL10, die paar­ weise gebildeten Bitleitungen BL20 und ZBL20 und die paar­ weise gebildeten Bitleitungen BL30 und ZBL30 sind mit den internen Datenbussen IO0 und ZIO0, IO1 und ZIO1, IO2 und ZIO2 und IO3 und ZIO3 mittels der N-Kanal-MOS-Transistoren 26a und 26b, 26c und 26d, 26e und 26f und 26g und 26h ent­ sprechend verbunden. Die Gatepotentiale der N-Kanal-MOS- Transistoren 26a bis 26h werden alle durch das Spaltenwahl­ signal CSL0 gemeinsam gesteuert.

In der folgenden Beschreibung wird der Fall betrachtet, in welchem das Inversionsbestimmungssignal INV in den aktiven Zustand im Vielbittestmodus gebracht wird und in welchem in den durch die Wortleitung WL0 und das Spaltenwahlsignal CSL0 gewählten Speicherzellen 28a bis 28d Daten geschrieben wer­ den, wie unter Bezugnahme auf Fig. 5B beschrieben.

In diesem Fall ist ein an den externen Eingangs/Ausgangsan­ schluß 65 angelegtes Eingangssignal auf dem L-Pegel und an alle Eingangspufferschaltungen 31a, 31b, 32a und 32b dieses Signal mit dem L-Pegel angelegt. Da jedoch das Inversions­ bestimmungssignal INV im aktiven Zustand ist, werden die Pe­ gel der internen Datenbusse IO0 und IO2 auf den H-Pegel und die Pegel der internen Datenbusse IO1 und IO3 auf den L-Pe­ gel gebracht. Wenn daher das Spaltenwahlsignal CSL0 in den aktiven Zustand gebracht ist, um die internen Datenbusse IO0 und ZIO0 bis IO3 und ZIO3 mit den paarweise gebildeten Bit­ leitungen BL00 und ZBL00 bis BL30 und ZBL30 zu verbinden, dann erreichen die Potentiale der paarweise gebildeten Bit­ leitungen BL00 und ZBL00 entsprechend den H-Pegel und den L- Pegel und erreichen die Potentiale der paarweise gebildeten Bitleitungen BL10 und ZBLI0 entsprechend den L-Pegel und den H-Pegel. Wenn dieser Zustand verglichen wird mit dem in Fig. 19 dargestellten Fall, dann wird festgestellt, daß die Potentialpegel der Bitleitungen BL00 und BLI0, die in Fig. 19 dieselben sind, entgegengesetzt zueinander werden und daß die Potentialpegel der Bitleitungen ZBL00 und ZBL10 auch entgegengesetzt zueinander werden.

Insbesondere wird es durch Bilden der Eingangspufferschal­ tungen 31a, 31b, 32a und 32b wie bei der ersten Ausführungs­ form der vorliegenden Erfindung möglich, an die Bitleitun­ gen, die keine voneinander verschiedenen Potentialpegel haben konnten, in dem Datenbitkomprimierungsmodus in der herkömmlichen Halbleiterspeichereinrichtung 201 entgegenge­ setzte Potentiale anzulegen. Im Ergebnis kann zwischen die­ sen Bitleitungen im Einbrenntestmodus eine Spannungsbe­ lastung angelegt werden.

Unter Bezugnahme auf Fig. 7 sind in den Eingangs/Ausgangs­ pufferschaltungen 18a, 18b, 19a und 19b in Fig. 1 Ausgangs­ pufferschaltungen 41a, 41b, 42a und 42b in der Halbleiter­ speichereinrichtung 101 enthalten.

Die Ausgangspufferschaltung 41a enthält eine Vorverstärker­ schaltung 401, die mit den internen Datenbussen IO0 und ZIO0 verbunden ist, eine Latchschaltung 411, die einen Ausgang der Vorverstärkerschaltung 401 empfängt, um die Daten zu halten, eine Schaltschaltung 421, die einen Ausgang der Latchschaltung 411 und ein Ausgangssignal TMq0 einer Logik­ syntheseschaltung 48 empfängt, um irgendeinen des Ausgangs und ein Ausgangssignal als Reaktion auf das Testmodusspezi­ fizierungssignal TE aus zugeben, und eine Ausgangssteuer­ schaltung 431, die den Ausgang der Schaltschaltung 421 emp­ fängt, um ein externes Lesesignal DQ0 in den externen Ein­ gangs/Ausgangsanschluß 65 als Reaktion auf das interne Aus­ gangsberechtigungssignal OEM aus zugeben.

Die Vorverstärkerschaltung 401 verstärkt die mittels der in­ ternen Datenbusse IO0 und ZIO0 übertragenen internen Lesesi­ gnale als Reaktion auf ein Vorverstärkersteuersignal PAE zum Ausgang.

Die Latchschaltung 411 enthält Inverterschaltungen 412 und 413, deren Eingänge und Ausgänge miteinander verbunden sind. Der Ausgang der Vorverstärkerschaltung 401 ist sowohl an die Inverterschaltung 412 als auch an die Logiksyntheseschaltung 48 angelegt.

Die Schaltschaltung 421 enthält getaktete Inverterschaltun­ gen 422 und 423, die durch das Testmodusspezifizierungssi­ gnal TE und sein Inversionssignal ZTE gesteuert werden. Die getaktete Inverterschaltung 422 empfängt den Ausgang der Latchschaltung 411, und wenn das Testmodusspezifizierungssi­ gnal TE im nichtaktiven Zustand (L-Pegel-Zustand) ist, dann wird die getaktete Inverterschaltung 422 aktiviert, so daß sie das Inversionssignal ausgibt. Andererseits empfängt die getaktete Inverterschaltung 423 einen Ausgang der das Aus­ gangssignal TMq0 der Logiksyntheseschaltung 48 empfangenden Inverterschaltung 424. Wenn das Testmodusspezifizierungssi­ gnal TE im aktiven Zustand ist, dann wird die getaktete In­ verterschaltung 423 aktiviert, so daß sie das Inversionssi­ gnal ausgibt.

Die Ausgangssteuerschaltung 431 enthält eine Inverterschal­ tung 432, NAND-Schaltungen 433 und 434, Inverterschaltungen 435 und 436 und N-Kanal-MOS-Transistoren Q5 und Q6. Die NAND-Schaltung 433 empfängt am einen Eingang das interne Ausgangsberechtigungssignal OEM und am anderen Eingang die Ausgänge der getakteten Inverterschaltungen 422 und 423. Die NAND-Schaltung 434 empfängt am einen Eingang das interne Ausgangsberechtigungssignal OEM und am anderen Eingang, der die Ausgangssignale der getakteten Inverterschaltungen 422 und 423 empfängt und dieselben zum Ausgang invertiert, einen Ausgang der Inverterschaltung 432. Die Inverterschaltung 435 empfängt die Ausgangssignale der NAND-Schaltung 433, und die Inverterschaltung 436 empfängt den Ausgang der NAND-Schal­ tung 434. Die N-Kanal-MOS-Transistoren Q5 und Q6 sind zwi­ schen dem dem H-Pegel entsprechenden Stromversorgungspoten­ tial und dem dem L-Pegel entsprechenden Massepotential in Reihe geschaltet. Die Gates der N-Kanal-MOS-Transistoren Q5 und Q6 sind mit den Ausgangsknoten der entsprechenden Inver­ terschaltungen 435 und 436 verbunden. Ein Verbindungspunkt zwischen den N-Kanal-MOS-Transistoren Q5 und Q6 und der ex­ terne Eingangs/Ausgangsanschluß 65 sind verbunden.

Die Ausgangspufferschaltungen 41b, 42a und 42b sind im we­ sentlichen genauso wie die Ausgangspufferschaltung 41a auf­ gebaut. Die Ausgangspufferschaltungen 41b, 42a und 42b unterscheiden sich von der Ausgangspufferschaltung 41a da­ durch, daß in der Schaltschaltung 421 an die getaktete In­ verterschaltung 422 der Ausgang der Latchschaltung 411 ange­ legt ist und daß an die Inverterschaltung 424 ein auf den L- Pegel festgelegtes Signal anstelle des Ausgangssignals TMq0 der Logiksyntheseschaltung 48 angelegt ist. Wie in der Aus­ gangspufferschaltung 41a sind an die Logiksyntheseschaltung 48 die internen Lesesignale q1 bis q3 aus der Latchschaltung 411 angelegt.

Der Betrieb der Ausgangspufferschaltungen 41a, 41b, 42a und 42b wird nachstehend kurz beschrieben.

In dem Normalbetriebsmodus, das heißt, wenn das Testmodus­ spezifizierungssignal TE im nichtaktiven Zustand (L-Pegel- Zustand) ist, wird durch die Vorverstärkerschaltung 401 ein mittels der internen Datenbusse IO0 und ZIO0 übertragenes Lesesignal verstärkt, so daß es als internes Lesesignal q0 ausgegeben wird. Da das Testmodusspezifizierungssignal im nichtaktiven Zustand ist, ist in dem Normalbetriebsmodus die getaktete Inverterschaltung 422 aktiv und die getaktete In­ verterschaltung 423 nichtaktiv, wobei mittels der getakteten Inverterschaltung 422 das Ausgangssignal aus der Latchschal­ tung 411 invertiert wird, so daß es in die Ausgangssteuer­ schaltung 431 geliefert wird.

Wenn in der Ausgangssteuerschaltung 431 das interne Aus­ gangsberechtigungssignal OEM im nichtaktiven Zustand (L-Pe­ gel-Zustand) ist, dann sind die Ausgänge der NAND-Schaltun­ gen 433 und 434 beide auf dem H-Pegel, ohne Rücksicht auf den Ausgangspegel der Schaltschaltung 421, und werden die N- Kanal-MOS-Transistoren Q5 und Q6, deren Gatepotentiale ge­ steuert werden durch Signale, die durch Invertieren dieser Ausgänge mittels der Inverterschaltungen 435 und 436 erhal­ ten werden, beide in den nichtleitenden Zustand gebracht. Daher wird der externe Eingangs/Ausgangsanschluß 65 in den Hochimpedanzzustand gebracht.

Als Reaktion auf den aktiven Zustand (H-Pegel-Zustand) des internen Ausgangsberechtigungssignals OEM, wenn zum Beispiel das interne Lesesignal q0 auf dem H-Pegel ist, erreicht andererseits das Ausgangssignal der Schaltschaltung 421, das durch Invertieren des internen Lesesignals q0 mittels der Latchschaltung 411 und erneutes Invertieren des Signals mit­ tels der getakteten Inverterschaltung 422 erhalten wird, den H-Pegel. Daher erreichen die Ausgänge der NAND-Schaltungen 433 und 434 entsprechend den L-Pegel und den H-Pegel. Da das Gatepotential des N-Kanal-MOS-Transistors Q5 gesteuert wird durch das Inversionssignal des Ausgangssignals der NAND- Schaltung 433, wird dieser Transistor leitend gemacht. Im Gegensatz dazu wird der N-Kanal-MOS-Transistor Q6 nichtlei­ tend gemacht. Daher erreicht der externe Eingangs/Ausgangs­ anschluß 65 den H-Pegel, d. h. das Potential gemäß dem Pegel des internen Lesesignals q0.

Der vorstehende Betrieb gilt für die Ausgangspufferschal­ tungen 41b, 42a und 42b.

Andererseits ist in dem Testmodus das Testmodusspezifizie­ rungssignal im aktiven Zustand (H-Pegel-Zustand) und die getaktete Inverterschaltung 422 nicht aktiv. Daher sind der Ausgangsknoten der Latchschaltung 411 und die Ausgangssteu­ erschaltung 431 nicht miteinander verbunden. Da andererseits die getaktete Inverterschaltung 423 aktiv wird, wird aus der Schaltschaltung 421 ein Signal ausgegeben, das durch das durch die Inverterschaltung 424 und die getaktete Inverter­ schaltung 423 hindurchlaufende Ausgangssignal TMq0 aus der Logiksyntheseschaltung 48 erhalten wird.

Wenn daher das interne Ausgangsberechtigungssignal in den aktiven Zustand gebracht ist, dann ändert die Ausgangssteu­ erschaltung 431 das Potential des externen Eingangs/Aus­ gangsanschlusses 65 gemäß dem Pegel des Ausgangssignals TMq0 aus der Logiksyntheseschaltung 48.

Da andererseits in den Ausgangspufferschaltungen 41b, 42a und 42b der Eingang in die mit einem Eingangsknoten der aktiven getakteten Inverterschaltung 423 verbundene Inver­ terschaltung 424 in der Schaltschaltung 421 auf den L-Pegel festgelegt ist, erreichen als Reaktion auf den aktiven Zu­ stand des internen Ausgangsberechtigungssignals OEM die Po­ tentiale der externen Eingangs/Ausgangsanschlüsse 66, 67 und 68 alle den L-Pegel.

Unter Bezugnahme auf Fig. 8 enthält die Logiksyntheseschal­ tung 48 Invertierschaltungen 53 bis 56, welche die entspre­ chenden internen Lesesignale q0 bis q3 empfangen, und eine Vergleichsschaltung 52, die Ausgangssignale aus den Inver­ tierschaltungen 53 bis 56 empfängt und eine Vergleichsopera­ tion ausführt, so daß sie ein Bestimmungssignal TMq0 aus­ gibt.

Die Invertierschaltung 53 enthält eine Inverterschaltung 531, die das interne Lesesignal q0 empfängt, eine getaktete Inverterschaltung 532, die einen Ausgang der Inverterschal­ tung 531 empfängt und mittels des Inversionsbestimmungssi­ gnals INV so gesteuert wird, daß sie in den aktiven Zustand gebracht wird, wenn das Signal INV auf dem L-Pegel ist, eine getaktete Inverterschaltung 533, die das interne Lesesignal q0 empfängt und mittels des Inversionsbestimmungssignals INV so gesteuert wird, daß sie in den aktiven Zustand gebracht wird, wenn das Signal INV auf dem H-Pegel ist, und eine In­ verterschaltung 534, die das Inversionsbestimmungssignal INV empfängt, so daß sie ein Steuersignal in die getakteten In­ verterschaltungen 532 und 533 ausgibt.

Der Aufbau der Invertierschaltung 54 ist demjenigen der In­ vertierschaltung 53 ähnlich, außer daß sie das interne Lese­ signal q2 empfängt.

Der Aufbau der Invertierschaltung 55 ist demjenigen der In­ vertierschaltung 53 ähnlich, außer daß sie das interne Lese­ signal q1 empfängt und daß das Potential eines das Inver­ sionsbestimmungssignal INV empfangenden Eingangsknotens auf den L-Pegel festgelegt ist.

Der Aufbau der Invertierschaltung 56 ist demjenigen der In­ vertierschaltung 55 ähnlich, außer daß sie das interne Lese­ signal q3 empfängt.

Die Vergleichsschaltung 52 enthält eine NAND-Schaltung 521, die die Ausgänge der Invertierschaltungen 53 bis 56 emp­ fängt, eine NOR-Schaltung 522, die die Ausgänge der Inver­ tierschaltungen 53 bis 56 empfängt, eine Inverterschaltung 523, die einen Ausgang der NOR-Schaltung 522 empfängt, und eine NAND-Schaltung 524, die einen Ausgang der NAND-Schal­ tung 521 und einen Ausgang der Inverterschaltung 523 emp­ fängt, so daß sie das Bestimmungssignal TMq0 ausgibt.

Der Betrieb der Logiksyntheseschaltung 48 wird nachstehend unter Bezugnahme auf Fig. 8 kurz beschrieben.

Wenn das Inversionsbestimmungssignal INV im nichtaktiven Zu­ stand (L-Pegel-Zustand) ist, dann wird in der Invertier­ schaltung 53 die getaktete Inverterschaltung 532 in den aktiven Zustand und die getaktete Inverterschaltung 533 in den nichtaktiven Zustand gebracht. Daher wird ein Signal, das durch Invertieren des internen Lesesignals q0 mittels der Inverterschaltung 531 und erneutes Invertieren des Si­ gnals mittels der getakteten Inverterschal 28046 00070 552 001000280000000200012000285912793500040 0002019618722 00004 27927tung 532 erhalten wird, das heißt ein Signal mit demselben Pegel wie das in­ terne Lesesignal q0, ausgegeben. In den anderen Invertier­ schaltungen 54 bis 56 werden die Signale mit denselben Pe­ geln wie die an sie angelegten internen Lesesignale q1 bis q3 ausgegeben.

Die NAND-Schaltung 521 in der Vergleichsschaltung 52 gibt einen logischen Wert 0, das heißt ein Signal mit dem L-Pe­ gel, nur dann aus, wenn die Signale aus den Invertierschal­ tungen 53 bis 56 alle auf einem logischen Wert 1, das heißt auf dem H-Pegel, sind. Andererseits gibt die NOR-Schaltung 522 den logischen Wert 1, das heißt ein Signal mit dem H- Pegel, nur dann aus, wenn die Signale aus den Invertier­ schaltungen 53 bis 56 alle auf dem logischen Wert 0, das heißt auf dem L-Pegel, sind.

Fig. 9A ist eine Darstellung (Wahrheitstabelle), welche unter Berücksichtigung des vorstehenden den Betrieb der Ver­ gleichsschaltung 52 beschreibt, wenn das Inversionsbestim­ mungssignal INV auf dem L-Pegel ist.

Wenn die internen Lesesignale q0 bis q3 alle auf dem logi­ schen Wert 0 sind, dann ist der Ausgang der NAND-Schaltung 521 auf dem logischen Wert 1, der Ausgang der NOR-Schaltung 522 auf dem logischen Wert 1 und der Ausgang der Inverter­ schaltung 523 auf dem logischen Wert 0. Daher ist der Aus­ gang der den Ausgang der NAND-Schaltung 521 und den Ausgang der Inverterschaltung 523 empfangenden NAND-Schaltung 524 auf dem logischen Wert 1, das heißt auf dem H-Pegel.

Wenn andererseits die internen Lesesignale q0 bis q3 alle auf dem logischen Wert 1 sind, dann ist der Ausgang der NAND-Schaltung 521 auf dem logischen Wert 0, der Ausgang der NOR-Schaltung 522 auf dem logischen Wert 0 und der Ausgang der Inverterschaltung 523 auf dem logischen Wert 1. Daher ist der Ausgang der NAND-Schaltung 524 auf dem logischen Wert 1, das heißt auf dem H-Pegel.

Wenn die internen Lesesignale q0 bis q3 nicht auf demselben logischen Wert sind, dann ist der Ausgang der NAND-Schaltung 521 immer auf dem logischen Wert 1, der Ausgang der NOR- Schaltung 522 immer auf dem logischen Wert 0 und der Ausgang der Inverterschaltung 523 auf dem logischen Wert 1. Da die NAND-Schaltung 524 Eingangsdaten empfängt, die beide auf dem logischen Wert 1 sind, ist der Ausgang der NAND-Schaltung 524 auf dem logischen Wert 0, das heißt auf dem L-Pegel.

Der Betrieb der Logiksyntheseschaltung 48, wenn das Inver­ sionsbestimmungssignal INV auf dem H-Pegel ist, wird nun be­ schrieben.

Wenn das Inversionsbestimmungssignal INV auf dem H-Pegel ist, dann wird in der Invertierschaltung 53 die getaktete Inverterschaltung 533 in den aktiven Zustand und die getak­ tete Inverterschaltung 532 in den nichtaktiven Zustand ge­ bracht. Daher wird aus der Invertierschaltung 53 ein durch Invertieren des internen Lesesignals q0 mittels der getak­ teten Inverterschaltung 533 erhaltenes Signal ausgegeben.

Ähnlich wird aus der Invertierschaltung 54 ein durch Inver­ sion des internen Lesesignals q2 erhaltenes Signal ausge­ geben. Andererseits geben die Invertierschaltungen 55 und 56 die internen Lesesignale q1 und q3 direkt aus.

Fig. 9B ist eine Darstellung (Wahrheitstabelle), welche den Betrieb der Vergleichsschaltung 52 in diesem Fall be­ schreibt.

Im Vergleich zu dem Fall, in welchem das Inversionsbestim­ mungssignal INV auf dem L-Pegel ist, sind an die Vergleichs­ schaltung 52 die durch Inversion der internen Lesesignale q0 und q2 erhaltenen Signale angelegt. Durch Invertieren der logischen Werte der internen Lesesignale q0 und q2 in Fig. 9A ist daher in Fig. 9B dasselbe Ausgangssignal TMq0 wie in Fig. 9A auszugeben.

Wenn insbesondere (q0, q2, q1, q3) = (0, 0, 1, 1) , (1, 1, 0, 0) ist, dann ist das Inversionssignal TMq0 auf dem logischen Wert 1, das heißt auf dem H-Pegel, und ansonsten ist es auf dem logischen Wert 0, das heißt auf dem L-Pegel.

Auf der Grundlage des vorstehend beschriebenen Betriebs der Logiksyntheseschaltung 48 wird nun unter Bezugnahme auf die Zeichnungen der Lesebetrieb der Halbleiterspeichereinrich­ tung 101 gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben.

Unter Bezugnahme auf die Fig. 7, 9A, 9B und 10 nimmt zu einer Zeit t0 das externe Zeilenstrobesignal EXT.RAS auf den L-Pegel ab. Danach nimmt zu einer Zeit t1 das externe Spal­ tenstrobesignal EXT.CAS auf den L-Pegel ab. Zu einer Zeit t2 wird das Vorverstärkersteuersignal PAE aktiv (H-Pegel), und die Vorverstärkerschaltung 401 verstärkt zu einer Zeit t3 die Potentiale der internen Datenbusse IO0 bis IO3, welche gemäß den in den entsprechenden Speicherzellen gespeicherten Speicherdaten auf dem L-Pegel sind, zum Ausgang. Die aus der Vorverstärkerschaltung 401 ausgegebenen internen Lesesignale q0 bis q3 werden in den entsprechenden Latchschaltungen 411 in den Ausgangspufferschaltungen 41a, 41b, 42a und 42b ge­ halten. Als Reaktion auf den L-Pegel des externen Spalten­ strobesignals EXT.CAS wird zu einer Zeit t4 das interne Aus­ gangsberechtigungssignal OEM in den aktiven Zustand (auf den H-Pegel) gebracht. Als Reaktion auf dieses interne Ausgangs­ berechtigungssignal OEM werden aus der Ausgangssteuerschal­ tung 431 in die externen Eingangs/Ausgangsanschlüsse 65 bis 68 zu einer Zeit t5 die externen Lesesignale DQ0 bis DQ3 ausgegeben.

Fig. 11 ist eine Timingdarstellung, welche den Betrieb zum Auslesen von Daten in dem Vielbittestbetriebsmodus zeigt.

In Fig. 11 wird vorausgesetzt, daß das Inversionsbestim­ mungssignal INV im nichtaktiven Zustand (L-Pegel-Zustand) ist und daß in allen Speicherzellen, in denen das Lesen aus­ geführt wird, die Information mit dem L-Pegel vorgespeichert ist.

In diesem Fall werden, ähnlich wie bei dem Fall der Fig. 10, als Reaktion auf das zur Zeit t2 den aktiven Zustand er­ reichende Vorverstärkersteuersignal PAE die Potentiale der internen Datenbusse IO0 bis IO3 verstärkt und werden aus der Vorverstärkerschaltung 401 zur Zeit t3 die internen Lesesi­ gnale q0 bis q3 ausgegeben. Die internen Lesesignale q0 bis q3 werden in den entsprechenden Latchschaltungen 411 gehal­ ten. Die Logiksyntheseschaltung 48 empfängt die internen Lesesignale q0 bis q3 und gibt das Bestimmungssignal TMq0 entsprechend der in Fig. 9A gezeigten Darstellung aus. Wenn insbesondere die internen Lesesignale q0 bis q3 auf dem lo­ gischen Wert 0 sind, welcher der in den entsprechenden Spei­ cherzellen vorgespeicherten Speicherinformation entspricht, dann ist das Bestimmungssignal TMq0 auf dem logischen Wert 1, das heißt, wird der H-Pegel ausgegeben.

Wenn sich andererseits die internen Lesesignale q0 bis q3 unterscheiden von der vorgespeicherten Speicherinformation, das heißt, wenn wenigstens eines der internen Lesesignale q0 bis q3 dem logischen Wert 1 entspricht, dann ist das Inver­ sionssignal TMq0 auf dem logischen Wert 0, das heißt auf dem L-Pegel.

In dem Testmodus empfängt die Ausgangspufferschaltung 41a dieses Inversionssignal TMq0. Als Reaktion auf das zur Zeit t4 den aktiven Zustand erreichende interne Schreibberechti­ gungssignal OEM gibt die Ausgangspufferschaltung 41a das dem Signal TMq0 entsprechende externe Lesesignal DQ0 in den ex­ ternen Eingangs/Ausgangsanschluß 65 aus.

Andererseits geben die anderen Ausgangspufferschaltungen 41b, 42a und 42b die externen Lesesignale DQ1 bis DQ3 mit dem L-Pegel in die externen Eingangs/Ausgangsanschlüsse 66 bis 68 entsprechend aus.

Wenn daher im Vielbittestbetriebsmodus eine Information ge­ schrieben und ausgelesen wird, dann werden nur mittels des externen Eingangs/Ausgangsanschlusses 65 Daten geschrieben. Durch Überwachen der aus dem externen Eingangs/Ausgangsan­ schluß 65 beim Lesebetrieb ausgelesenen Daten kann bestimmt werden, ob die geschriebenen Daten richtig ausgelesen sind oder nicht.

Fig. 12 ist eine Timingdarstellung in dem Fall, in welchem das Inversionsbestimmungssignal INV im aktiven Zustand (H- Pegel-Zustand) ist und in dem Vielbittestbetriebsmodus die Speicherdaten ausgelesen werden.

Auch in diesem Fall wird vorausgesetzt, daß aus dem externen Eingangs/Ausgangsanschluß 65 beim Datenschreiben Daten mit dem L-Pegel eingegeben werden.

Wenn jedoch, wie unter Bezugnahme auf Fig. 3 beschrieben, das Inversionsbestimmungssignal INV im aktiven Zustand ist, dann sind in den den internen Datenbussen IO0 und IO2 ent­ sprechenden Speicherzellen Daten mit dem invertierten H-Pe­ gel zu schreiben.

Wenn daher der Lesebetrieb richtig ausgeführt ist, dann müs­ sen die gelesenen Daten (q0, q2, q1, q3) = (1, 1, 0, 0) sein.

Ähnlich wie im Fall der Fig. 11 werden als Reaktion auf das Vorverstärkersteuersignal PAE, das zu der Zeit t2 aktiv wird, mittels des Vorverstärkers 401 die in die internen Datenbusse IO0 und IO3 ausgelesenen Daten verstärkt und als interne Lesedaten q0 bis q3 zu der Zeit t3 ausgegeben.

Diese internen Lesesignale q0 bis q3 werden in den Latch­ schaltungen 411 gehalten.

Die Logiksyntheseschaltung 48 empfängt die internen Lesesi­ gnale q0 bis q3 und gibt das Bestimmungssignal TMq0 gemäß der Darstellung der Fig. 9B aus.

Wenn daher bezüglich der geschriebenen Daten diese internen Lesesignale q0 bis q3 richtig ausgelesen sind, dann ist das Bestimmungssignal TMq0 auf dem logischen Wert 1, das heißt auf dem H-Pegel.

Wenn andererseits die internen Lesesignale q0 bis q3 nicht richtig ausgelesen sind, dann ist das Bestimmungssignal TMq0 auf dem logischen Wert 0, das heißt auf dem L-Pegel.

Als Reaktion auf das zur Zeit t4 aktiv werdende interne Ausgangsberechtigungssignal OEM gibt die Ausgangspuffer­ schaltung 41a das dem Inversionssignal TMq0 entsprechende externe Lesesignal DQ0 in den externen Eingangs/Ausgangsan­ schluß 65 zur Zeit t5 aus.

Die anderen Ausgangspufferschaltungen 41b, 42a und 42b geben die externen Lesesignale DQ1 bis DQ3 mit dem L-Pegel in die externen Eingangs/Ausgangsanschlüsse 66 bis 68 entsprechend aus.

Wenn daher auch in diesem Fall unter Verwendung der Daten­ bitkomprimierungsfunktion im Testmodus Daten geschrieben und ausgelesen werden, dann ist es dadurch, daß die Daten nur in den externen Eingangs/Ausgangsanschluß 65 eingegeben werden und die aus dem externen Eingangs/Ausgangsanschluß 65 ausge­ lesenen Daten überwacht werden, möglich zu bestimmen, ob die geschriebenen Daten richtig ausgelesen sind oder nicht.

Wenn gemäß der ersten Ausführungsform der vorliegenden Er­ findung, wie vorstehend beschrieben, in dem Vielbittestmodus der Lesebetrieb und der Schreibbetrieb ausgeführt werden, dann kann der Betriebszustand dadurch getestet werden, daß die Daten nur mittels eines bestimmten externen Eingangs/Ausgangsanschlusses geschrieben und gelesen werden. Daher kann die Anzahl von Halbleiterspeichereinrichtungen, die gleichzeitig parallel getestet werden können, vergrößert werden, wodurch die Testzeit verkürzt werden kann.

Durch Aktivieren oder Nichtaktivieren des Inversionsbestim­ mungssignals kann ferner zwischen jeden benachbarten Bitlei­ tungen eine Spannungsbelastung angelegt werden, wodurch bei dem Einbrenntest ein latenter Fehler zwischen den Bitleitun­ gen ermittelt werden kann.

Gemäß der vorliegenden Ausführungsform kann insbesondere die für den Einbrenntest oder dergleichen benötigte Test zeit verkürzt und die Zuverlässigkeit des Testergebnisses verbes­ sert werden.

Obwohl bei der vorstehenden Beschreibung die Halbleiterspei­ chereinrichtung 101 in der x4-Konfiguration ist, ist die Konfiguration der Eingangs/Ausgangsanschlüsse nicht auf sie beschränkt. Im Falle einer Halbleiterspeichereinrichtung mit einer x16-Konfiguration kann die Halbleiterspeichereinrich­ tung beispielsweise als Halbleiterspeichereinrichtung mit x4-Konfiguration getestet werden, offensichtlich dadurch, daß jeweils vier Bits als eine Gruppe behandelt werden, wenn im Vielbittestmodus der Lesebetrieb und der Schreibbetrieb ausgeführt werden.

Die zweite Ausführungsform

Wenn bei der ersten Ausführungsform in dem Vielbittestmodus Daten geschrieben werden, dann kann ebenso wie ein zum Datenschreiben verwendeter bestimmter Eingangs/Ausgangsan­ schluß ein beim Schreibbetrieb nicht verwendeter externer Eingangs/Ausgangsanschluß Schreibdaten empfangen.

Wenn daher der Potentialpegel des zum Datenschreiben nicht verwendeten Eingangs/Ausgangsanschlusses mittels einer be­ liebigen Einrichtung im Testbetriebsmodus auf ein Zwischen­ potential, das heißt auf einen Potentialpegel zwischen dem H-Pegel und dem L-Pegel, gebracht wird, dann könnte in einer die Eingangspufferschaltung bildenden CMOS-Schaltung ein so­ genannter Durchgangsstrom oder dergleichen erzeugt werden, der eine Funktionsstörung und einen Schaltungsfehler verur­ sacht.

Die zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform dadurch, daß zwischen den externen Ein­ gangs/Ausgangsanschlüssen 65 bis 68 in Fig. 1 und den Ein­ gangspufferschaltungen 31a, 31b, 32a und 32b entsprechende Potentialsteuerschaltungen 71a, 71b, 72a und 72b geschaltet sind.

Ferner gibt bei der zweiten Ausführungsform die Steuersi­ gnalerzeugungsschaltung 11 zwei Arten von Eingangssteuersi­ gnalen CASNW und CASNWTE als Reaktion auf das externe Spal­ tenstrobesignal EXT.CAS aus.

Unter Bezugnahme auf Fig. 13 enthält die Eingangspotential­ steuerschaltung 71a eine NOR-Schaltung 701, die das externe Schreibsignal DQ0 und das Eingangssteuersignal CASNW emp­ fängt, eine Inverterschaltung 711, die einen Ausgang der NOR-Schaltung 701 empfängt, eine Transfergateschaltung 721, die durch ein internes Steuersignal ZDIL gesteuert wird, eine Latchschaltung 731, die durch das interne Steuersignal ZDIL gesteuert wird, und eine Inverterschaltung 741, die einen Ausgang der Latchschaltung 731 empfängt, so daß sie das interne Schreibsignal dq0 ausgibt.

Die NOR-Schaltung 701 enthält N-Kanal-MOS-Transistoren Q13 und Q14, deren Gates zusammen mit dem dem L-Pegel entspre­ chenden Massepotential verbunden sind, einen P-Kanal-MOS- Transistor Q12, dessen Gate zusammen mit den Drains der Transistoren Q13 und Q14 verbunden ist, und einen P-Kanal- MOS-Transistor Q11, dessen Drain verbunden ist mit dem Source des Transistors Q12 und dessen Source verbunden ist mit dem dem H-Pegel entsprechenden Stromversorgungspoten­ tial. Die Transistoren Q11 und Q13 empfangen an ihren Gates das externe Schreibsignal DQ0. Die Transistoren Q12 und Q14 empfangen an ihren Gates das Eingangssteuersignal CASNW. Das Potential des Drains des P-Kanal-MOS-Transistors Q12 ist an die Inverterschaltung 711 als Ausgang der NOR-Schaltung 701 angelegt.

Wenn das interne Steuersignal CASNW im aktiven Zustand (L- Pegel-Zustand) ist, dann gibt die NOR-Schaltung 701 ein durch Inversion des externen Schreibsignals DQ0 erhaltenes Signal aus. Wenn das Eingangssteuersignal CASNW im nicht­ aktiven Zustand (H-Pegel-Zustand) ist, dann gibt die NOR- Schaltung 701 immer ein Signal mit dem L-Pegel aus.

Die Transfergateschaltung 721 verbindet einen Ausgangsknoten der das Ausgangssignal der NOR-Schaltung 701 empfangenden Inverterschaltung 711 und einen Eingangsknoten der Latch­ schaltung 731, wenn das Signal ZDIL in einem aktiven Zustand (H-Pegel-Zustand) ist.

Die Latchschaltung 731 enthält eine Inverterschaltung 732 und eine getaktete Inverterschaltung 733, die ihre Eingangs- und Ausgangsknoten zwischenverbunden mit denjenigen der In­ verterschaltung 732 hat und durch das Signal ZDIL gesteuert wird. Da die getaktete Inverterschaltung 733 in den aktiven Zustand gebracht wird, wenn das Signal ZDIL auf dem L-Pegel ist, wird die Latchschaltung 731 nur dann in den aktiven Zu­ stand gebracht, wenn das Signal ZDIL auf dem L-Pegel ist. Der Ausgang der Latchschaltung 731 wird durch die Inverter­ schaltung 741 invertiert, so daß er als internes Schreibsi­ gnal dq0 ausgegeben wird.

Die anderen Eingangspotentialsteuerschaltungen 71b, 72a und 72b sind ähnlich wie die Eingangspotentialsteuerschaltung 71a aufgebaut, außer daß diese Schaltungen nicht durch das Eingangssteuersignal CASNW, sondern durch das Eingangssteu­ ersignal CASNWTE gesteuert werden.

Unter Bezugnahme auf Fig. 14 wird vorausgesetzt, daß die an die externen Eingangs/Ausgangsanschlüsse 65 bis 68 angeleg­ ten Schreibdaten alle auf dem L-Pegel sind.

In dem Normalbetriebsmodus wird vorausgesetzt, daß sich die beiden aus der Steuersignalerzeugungsschaltung 11 ausgegebe­ nen Eingangssteuersignale CASNW und CASNWTE ähnlich ändern.

Als Reaktion auf ein Abnehmen des externen Spaltenstrobesi­ gnals EXT.CAS auf den L-Pegel zu einer Zeit t2 nehmen daher die Eingangssteuersignale CASNW und CASNWTE beide zu einer Zeit t3 auf den L-Pegel ab. Als Reaktion auf das Abnehmen der Eingangssteuersignale CASNW und CASNWTE auf den L-Pegel zu der Zeit t3 werden zu einer Zeit t4 die den externen Schreibsignalen DQ0 bis DQ3 entsprechenden internen Schreib­ signale dq0 bis dq3 ausgegeben. Als Reaktion auf ein Ab­ nehmen des Steuersignals ZDIL zu einer Zeit t5 auf den L-Pe­ gel mit einer vorbestimmten Zeitverzögerung nach dem Abneh­ men des externen Spaltenstrobesignals EXT.CAS werden mittels der Latchschaltungen 731 die den externen Schreibsignalen DQ0 bis DQ3 entsprechenden internen Schreibsignale dq0 bis dq3 gehalten.

Fig. 15 ist eine Timingdarstellung, welche den Betrieb der Eingangspotentialsteuerschaltungen 71a, 71b, 72a und 72b be­ schreibt, wenn im Vielbittestmodus Daten geschrieben werden.

Der in Fig. 15 dargestellte Betrieb unterscheidet sich von dem in Fig. 14 gezeigten Betrieb im Normalbetriebsmodus da­ durch, daß das Eingangssteuersignal CASNWTE immer einen nichtaktiven Zustand (H-Pegel-Zustand) im Testmodus beibe­ hält.

Daher geben in diesem Fall die durch das Signal CASNWTE ge­ steuerten NOR-Schaltungen 701 in den Eingangspotentialsteu­ erschaltungen 71b, 72a und 72b immer ein Signal mit dem L- Pegel aus, ohne Rücksicht auf die Pegel der externen Schreibsignale DQ1 bis DQ3.

Insbesondere behalten die internen Schreibsignale dq1 bis dq3 immer den H-Pegel bei.

Als Reaktion auf ein Abnehmen des Eingangssteuersignals CASNW auf den L-Pegel zu einer Zeit t3 gibt andererseits die Eingangspotentialsteuerschaltung 71a das dem externen Schreibsignal DQ0 entsprechende interne Schreibsignal dq0 zu einer Zeit t4 aus.

Selbst wenn daher im Testmodus die zum Datenschreiben nicht verwendeten externen Eingangs/Ausgangsanschlüsse 66 bis 68 zum Beispiel in einem elektrisch schwebenden Zustand und auf einem Zwischenpotential sind, wird dieses Potential nicht in die interne Schaltungseinrichtung übertragen. Daher fließt in einer die Eingangspufferschaltung bildenden CMOS-Schal­ tung kein Durchgangsstrom und kommt keine Funktionsstörung vor.

Die dritte Ausführungsform

Wenn in der Halbleiterspeichereinrichtung 101 gemäß der ersten Ausführungsform im Vielbittestmodus Daten geschrieben werden, dann kann ein durch Inversion der Eingangsdaten dq0 als Reaktion auf das Inversionsbestimmungssignal INV erhal­ tenes Signal verwendet werden als Signal zum Schreiben in die Speicherzellen, in denen mittels der internen Datenbusse IO0 und ZIO0 und IO2 und ZIO2 Daten geschrieben sind.

Die dritte Ausführungsform unterscheidet sich von der ersten Ausführungsform dadurch, daß der Datenschreibbetrieb mittels der internen Datenbusse IO0 und ZIO0 und 1O2 und ZIO2 und der Datenschreibbetrieb mittels der internen Datenbusse IO1 und ZIO1 und IO3 und ZIO3 durch verschiedene interne Schreibberechtigungssignale gesteuert werden.

Unter Bezugnahme auf Fig. 16 empfängt eine Eingangspuffer­ schaltung 81a die Schreibdaten dq0, wobei sie durch ein in­ ternes Schreibberechtigungssignal WBE1 gesteuert wird und ein entsprechendes komplementäres Signal in die internen Datenbusse IO0 und ZIO0 ausgibt. Die Eingangspufferschaltung 81a enthält eine Schaltschaltung 311 und eine Eingangssteu­ erschaltung 321.

Die Schaltschaltung 311 enthält getaktete Inverterschal­ tungen 312 und 313 und eine Inverterschaltung 314. Diese Schaltschaltung 311 ist ähnlich wie die in der ersten Aus­ führungsform aufgebaut, außer daß die getakteten Inverter­ schaltungen 312 und 313 beide das interne Schreibsignal dq0 empfangen. Die Eingangssteuerschaltung 321 ist ähnlich wie die in der ersten Ausführungsform aufgebaut, außer daß sie durch das interne Schreibberechtigungssignal WBE1 gesteuert wird.

Wenn insbesondere das Testmodusspezifizierungssignal TE im nichtaktiven Zustand (L-Pegel-Zustand) ist, dann wird die getaktete Inverterschaltung 312 aktiv, und wenn das Signal TE im aktiven Zustand (H-Pegel-Zustand) ist, dann wird die getaktete Inverterschaltung 313 in den aktiven Zustand ge­ bracht. Diese getakteten Inverterschaltungen 312 und 313 invertieren das Schreibsignal dq0 zum Ausgang.

Als Reaktion auf das den aktiven Zustand (H-Pegel-Zustand) erreichende interne Schreibberechtigungssignal WBE1 bringt die Eingangssteuerschaltung 321 die internen Datenbusse IO0 und ZIO0 auf dem Schreibsignal dq0 entsprechende komplemen­ täre Potentialpegel.

Eine Eingangspufferschaltung 81b wird auch durch das interne Schreibberechtigungssignal WBE1 gesteuert. Die Eingangspuf­ ferschaltung 81b hat denselben Aufbau wie die Eingangspuf­ ferschaltung 82a, außer daß die Eingangspufferschaltung 81b in die internen Datenbusse IO2 und ZIO2 komplementäre Si­ gnale ausgibt, welche dem Schreibsignal dq2 und dem Schreib­ signal dq0 entsprechen, wenn das Testmodusspezifizierungssi­ gnal entsprechend im nichtaktiven Zustand und im aktiven Zu­ stand ist.

Eine Eingangspufferschaltung 82a wird durch ein internes Schreibberechtigungssignal WBE2 gesteuert. Die Eingangspuf­ ferschaltung 82a hat denselben Aufbau wie die Eingangspuf­ ferschaltung 81a, außer daß die Eingangspufferschaltung 82a in die internen Datenbusse IO1 und ZIO1 Signale ausgibt, die den Signalen dq1 und dq0 entsprechen, wenn das Testmodus­ spezifizierungssignal TE entsprechend im nichtaktiven Zu­ stand und im aktiven Zustand ist.

Eine Eingangspufferschaltung 82b hat denselben Aufbau wie die Eingangspufferschaltung 82a, außer daß als Reaktion auf das Signal TE die Eingangssignale dq3 und dq0 geschaltet werden und daß in die internen Datenbusse IO3 und ZIO3 diesen Signalen entsprechende Signale ausgegeben werden.

Fig. 17 ist eine Timingdarstellung, welche den Betrieb in dem Testmodus gemäß der dritten Ausführungsform der vorlie­ genden Erfindung zeigt.

Im Unterschied zu dem Fall der ersten Ausführungsform emp­ fängt die Steuersignalerzeugungsschaltung 11 ein erstes ex­ ternes Spaltenstrobesignal EXT.CAS1, so daß sie als Reaktion darauf das erste interne Schreibberechtigungssignal WBE1 ausgibt, und sie empfängt ein zweites externes Spalten­ strobesignal EXT.CAS2, so daß sie als Reaktion darauf das zweite interne Schreibberechtigungssignal WBE2 ausgibt.

In der folgenden Beschreibung wird vorausgesetzt, daß in den Speicherzellen, in denen mittels der internen Datenbusse IO0 und ZIO0 und IO2 und ZIO2 Daten geschrieben sind, Daten mit dem L-Pegel geschrieben sind und daß in den Speicherzellen, in denen mittels der internen Datenbusse IO1 und ZIO1 und IO3 und ZIO3 Daten geschrieben sind, Daten mit dem H-Pegel geschrieben sind.

Zu einer Zeit t0 nimmt das externe Zeilenstrobesignal EXT.RAS auf den L-Pegel ab. Danach nimmt zu einer Zeit t2 das erste Spaltenstrobesignal EXT.CAS1 auf den L-Pegel ab. Als Reaktion darauf wird zu einer Zeit t3 das erste interne Schreibberechtigungssignal WBE1 in den aktiven Zustand (auf den H-Pegel) gebracht, um die Eingangspufferschaltungen 81a und 81b zu treiben. Gemäß dem Pegel des an den externen Ein­ gangs/Ausgangsanschluß 65 angelegten Schreibsignals dq0 er­ reichen zu einer Zeit t4 die Potentiale der internen Daten­ busse IO0 und IO2 den L-Pegel, wodurch in die entsprechenden Speicherzellen Daten geschrieben werden.

Als Reaktion auf ein Abnehmen des zweiten Spaltenstrobesi­ gnals EXT.CAS2 auf den L-Pegel zu einer Zeit t11 wird zu einer Zeit t12 das zweite interne Schreibberechtigungssignal WBE2 in den aktiven Zustand (auf den H-Pegel) gebracht. Als Reaktion darauf werden die Eingangspufferschaltungen 82a und 82b getrieben. Gemäß dem Pegel des an den externen Ein­ gangs/Ausgangsanschluß 65 angelegten Schreibsignals dq0 er­ reichen die Potentiale der internen Datenbusse IO1 und ZIO1 und IO3 und ZIO3 den H-Pegel, wodurch in den entsprechenden Speicherzellen Daten geschrieben werden.

Aufgrund des vorstehenden Betriebs können die Potentialan­ ordnung in einer Gruppe der mit den internen Datenbussen IO0 und ZIO0 und IO2 und ZIO2 verbundenen Bitleitungspaare und die Potentialanordnung in einer Gruppe der mit den internen Datenbussen IO1 und ZIO1 und IO3 und ZIO3 verbundenen Bit­ leitungspaare unabhängig geändert werden. Selbst wenn im Vielbittestmodus Daten geschrieben werden, kann zwischen jeden benachbarten Bitleitungen eine Spannungsbelastung an­ gelegt werden.

Wie bei der ersten Ausführungsform kann daher die für den Einbrenntest oder dergleichen benötigte Testzeit verkürzt und die Zuverlässigkeit des Testergebnisses verbessert werden.

Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die­ selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An­ sprüche beschränkt sind.

Claims (20)

1. Halbleiterspeichereinrichtung, welche umfaßt:
eine Mehrzahl von Wortleitungen;
eine Mehrzahl von Bitleitungspaaren, die die Mehrzahl von Wortleitungen kreuzen und in eine erste und eine zweite Gruppe geteilt sind;
eine Mehrzahl von Speicherzellen (15), die mit den Wortlei­ tungen und den Bitleitungspaaren verbunden und in Zeilen und Spalten angeordnet sind;
eine Speicherzellwahleinrichtung (13, 14, 16, 17), die als Reaktion auf ein externes Adressensignal einen Betrieb zum Lesen/Schreiben von Speicherdaten aus einer entsprechen­ den/in eine entsprechende Speicherzelle ausführt; und
eine Mehrzahl von eine Mehrzahl von entsprechenden externen Eingangsdaten parallel empfangenden Eingangspuffereinrich­ tungen (31a, 31b, 32a, 32b) zum Ausgeben der Daten in die Speicherzellwahleinrichtung, wobei
die Mehrzahl von Eingangspuffereinrichtungen geteilt ist in eine erste und eine zweite Gruppe, die der ersten und der zweiten Gruppe der Bitleitungspaare entsprechen,
jede der Mehrzahl von zu der ersten und der zweiten Gruppe gehörenden Eingangspuffereinrichtungen eine erste Schaltein­ richtung enthält, die als Reaktion auf ein von außen ange­ legtes Betriebsmodusspezifizierungssignal (TE) schaltet zwi­ schen einem ersten Zustand, in dem jede Eingangspufferein­ richtung die entsprechenden Eingangsdaten der Mehrzahl von Eingangsdaten empfängt, und einem zweiten Zustand, in dem jede Eingangspuffereinrichtung dieselben Eingangsdaten wie diejenigen in eine vorbestimmte Eingangspuffereinrichtung (31a) der Mehrzahl von Eingangspuffereinrichtungen empfängt, und
jede der zu der ersten Gruppe gehörenden Eingangspufferein­ richtungen (31a, 31b) ferner eine erste Invertiereinrichtung (301) enthält, die als Reaktion auf ein von außen angelegtes Inversionsbestimmungssignal (INV) die Eingangsdaten inver­ tiert, wenn die Eingangspuffereinrichtung in dem zweiten Zu­ stand ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, welche ferner umfaßt:
eine Mehrzahl von entsprechend der Mehrzahl von Eingangspuf­ fereinrichtungen vorgesehenen Ausgangspuffereinrichtungen (41a, 41b, 42a, 42b), die die mittels der Speicherzellwahl­ einrichtung ausgelesenen Speicherdaten empfangen, um die Daten nach draußen aus zugeben; und
eine Logikoperationseinrichtung (48), die die aus der Mehr­ zahl von Ausgangspuffereinrichtungen auszugebenden Speicher­ daten empfängt und eine logische Operation ausführt, so daß sie ein Bestimmungssignal (TMq0) ausgibt, wobei
die Logikoperationseinrichtung das Bestimmungssignal akti­ viert, wenn die gelesenen Speicherdaten zu den geschriebenen Speicherdaten passen, und
die der vorbestimmten Eingangspuffereinrichtung (31a) ent­ sprechende Ausgangspuffereinrichtung (41a) eine zweite Schalteinrichtung (421) enthält, die als Reaktion auf das Betriebsmodusspezifizierungssignal (TE) schaltet zwischen einem Zustand, in dem die Speicherdaten ausgegeben werden, und einem Zustand, in dem das Bestimmungssignal ausgegeben wird.

3. Halbleiterspeichereinrichtung nach Anspruch 2, bei welcher
die Logikoperationseinrichtung (48) enthält:
eine zweite Invertiereinrichtung (53), welche die Speicher­ daten empfängt, die aus den Speicherzellen ausgelesen sind, die mit den zu der ersten Gruppe gehörenden Bitleitungs­ paaren verbunden sind, und welche als Reaktion auf das von außen angelegte Inversionsbestimmungssignal (INV) die Spei­ cherdaten zum Ausgang invertiert, und
eine Vergleichsoperationseinrichtung (52), welche zum Aus­ führen eines Vergleichs die Speicherdaten, die aus den Spei­ cherzellen ausgelesen sind, die mit den zu der zweiten Grup­ pe gehörenden Bitleitungspaaren verbunden sind, und Aus­ gangsdaten der zweiten Invertiereinrichtung empfängt, wobei die Vergleichsoperationseinrichtung das aktive Bestimmungs­ signal (TMq0) ausgibt, wenn alle Eingangsdaten gleich sind.

4. Halbleiterspeichereinrichtung nach Anspruch 1, bei welcher
die Speicherzellwahleinrichtung eine Mehrzahl von den Bit­ leitungspaaren entsprechenden Abtast- und Verstärkungsein­ richtungen (20 bis 25) zum Abtasten und Verstärken von Po­ tentialdifferenzen der Bitleitungspaare enthält, wobei
die Abtast- und Verstärkungseinrichtungen (20, 22, 24), die den zu der ersten Gruppe gehörenden Bitleitungspaaren ent­ sprechen, und die Abtast- und Verstärkungseinrichtungen (21, 25), die den zu der zweiten Gruppe gehörenden Bitleitungs­ paaren entsprechen, an beiden Enden mit den Bitleitungs­ paaren zwischen ihnen angeordnet sind und
die zu der ersten Gruppe gehörenden Bitleitungen und die zu der zweiten Gruppe gehörenden Bitleitungen abwechselnd ange­ ordnet sind.

5. Halbleiterspeichereinrichtung nach Anspruch 1, welche ferner umfaßt:
eine Mehrzahl von Eingangsanschlüssen (DQ0 bis DQ3) zum Empfangen der Mehrzahl von entsprechenden Eingangsdaten;
eine Mehrzahl von Eingangspotentialsteuereinrichtungen (71a, 71b, 72a, 72b), die zwischen den Eingangsanschlüssen und den Eingangspuffereinrichtungen geschaltet sind; und
eine Steuersignalerzeugungseinrichtung (11), die als Reak­ tion auf ein drittes externes Steuersignal und das Betriebs­ modusspezifizierungssignal (TE) ein erstes und ein zweites internes Eingangssteuersignal (CASNW, CASNWTE) ausgibt, bei welcher
als Reaktion auf das Betriebsmodusspezifizierungssignal die Steuersignalerzeugungseinrichtung das erste und das zweite dem dritten externen Steuersignal entsprechende interne Ein­ gangssteuersignal ausgibt, wenn die Eingangspuffereinrich­ tung in dem ersten Zustand ist,
als Reaktion auf das Betriebsmodusspezifizierungssignal die Steuersignalerzeugungseinrichtung das erste dem dritten ex­ ternen Steuersignal entsprechende interne Eingangssteuersi­ gnal (CASNW) und das nichtaktive zweite interne Eingangs­ steuersignal (CASNWTE) ausgibt, wenn die Eingangspufferein­ richtung in dem zweiten Zustand ist,
mittels des ersten internen Eingangssteuersignals die mit der vorbestimmten Eingangspuffereinrichtung verbundene Ein­ gangspotentialsteuereinrichtung (71a) so gesteuert ist, daß sie ein den Eingangsdaten entsprechendes Potential ausgibt, und
mittels des zweiten internen Eingangssteuersignals die mit der anderen Eingangspuffereinrichtung verbundene Eingangspo­ tentialsteuereinrichtung (71b, 72a, 72b) so gesteuert ist, daß sie das den Eingangsdaten entsprechende Potential aus­ gibt.

6. Halbleiterspeichereinrichtung, welche umfaßt:
eine Mehrzahl von Wortleitungen;
eine Mehrzahl von Bitleitungspaaren, die die Mehrzahl von Wortleitungen kreuzen und in eine erste und eine zweite Gruppe geteilt sind;
eine Mehrzahl von Speicherzellen (15), die mit den Wortlei­ tungen und den Bitleitungspaaren verbunden und in Zeilen und Spalten angeordnet sind;
eine Speicherzellwahleinrichtung (13, 14, 16, 17), die als Reaktion auf ein externes Adressensignal einen Betrieb zum Lesen/Schreiben von Speicherdaten aus einer entsprechen­ den/in eine entsprechende Speicherzelle ausführt; und
eine Mehrzahl von in eine Mehrzahl von Gruppen geteilten Eingangspuffereinrichtungen, die eine Mehrzahl von entspre­ chenden externen Eingangsdaten parallel empfangen, um die Daten in die Speicherzellwahleinrichtung aus zugeben, wobei jede Gruppe der Eingangspuffereinrichtungen geteilt ist in eine erste und eine zweite Untergruppe, die der ersten und der zweiten Gruppe der Bitleitungspaare entsprechen,
jede der Mehrzahl von zu der ersten und der zweiten Unter­ gruppe gehörenden Eingangspuffereinrichtungen (31a, 31b, 32a, 32b) eine erste Schalteinrichtung (311) enthält, die als Reaktion auf ein von außen angelegtes Betriebsmodus­ spezifizierungssignal (TE) schaltet zwischen einem ersten Zustand, in dem jede Eingangspuffereinrichtung die entspre­ chenden Eingangsdaten der Mehrzahl von Eingangsdaten emp­ fängt, und einem zweiten Zustand, in dem jede Eingangspuf­ fereinrichtung dieselben Eingangsdaten wie diejenigen in eine vorbestimmte Eingangspuffereinrichtung (31a) in jeder Gruppe der Eingangspuffereinrichtungen empfängt, und
jede der zu der ersten Untergruppe gehörenden Eingangspuf­ fereinrichtungen (31a, 31b) ferner eine erste Invertierein­ richtung (301) enthält, die als Reaktion auf ein von außen angelegtes Inversionsbestimmungssignal (INV) die Eingangs­ daten invertiert, wenn die Eingangspuffereinrichtung in dem zweiten Zustand ist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, welche ferner umfaßt:
eine Mehrzahl von entsprechend der Mehrzahl von Eingangspuf­ fereinrichtungen vorgesehenen Ausgangspuffereinrichtungen (41a, 41b, 42a, 42b), die die mittels der Speicherzellwahl­ einrichtung ausgelesenen Speicherdaten empfangen, um die Daten nach draußen aus zugeben; und
eine Mehrzahl von Logikoperationseinrichtungen (48), von denen jede die Speicherdaten, die mittels der der Gruppe der Eingangspuffereinrichtungen entsprechenden Ausgangspuffer­ einrichtungen aus zugeben sind, empfängt und eine logische Operation ausführt, um ein Bestimmungssignal (TMq0) auszu­ geben, wobei
jede der Mehrzahl von Logikoperationseinrichtungen das Be­ stimmungssignal aktiviert, wenn die gelesenen Speicherdaten zu den geschriebenen Speicherdaten passen, und
die der vorbestimmten Eingangspuffereinrichtung (31a) ent­ sprechende Ausgangspuffereinrichtung (41a) eine zweite Schalteinrichtung (421) enthält, die als Reaktion auf das Betriebsmodusspezifizierungssignal (TE) schaltet zwischen einem Zustand, in dem die Speicherdaten ausgegeben werden,
und einem Zustand, in dem das Bestimmungssignal ausgegeben wird.

8. Halbleiterspeichereinrichtung nach Anspruch 7, bei welcher
jede der Logikoperationseinrichtungen (48) enthält:
eine zweite Invertiereinrichtung (53), welche die Speicher­ daten empfängt, die aus den Speicherzellen ausgelesen sind, die mit den zu der ersten Gruppe gehörenden Bitleitungs­ paaren verbunden sind, und welche als Reaktion auf das von außen angelegte Inversionsbestimmungssignal (INV) die Spei­ cherdaten zum Ausgang invertiert, und
eine Vergleichsoperationseinrichtung (52), welche zum Aus­ führen eines Vergleichs die Speicherdaten, die aus den Spei­ cherzellen ausgelesen sind, die mit den zu der zweiten Grup­ pe gehörenden Bitleitungspaaren verbunden sind, und Aus­ gangsdaten der zweiten Invertiereinrichtung empfängt, wobei die Vergleichsoperationseinrichtung das aktive Bestimmungs­ signal (TMq0) ausgibt, wenn alle Eingangsdaten gleich sind.

9. Halbleiterspeichereinrichtung nach Anspruch 6, bei welcher
die Speicherzellwahleinrichtung eine Mehrzahl von den Bit­ leitungspaaren entsprechenden Abtast- und Verstärkungsein­ richtungen (20 bis 25) zum Abtasten und Verstärken von Po­ tentialdifferenzen der Bitleitungspaare enthält, wobei
die Abtast- und Verstärkungseinrichtungen (20, 22, 24), die den zu der ersten Gruppe gehörenden Bitleitungspaaren ent­ sprechen, und die Abtast- und Verstärkungseinrichtungen (21, 25), die den zu der zweiten Gruppe gehörenden Bitleitungs­ paaren entsprechen, an beiden Enden mit den Bitleitungs­ paaren zwischen ihnen angeordnet sind und
die zu der ersten Gruppe gehörenden Bitleitungen und die zu der zweiten Gruppe gehörenden Bitleitungen abwechselnd ange­ ordnet sind.

10. Halbleiterspeichereinrichtung nach Anspruch 6, welche ferner umfaßt:
eine Mehrzahl von Eingangsanschlüssen (DQ0 bis DQ3) zum Emp­ fangen der Mehrzahl von entsprechenden Eingangsdaten;
eine Mehrzahl von Eingangspotentialsteuereinrichtungen (71a, 71b, 72a, 72b), die zwischen den Eingangsanschlüssen und den Eingangspuffereinrichtungen geschaltet sind; und
eine Steuersignalerzeugungseinrichtung (11), die als Reak­ tion auf ein drittes externes Steuersignal und das Betriebs­ modusspezifizierungssignal (TE) ein erstes und ein zweites internes Eingangssteuersignal (CASNW, CASNWTE) ausgibt, bei welcher
als Reaktion auf das Betriebsmodusspezifizierungssignal die Steuersignalerzeugungseinrichtung das erste und das zweite dem dritten externen Steuersignal entsprechende interne Ein­ gangssteuersignal ausgibt, wenn die Eingangspuffereinrich­ tung in dem ersten Zustand ist,
als Reaktion auf das Betriebsmodusspezifizierungssignal die Steuersignalerzeugungseinrichtung das erste dem dritten ex­ ternen Steuersignal entsprechende interne Eingangssteuersi­ gnal (CASNW) und das nichtaktive zweite interne Eingangs­ steuersignal (CASNWTE) ausgibt, wenn die Eingangspufferein­ richtung in dem zweiten Zustand ist,
mittels des ersten internen Eingangssteuersignals die mit der vorbestimmten Eingangspuffereinrichtung verbundene Ein­ gangspotentialsteuereinrichtung (71a) so gesteuert ist, daß sie ein den Eingangsdaten entsprechendes Potential ausgibt, und
mittels des zweiten internen Eingangssteuersignals die mit der anderen Eingangspuffereinrichtung verbundene Eingangs­ potentialsteuereinrichtung (71b, 72a, 72b) so gesteuert ist, daß sie das den Eingangsdaten entsprechende Potential aus­ gibt.

11. Halbleiterspeichereinrichtung, welche umfaßt:
eine Mehrzahl von Wortleitungen;
eine Mehrzahl von Bitleitungspaaren, die die Mehrzahl von Wortleitungen kreuzen und in eine erste und eine zweite Gruppe geteilt sind;
eine Mehrzahl von Speicherzellen (15), die mit den Wortlei­ tungen und den Bitleitungspaaren verbunden und in Zeilen und Spalten angeordnet sind;
eine Speicherzellwahleinrichtung (13, 14, 16, 17), die als Reaktion auf ein externes Adressensignal einen Betrieb zum Lesen/Schreiben von Speicherdaten aus einer entsprechen­ den/in eine entsprechende Speicherzelle ausführt; und
eine Mehrzahl von eine Mehrzahl von entsprechenden externen Eingangsdaten parallel empfangenden Eingangspuffereinrich­ tungen (81a, 81b, 82a, 82b) zum Ausgeben der Daten in die Speicherzellwahleinrichtung, wobei
die Eingangspuffereinrichtungen geteilt sind in eine erste und eine zweite Gruppe, die der ersten und der zweiten Grup­ pe der Bitleitungspaare entsprechen,
jede der Mehrzahl von zu der ersten und der zweiten Gruppe gehörenden Eingangspuffereinrichtungen eine erste Schaltein­ richtung (311) enthält, die als Reaktion auf ein von außen angelegtes Betriebsmodusspezifizierungssignal (TE) schaltet zwischen einem ersten Zustand, in dem jede Eingangspuffer­ einrichtung die einen der Mehrzahl von Eingangsdaten emp­ fängt, und einem zweiten Zustand, in dem jede Eingangspuf­ fereinrichtung dieselben Eingangsdaten wie diejenigen in eine vorbestimmte Eingangspuffereinrichtung (81a) der Mehr­ zahl von Eingangspuffereinrichtungen empfängt,
jede der zu der ersten Gruppe gehörenden Eingangspufferein­ richtungen (81a, 81b) eine erste Eingangssteuereinrichtung (321) enthält, die als Reaktion auf ein erstes externes Steuersignal (WBE1) einen Ausgang der Eingangsdaten in die Speicherzellwahleinrichtung steuert, und
jede der zu der zweiten Gruppe gehörenden Eingangspufferein­ richtungen eine zweite Eingangssteuereinrichtung (322) ent­ hält, die als Reaktion auf ein zweites externes Steuersignal (WBE2) einen Ausgang der Eingangsdaten in die Speicherzell­ wahleinrichtung steuert.

12. Halbleiterspeichereinrichtung nach Anspruch 11, welche ferner umfaßt:
eine Mehrzahl von entsprechend der Mehrzahl von Eingangspuf­ fereinrichtungen vorgesehenen Ausgangspuffereinrichtungen (41a, 41b, 42a, 42b), die die mittels der Speicherzellwahl­ einrichtung ausgelesenen Speicherdaten empfangen, um die Daten nach draußen auszugeben; und
eine Logikoperationseinrichtung (48), die die mittels der Mehrzahl von Ausgangspuffereinrichtungen auszugebenden Spei­ cherdaten empfängt und eine logische Operation ausführt, so daß sie ein Bestimmungssignal (TMq0) ausgibt, wobei
die Logikoperationseinrichtung das Bestimmungssignal akti­ viert, wenn die gelesenen Speicherdaten zu den geschriebenen Speicherdaten passen, und
die der vorbestimmten Eingangspuffereinrichtung (81a) ent­ sprechende Ausgangspuffereinrichtung (41a) eine zweite Schalteinrichtung (421) enthält, die als Reaktion auf das Betriebsmodusspezifizierungssignal (TE) schaltet zwischen einem Zustand, in dem die Speicherdaten ausgegeben werden, und einem Zustand, in dem das Bestimmungssignal ausgegeben wird.

13. Halbleiterspeichereinrichtung nach Anspruch 12, bei welcher
die Logikoperationseinrichtung (48) enthält:
eine zweite Invertiereinrichtung (53), welche die Speicher­ daten empfängt, die aus den Speicherzellen ausgelesen sind, die mit den zu der ersten Gruppe gehörenden Bitleitungs­ paaren verbunden sind, und welche als Reaktion auf das von außen angelegte Inversionsbestimmungssignal (INV) die Spei­ cherdaten zum Ausgang invertiert, und
eine Vergleichsoperationseinrichtung (52), welche zum Aus­ führen eines Vergleichs die Speicherdaten, die aus den Spei­ cherzellen ausgelesen sind, die mit den zu der zweiten Grup­ pe gehörenden Bitleitungspaaren verbunden sind, und Aus­ gangsdaten der zweiten Invertiereinrichtung empfängt, wobei die Vergleichsoperationseinrichtung das aktive Bestimmungs­ signal (TMq0) ausgibt, wenn alle Eingangsdaten gleich sind.

14. Halbleiterspeichereinrichtung nach Anspruch 11, bei welcher
die Speicherzellwahleinrichtung eine Mehrzahl von den Bit­ leitungspaaren entsprechenden Abtast- und Verstärkungsein­ richtungen (20 bis 25) zum Abtasten und Verstärken von Po­ tentialdifferenzen der Bitleitungspaare enthält, wobei
die Abtast- und Verstärkungseinrichtungen (20, 22, 24), die den zu der ersten Gruppe gehörenden Bitleitungspaaren ent­ sprechen, und die Abtast- und Verstärkungseinrichtungen (21, 25), die den zu der zweiten Gruppe gehörenden Bitleitungs­ paaren entsprechen, an beiden Enden mit den Bitleitungs­ paaren zwischen ihnen angeordnet sind und
die zu der ersten Gruppe gehörenden Bitleitungen und die zu der zweiten Gruppe gehörenden Bitleitungen abwechselnd ange­ ordnet sind.

15. Halbleiterspeichereinrichtung nach Anspruch 11, welche ferner umfaßt:
eine Mehrzahl von Eingangsanschlüssen (DQ0 bis DQ3) zum Emp­ fangen der Mehrzahl von entsprechenden Eingangsdaten;
eine Mehrzahl von Eingangspotentialsteuereinrichtungen (71a, 71b, 72a, 72b), die zwischen den Eingangsanschlüssen und den Eingangspuffereinrichtungen geschaltet sind; und
eine Steuersignalerzeugungseinrichtung (11), die als Reak­ tion auf ein drittes externes Steuersignal und das Betriebs­ modusspezifizierungssignal (TE) ein erstes und ein zweites internes Eingangssteuersignal (CASNW, CASNWTE) ausgibt, bei welcher
als Reaktion auf das Betriebsmodusspezifizierungssignal die Steuersignalerzeugungseinrichtung das erste und das zweite dem dritten externen Steuersignal entsprechende interne Ein­ gangssteuersignal ausgibt, wenn die Eingangspuffereinrich­ tung in dem ersten Zustand ist,
als Reaktion auf das Betriebsmodusspezifizierungssignal die Steuersignalerzeugungseinrichtung das erste dem dritten ex­ ternen Steuersignal entsprechende interne Eingangssteuersi­ gnal (CASNW) und das nichtaktive zweite interne Eingangs­ steuersignal (CASNWTE) ausgibt, wenn die Eingangspufferein­ richtung in dem zweiten Zustand ist,
mittels des ersten internen Eingangssteuersignals die mit der vorbestimmten Eingangspuffereinrichtung verbundene Ein­ gangspotentialsteuereinrichtung (71a) so gesteuert ist, daß sie ein den Eingangsdaten entsprechendes Potential ausgibt, und
mittels des zweiten internen Eingangssteuersignals die mit der anderen Eingangspuffereinrichtung verbundene Eingangspo­ tentialsteuereinrichtung (71b, 72a, 72b) so gesteuert ist, daß sie das den Eingangsdaten entsprechende Potential aus­ gibt.

16. Halbleiterspeichereinrichtung, welche umfaßt:
eine Mehrzahl von Wortleitungen;
eine Mehrzahl von Bitleitungspaaren, die die Mehrzahl von Wortleitungen kreuzen und in eine erste und eine zweite Gruppe geteilt sind;
eine Mehrzahl von Speicherzellen (15), die mit den Wortlei­ tungen und den Bitleitungspaaren verbunden und in Zeilen und Spalten angeordnet sind;
eine Speicherzellwahleinrichtung (13, 14, 16, 17), die als Reaktion auf ein externes Adressensignal einen Betrieb zum Lesen/Schreiben von Speicherdaten aus einer entsprechen­ den/in eine entsprechende Speicherzelle ausführt; und
eine Mehrzahl von in eine Mehrzahl von Gruppen geteilten Eingangspuffereinrichtungen, die eine Mehrzahl von ent­ sprechenden externen Eingangsdaten parallel empfangen, um die Daten in die Speicherzellwahleinrichtung aus zugeben, wobei
jede Gruppe der Eingangspuffereinrichtungen geteilt ist in eine erste und eine zweite Untergruppe, die der ersten und der zweiten Gruppe der Bitleitungspaare entsprechen,
jede der Mehrzahl von zu der ersten und der zweiten Unter­ gruppe gehörenden Eingangspuffereinrichtungen (81a, 81b, 82a, 82b) eine erste Schalteinrichtung enthält, die als Re­ aktion auf ein von außen angelegtes Betriebsmodusspezifizie­ rungssignal (TE) schaltet zwischen einem ersten Zustand, in dem jede Eingangspuffereinrichtung die entsprechenden Ein­ gangsdaten der Mehrzahl von Eingangsdaten empfängt, und einem zweiten Zustand, in dem jede Eingangspuffereinrichtung dieselben Eingangsdaten wie diejenigen in eine vorbestimmte Eingangspuffereinrichtung (81a) in jeder Gruppe der Ein­ gangspuffereinrichtungen empfängt,
jede der zu der ersten Untergruppe gehörenden Eingangspuf­ fereinrichtungen (81a, 81b) eine erste Eingangssteuerein­ richtung (321) enthält, die als Reaktion auf ein erstes ex­ ternes Steuersignal (WBE1) einen Ausgang der Eingangsdaten in die Speicherzellwahleinrichtung steuert, und
jede der zu der zweiten Untergruppe gehörenden Eingangspuf­ fereinrichtungen eine zweite Eingangssteuereinrichtung (322) enthält, die als Reaktion auf ein zweites externes Steuersi­ gnal (WBE2) einen Ausgang der Eingangsdaten in die Speicher­ zellwahleinrichtung steuert.

17. Halbleiterspeichereinrichtung nach Anspruch 16, welche ferner umfaßt:
eine Mehrzahl von entsprechend der Mehrzahl von Eingangspuf­ fereinrichtungen vorgesehenen Ausgangspuffereinrichtungen (41a, 41b, 42a, 42b), die die mittels der Speicherzellwahl­ einrichtung ausgelesenen Speicherdaten empfangen, um die Daten nach draußen aus zugeben, und
eine Mehrzahl von Logikoperationseinrichtungen (48), von denen jede die Speicherdaten, die mittels der der Gruppe der Eingangspuffereinrichtungen entsprechenden Ausgangspuffer­ einrichtungen aus zugeben sind, empfängt und eine logische Operation ausführt, um ein Bestimmungssignal (TMq0) auszu­ geben, wobei
jede der Logikoperationseinrichtungen das Bestimmungssignal aktiviert, wenn die gelesenen Speicherdaten zu den geschrie­ benen Speicherdaten passen, und
die der vorbestimmten Eingangspuffereinrichtung (81a) ent­ sprechende Ausgangspuffereinrichtung (41a) eine zweite Schalteinrichtung (421) enthält, die als Reaktion auf das Betriebsmodusspezifizierungssignal (TE) schaltet zwischen einem Zustand, in dem die Speicherdaten ausgegeben werden,
und einem Zustand, in dem das Bestimmungssignal ausgegeben wird.

18. Halbleiterspeichereinrichtung nach Anspruch 17, bei welcher
jede der Logikoperationseinrichtungen (48) enthält:
eine zweite Invertiereinrichtung (53), welche die Speicher­ daten empfängt, die aus den Speicherzellen ausgelesen sind, die mit den zu der ersten Gruppe gehörenden Bitleitungs­ paaren verbunden sind, und welche als Reaktion auf das von außen angelegte Inversionsbestimmungssignal (INV) die Spei­ cherdaten zum Ausgang invertiert, und
eine Vergleichsoperationseinrichtung (52), welche zum Aus­ führen eines Vergleichs die Speicherdaten, die aus den Spei­ cherzellen ausgelesen sind, die mit den zu der zweiten Grup­ pe gehörenden Bitleitungspaaren verbunden sind, und Aus­ gangsdaten der zweiten Invertiereinrichtung empfängt, wobei die Vergleichsoperationseinrichtung das aktive Bestimmungs­ signal (TMq0) ausgibt, wenn alle Eingangsdaten gleich sind.

19. Halbleiterspeichereinrichtung nach Anspruch 17, bei welcher
die Speicherzellwahleinrichtung eine Mehrzahl von den Bit­ leitungspaaren entsprechenden Abtast- und Verstärkungsein­ richtungen (20 bis 25) zum Abtasten und Verstärken von Po­ tentialdifferenzen der Bitleitungspaare enthält, wobei
die Abtast- und Verstärkungseinrichtungen (20, 22, 24), die den zu der ersten Gruppe gehörenden Bitleitungspaaren ent­ sprechen, und die Abtast- und Verstärkungseinrichtungen (21, 25), die den der zweiten Gruppe entsprechenden Bitleitungs­ paaren entsprechen, an beiden Enden mit den Bitleitungs­ paaren zwischen ihnen angeordnet sind und
die zu der ersten Gruppe gehörenden Bitleitungen und die zu der zweiten Gruppe gehörenden Bitleitungen abwechselnd ange­ ordnet sind.

20. Halbleiterspeichereinrichtung nach Anspruch 17, welche ferner umfaßt:
eine Mehrzahl von Eingangsanschlüssen (DQ0 bis DQ3) zum Emp­ fangen der Mehrzahl von entsprechenden Eingangsdaten;
eine Mehrzahl von Eingangspotentialsteuereinrichtungen (71a, 71b, 72a, 72b), die zwischen den Eingangsanschlüssen und den Eingangspuffereinrichtungen geschaltet sind; und
eine Steuersignalerzeugungseinrichtung (11), die als Reak­ tion auf ein drittes externes Steuersignal und das Betriebs­ modusspezifizierungssignal (TE) ein erstes und ein zweites internes Eingangssteuersignal (CASNW, CASNWTE) ausgibt, bei welcher
als Reaktion auf das Betriebsmodusspezifizierungssignal die Steuersignalerzeugungseinrichtung das erste und das zweite dem dritten externen Steuersignal entsprechende interne Ein­ gangssteuersignal ausgibt, wenn die Eingangspuffereinrich­ tung in dem ersten Zustand ist,
als Reaktion auf das Betriebsmodusspezifizierungssignal die Steuersignalerzeugungseinrichtung das erste dem dritten ex­ ternen Steuersignal entsprechende interne Eingangssteuersi­ gnal (CASNW) und das nichtaktive zweite interne Eingangs­ steuersignal (CASNWTE) ausgibt, wenn die Eingangspufferein­ richtung in dem zweiten Zustand ist,
mittels des ersten internen Eingangssteuersignals die mit der vorbestimmten Eingangspuffereinrichtung verbundene Ein­ gangspotentialsteuereinrichtung (71a) so gesteuert ist, daß sie ein den Eingangsdaten entsprechendes Potential ausgibt, und
mittels des zweiten internen Eingangssteuersignals die mit der anderen Eingangspuffereinrichtung verbundene Eingangs­ potentialsteuereinrichtung (71b, 72a, 72b) so gesteuert ist, daß sie das den Eingangsdaten entsprechende Potential aus­ gibt.