JPH09190692A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 モールド後であっても語構成を設定できる半
導体記憶装置を提供することである。 【解決手段】 この半導体記憶装置は、プログラミング
モードを検知するプログラミングモード検知回路１０６
と、プログラミングモードで語構成がプログラム可能な
語構成プログラム回路１０７と、そのプログラムされた
語構成に応じて語構成を選択する語構成選択回路１０８
とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、より具体的には、語構成がモールド後に変更可能
な半導体記憶装置に関する。

【０００２】

【従来の技術】ＳＲＡＭなどの半導体記憶装置において
は、多ビット品の語構成の切換えはアルミマスタスライ
スまたはボンディングオプションによって行なわれてい
る。アルミマスタスライスではアルミマスクを変更する
必要があるため、コストが高くなるが、ボンディングオ
プションではマスクを変更する必要がない。

【０００３】図１１は、ボンディングオプションによる
語構成の切換えが可能な従来の半導体記憶装置の一例を
示す平面図である。図１１に示されるように、半導体チ
ップ１上に複数のパッド２〜６が形成されている。この
うち語構成を設定するためのパッド２は電源用のパッド
３の隣に形成され、語構成を設定するためのもう１つの
パッド４は接地用のパッド５の隣に形成されている。

【０００４】次の表１は、パッド２および４の状態ＭＯ
ＤＥ１およびＭＯＤＥ２に応じて設定される語構成を表
わす。

【０００５】

【表１】

【０００６】パッド２および４がともにボンディングさ
れない場合は、表１に示されるようにパッド２および４
は高インピーダンス状態（ＨｉＺ）となり、これにより
×８構成が選択される。また、パッド２がボンディング
されずかつパッド４がパッド５とボンディングされた場
合は、表１に示されるようにパッド２が高インピーダン
ス状態となりかつパッド４がＬ（論理ロー）レベル（接
地電圧ＧＮＤ）状態となり、これにより語構成が×４構
成に切換えられる。さらに、パッド２がパッド３とボン
ディングされかつパッド４がボンディングされない場合
は、表１に示されるようにパッド２がＨ（論理ハイ）レ
ベル（電源電圧ＶＣＣ）状態となりかつパッド４が高イ
ンピーダンス状態となり、これにより語構成が×１構成
に切換えられる。

【０００７】このようにボンディングオプションによる
と、語構成の切換えがワイヤボンディング時に行なわれ
るので、ウェハテストを多ビット構成（ここでは×８構
成）にて行なうことができる。したがって、アルミマス
タスライスよりもテスト時間を短縮することができ、そ
の結果、テストコストが安くなるという利点がある。

【０００８】

【発明が解決しようとする課題】しかしながら、ボンデ
ィングオプションは語構成設定用のパッド２および４を
余分に必要とするため、エリアペナルティが大きくなる
という問題があった。また、ワイヤボンディング時に語
構成が設定されるため、モールド後に語構成を変更する
ことができないという問題があった。

【０００９】この発明の目的は、より小さいサイズの半
導体記憶装置を提供することである。

【００１０】この発明のもう１つの目的は、モールド後
に語構成を変更することができる半導体記憶装置を提供
することである。

【００１１】

【課題を解決するための手段】この発明の１つの局面に
従うと、半導体記憶装置は、メモリセルアレイ、入出力
手段、語構成プログラム手段、語構成選択手段、および
プログラミングモード検知手段を備える。入出力手段は
メモリセルアレイのデータを入出力する。語構成プログ
ラム手段には語構成がプログラム可能である。語構成選
択手段は語構成プログラム手段にプログラムされた語構
成に応じて入出力手段が１つのアドレス信号に応答して
同時に入出力するデータのビット数を選択する。プログ
ラミングモード検知手段は語構成プログラム手段に語構
成をプログラムするためのプログラミングモードを検知
してプログラミング信号を生成する。プログラミング信
号に応答して語構成が語構成プログラム手段にプログラ
ムされる。

【００１２】好ましくは、上記プログラミングモード検
知手段は、タイミング検知手段および電圧比較手段を含
む。タイミング検知手段は、所定の外部信号が所定のタ
イミングで与えられると活性化信号を生成する。電圧比
較手段は、活性化信号に応答して活性化され、与えられ
た電源電圧が所定の電圧よりも高いとプログラミング信
号を生成する。

【００１３】また、上記語構成プログラム手段は、プロ
グラミング信号に応答して切断されるヒューズを含む。

【００１４】また、上記半導体記憶装置はさらにプログ
ラム禁止手段を備える。プログラム禁止手段は、語構成
プログラム手段のプログラムを禁止する。

【００１５】この発明のもう１つの局面に従うと、半導
体記憶装置は、メモリセルアレイ、入出力手段、複数の
語構成プログラム手段、活性化手段、および語構成選択
手段を備える。入出力手段は、メモリセルアレイのデー
タを入出力する。複数の語構成プログラム手段には語構
成がプログラム可能である。活性化手段は、複数の語構
成プログラム手段を選択的に活性化する。語構成選択手
段は、活性化手段によって活性化された語構成プログラ
ム手段にプログラムされた語構成に応じて入出力手段が
１つのアドレス信号に応答して同時に入出力するデータ
のビット数を選択する。

【００１６】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、同一符号は同一ま
たは相当部分を示す。

【００１７】［実施の形態１］図１は、この発明の実施
の形態１による半導体記憶装置の全体構成を示すブロッ
ク図である。図１を参照して、半導体記憶装置（たとえ
ばＳＲＡＭ、ＤＲＡＭなど）は、メモリセルアレイ１０
１と、ロウデコーダ１０２と、８つのセンスアンプ／ラ
イトドライバ１０３と、８つのデータ入力バッファ１０
４と、８つのデータ出力バッファ１０５とを備える。メ
モリセルアレイ１０１は、行および列に配置された複数
のメモリセルと、行に配置された複数のワード線と、列
に配置された複数のビット線対とを含む。ロウデコーダ
１０２は、ロウアドレス信号に応答してワード線を選択
的に活性化する。センスアンプ／ライトドライバ１０３
の各々は、メモリセルから読出された１ビットのデータ
を増幅したり、あるいは外部から与えられた１ビットの
データをメモリセルに書込んだりする。データ入力バッ
ファ１０４の各々は、外部からのデータＤＱを対応する
センスアンプ／ライトドライバ１０３に入力する。デー
タ出力バッファ１０５の各々は、対応するセンスアンプ
／ライトドライバ１０３からのデータを出力する。

【００１８】この半導体記憶装置はさらに、プログラミ
ングモード検知回路１０６と、語構成プログラム回路１
０７と、語構成選択回路１０８とを備える。プログラミ
ングモード検知回路１０６は、プログラミングモードを
検知してプログラミング信号ＦＣを生成する。語構成プ
ログラム回路１０７には、プログラミングモード検知回
路１０６からのプログラミング信号ＦＣに応答して語構
成がプログラムされる。プログラム選択回路１０８は、
語構成プログラム回路１０７にプログラムされた語構成
に応じてデータ入力バッファ１０４が１つのアドレス信
号に応答して同時に入力するデータのビット数を選択す
るとともに、出力バッファ１０５が１つのアドレス信号
に応答して同時に出力するデータのビット数を選択す
る。

【００１９】すなわち、×１構成が語構成プログラム回
路１０７にプログラムされた場合、語構成選択回路１０
８は、１つのセンスアンプ／ライトドライバ１０３と１
つのデータ入力バッファ１０４と１つのデータ出力バッ
ファ１０５とを活性化する。×４構成が語構成プログラ
ム回路１０７にプログラムされた場合、語構成選択回路
１０８は、４つのセンスアンプ／ライトドライバ１０３
と４つのデータ入力バッファ１０４と４つのデータ出力
バッファ１０５とを活性化する。×８構成が語構成プロ
グラム回路１０７にプログラムされた場合、語構成選択
回路１０８は、すべてのセンスアンプ／ライトドライバ
１０３とすべてのデータ入力バッファ１０４とすべての
データ出力バッファ１０５とを活性化する。

【００２０】プログラミングモード検知回路１０６は、
図２に示されたタイミング検知回路２００と、図３に示
された電圧比較回路３００とを含む。タイミング検知回
路２００は、ライトイネーブル信号／ＷＥおよびアドレ
ス信号の第１ビットＡ１が予め定められたタイミングで
与えられると活性化信号ＥＮを生成する。電圧比較回路
３００は、タイミング検知回路２００からの活性化信号
ＥＮに応答して活性化され、与えれた電源電圧ＶＣＣが
予め定められた電圧よりも高いとプログラミング信号Ｆ
Ｃを生成する。

【００２１】図２を参照して、タイミング検知回路２０
０は、高い抵抗を有する抵抗素子２０１と、ライトイネ
ーブル信号／ＷＥに応答してオン／オフになるＮチャネ
ルＭＯＳトランジスタ２０２と、キャパシタ２０３と、
インバータ２０４とを含む。タイミング検知回路２００
はさらに、アドレス信号の第１ビットＡ１を受けるイン
バータ２０５と、インバータ２０５からの出力信号の立
下がりだけを遅延させるフォールディレイ（ＦＤ）回路
２０６と、インバータ２０５からの出力信号を受けるイ
ンバータ２０７と、フォールディレイ回路２０６および
インバータ２０７からの出力信号をそれぞれ受けるＮＡ
ＮＤ回路２０８と、ＮＡＮＤ回路２０８からの出力信号
の立下がりだけを遅延させるフォールディレイ回路２０
９と、フォールディレイ回路２０９からの出力信号を受
けるインバータ２１０とを含む。タイミング検知回路２
００はさらに、ＮＯＲ回路２１１および２１２からなる
Ｒ−Ｓフリップフロップ回路を含む。インバータ２０４
からの出力信号はリセット信号としてＮＯＲ回路２１１
に与えられる。インバータ２１０からの出力信号はセッ
ト信号としてＮＯＲ回路２１２に与えられる。ＮＯＲ回
路２１１は活性化信号ＥＮを出力する。

【００２２】図３を参照して、電圧比較回路３００は電
源電圧ＶＣＣに比例する電源検知電圧Ｖｐｗを電源電圧
ＶＣＣによらず一定の基準電圧Ｖｒｅｆと比較する差動
センスアンプ３０５を含む。差動センスアンプ３０５は
タイミング検知回路２００からの活性化信号ＥＮに応答
して活性化される。電圧比較回路３００はさらに、抵抗
として機能するＰチャネルＭＯＳトランジスタ３０１
と、Ｈレベルの活性化信号ＥＮに応答してオンになるＮ
チャネルＭＯＳトランジスタ３０２と、ダイオード接続
されたＮチャネルＭＯＳトランジスタ３０３および３０
４とを含む。これにより、Ｈレベルの活性化信号ＥＮが
与えられると一定の基準電圧Ｖｒｅｆが生成される。電
圧比較回路３００はさらに、直列に接続された抵抗素子
３１１および３１２と、Ｈレベルの活性化信号ＥＮに応
答してオンになるＮチャネルＭＯＳトランジスタ３１３
とを含む。これにより、Ｈレベルの活性化信号ＥＮが与
えられると電源電圧ＶＣＣに比例する電源検知電圧Ｖｐ
ｗが生成される。電圧比較回路３００はさらに、Ｌレベ
ルの活性化信号ＥＮに応答してオンになるＰチャネルＭ
ＯＳトランジスタ３１４と、差動センスアンプ３０５か
らの出力信号を受けるインバータ３１５とを含む。イン
バータ３１５はプログラミング信号ＦＣを生成する。

【００２３】図４は、図２に示されたフォールディレイ
回路２０６，２０９の一例を示す回路図である。図４を
参照して、フォールディレイ回路２０６または２０９
は、直列に接続されたＰチャネルＭＯＳトランジスタ４
０１および４０２と、ＮチャネルＭＯＳトランジスタ４
０３と、キャパシタ４０４と、インバータ４０５とを含
む。このフォールディレイ回路２０６または２０９にお
いて、入力信号ＩＮが立上がると、キャパシタ４０４が
１つのＮチャネルＭＯＳトランジスタ４０３を通して放
電されるので、出力信号ＯＵＴは速やかに立上がる。他
方、入力信号ＩＮが立下がると、キャパシタ４０４は２
つのＰチャネルＭＯＳトランジスタ４０１，４０２を通
して充電されるので、出力信号ＯＵＴは遅れて立下が
る。なお、フォールディレイ回路２０６中のキャパシタ
４０４の容量は、フォールディレイ回路２０９中のキャ
パシタ４０４の容量よりも小さい。

【００２４】図５は、図１中の語構成プログラム回路１
０７の構成を示す回路図である。図５を参照して、語構
成プログラム回路１０７は、ＮＡＮＤ回路５０１および
５０２と、インバータ５０３〜５０５と、プログラム部
５０６および５０７と、ＮＯＲ回路（負論理）５０８と
を含む。ＮＡＮＤ回路５０１は、プログラミングモード
検知回路１０６からのプログラミング信号ＦＣと、出力
イネーブル信号／ＯＥと相補的な信号ＯＥとを受ける。
ＮＡＮＤ回路５０２は、そのプログラミング信号ＦＣ
と、その出力イネーブル信号／ＯＥとを受ける。

【００２５】プログラム部５０６は、電気的に切断可能
なヒューズ５０９と、インバータ５０４からの信号ＩＮ
１に応答してオン／オフになるＮチャネルＭＯＳトラン
ジスタ５１０と、高い抵抗を有するプルダウン用の抵抗
素子５１１と、抵抗素子５１１のプルダウン機能を補助
するキャパシタ５１２と、インバータ５１３とを含む。
プログラム部５０７も上記プログラム部５０６と同様
に、ヒューズ５１４と、ＮチャネルＭＯＳトランジスタ
５１５と、抵抗素子５１６と、キャパシタ５１７と、イ
ンバータ５１８とを含む。ここで、ヒューズ５０９およ
び５１４は、数十Ω程度のシート抵抗を有するポリシリ
コンからなる。

【００２６】インバータ５１３は、×４構成を示すモー
ド信号×４Ｍを生成する。ＮＯＲ回路５０８はインバー
タ５１３からの信号ＯＵＴ１とインバータ５１８からの
信号ＯＵＴ２とを受け、×８構成を示すモード信号×８
Ｍを生成する。インバータ５１８は、×１構成を示すモ
ード信号×１Ｍを生成する。

【００２７】次に、上記半導体記憶装置の動作を説明す
る。 （１） ×８構成モード 初期状態においては、図５に示されたヒューズ５０９お
よび５１４はともに切断されていない。したがって、イ
ンバータ５１３の入力が電源電圧ＶＣＣにプルアップさ
れるので、プログラム部５０６からの信号ＯＵＴ１はＬ
レベルにある。同様にインバータ５１８の入力も電源電
圧ＶＣＣにプルアップされるので、プログラム部５０７
からの信号ＯＵＴ２もまたＬレベルにある。ここで、抵
抗素子５１１，５１６は高い抵抗を有するので、ヒュー
ズ５０９，５１４および抵抗素子５１１，５１６を通し
て流れる貫通電流が抑えられる。

【００２８】このように初期状態においては、プログラ
ム部５０６および５０７からの信号ＯＵＴ１およびＯＵ
Ｔ２がともにＬレベルにあるので、モード信号×８Ｍの
みがＨレベルにあり、その他のモード信号×１Ｍおよび
×４ＭはＬレベルにある。したがって、語構成選択回路
１０８は、８つのセンスアンプ／ライトドライバ１０３
と、８つのデータ入力バッファ１０４と、８つのデータ
出力バッファ１０５とを活性化する。その結果、ｎビッ
トからなる１つのアドレス信号が与えられると、８ビッ
トのデータが同時にメモリセルアレイ１０１に入力され
たり、あるいは８ビットのデータがメモリセルアレイ１
０１から同時に出力されたりする。上記のように初期状
態では、×８構成が選択されている。

【００２９】（２） ×１構成モード 図６の（１）に示される用にライトイネーブル信号／Ｗ
ＥがＬレベルにある間に、図６の（２）に示されるよう
にアドレス信号の第１ビットＡ１が変化すると、図２の
タイミング検知回路２００からの活性化信号ＥＮが図６
の（１０）に示されるようにＨレベルになる。ライトイ
ネーブル信号／ＷＥがＬレベルにある間にアドレス信号
が変化するというタイミングは通常用いられない。した
がって、通常の半導体記憶装置ではこのようなタイミン
グは禁止されている。なお、ここではアドレス信号の第
１ビットＡ１が用いられているが、他のビットＡ２〜Ａ
ｎが用いられてもよい。また、このようなタイミングで
なくても、いわゆる禁止タイミングであればどのような
タイミングが用いられてもよい。

【００３０】ここで、図２のタイミング検知回路２００
の動作を図６のタイミングチャートを参照して詳しく説
明する。まず、図６の（１）に示されるようにライトイ
ネーブル信号／ＷＥがＬレベルになるとＮチャネルＭＯ
Ｓトランジスタ２０２がオフになり、これによりキャパ
シタ２０３が抵抗素子２０１を通して充電される。した
がって、ノードＮ１の電圧は図６の（３）に示されるよ
うにライトイネーブル信号／ＷＥの立下がり時間Ｔだけ
経過した後にＬレベルになる。この時間Ｔは抵抗素子２
０１およびキャパシタ２０３の時定数によって決定され
る。

【００３１】ライトイネーブル／ＷＥが立下がってから
時間Ｔ以上経過した後、アドレス信号の第１ビットＡ１
が図６の（２）に示されるようにＬレベルからＨレベル
に変化すると、ノードＮ２の電圧は図６の（４）に示さ
れるようにＨレベルからＬレベルに変化する。また、こ
の第１ビットＡ１がＨレベルからＬレベルに変化する
と、ノードＮ２の電圧はＬレベルからＨレベルに変化す
る。フォールディレイ回路２０６はインバータ２０５か
らの出力信号（ノードＮ２の電圧）の立下がりだけを遅
延させるので、ノードＮ３の電圧は図６の（５）に示さ
れるように変化する。ＮＡＮＤ回路２０８はこのような
ノードＮ３の電圧と図６の（６）に示されるようなノー
ドＮ２の電圧と相補的なノードＮ４の電圧とを受ける。
したがって、ＮＡＮＤ回路２０８の出力信号（Ｎ５の電
圧）は図６の（７）に示されるように変化する。フォー
ルディレイ回路２０９はＮＡＮＤ回路２０８の出力信号
（ノードＮ５の電圧）の立下がりだけを遅らせるので、
ノードＮ６の電圧は図６の（８）に示されるように変化
する。したがって、ノードＮ１の電圧がＬレベルにある
ときノードＮ７の電圧が図６の（９）に示されるように
Ｈレベルになるので、活性化信号ＥＮが図６の（１０）
に示されるようにＨレベルになる。

【００３２】その後、ノードＮ７の電圧はＬレベルにな
るが、ＮＯＲ回路２１１および２１２のラッチ機能によ
って活性化信号ＥＮはＨレベルに維持される。活性化信
号ＥＮは、ライトイネーブル信号／ＷＥがＨレベルにな
りかつノードＮ１の電圧がＨレベルになると、Ｌレベル
になる。これによりプログラミングモードは終了する。

【００３３】上記のように活性化信号ＥＮがＨレベルに
なると、図３に示された電圧比較回路３００が活性化さ
れる。より具体的には、ＮチャネルＭＯＳトランジスタ
３１０がオンになり、差動センスアンプ３０５が活性化
される。また、ＮチャネルＭＯＳトランジスタ３０２が
オンになり、一定の基準電圧Ｖｒｅｆが生成される。さ
らに、ＮチャネルＭＯＳトランジスタ３１３がオンにな
り、電源電圧ＶＣＣに比例する電源検知電圧Ｖｐｗが生
成される。差動センスアンプ３０５は電源検知電圧Ｖｐ
ｗを基準電圧Ｖｒｅｆと比較し、電源検知電圧Ｖｐｗが
基準電圧Ｖｒｅｆよりも低い場合はＨレベルの出力信号
を生成し、電源検知電圧Ｖｐｗが基準電圧Ｖｒｅｆより
も高い場合はＬレベルの出力信号を生成する。その出力
信号はインバータ３１５によって反転されるので、結果
的に電源検知電圧Ｖｐｗが基準電圧Ｖｒｅｆよりも低い
場合はＬレベルのプログラミング信号ＦＣが生成され、
電源検知電圧Ｖｐｗが基準電圧Ｖｒｅｆよりも高い場合
はＨレベルのプログラミング信号ＦＣが生成される。

【００３４】図７に示されるように電源電圧ＶＣＣが高
くなっても基準電圧Ｖｒｅｆはほぼ一定に保たれる。Ｎ
チャネルＭＯＳトランジスタ３０３および３０４がそれ
ぞれダイオード接続されているからである。これに対
し、電源検知電圧Ｖｐｗは電源電圧が高くなるに従って
高くなる。電源検知電圧Ｖｐｗは電源電圧の抵抗分割に
より生成されているからである。

【００３５】３Ｖ系の半導体記憶装置は３．６Ｖ以下の
電源電圧ＶＣＣを受け、通常動作を行なう。したがっ
て、電源検知電圧Ｖｐｗの変化を示す直線が基準電圧Ｖ
ｒｅｆを示す直線と４．５Ｖの電源電圧のところで交差
するようＮチャネルＭＯＳトランジスタ３０３，３０４
および抵抗素子３１１，３１２が設計される。

【００３６】したがって、通常動作モード領域では電源
検知電圧Ｖｐｗが基準電圧Ｖｒｅｆよりも低いので、Ｌ
レベルのプログラミング信号ＦＣが生成されるのに対
し、プログラミングモードでは電源電圧ＶＣＣが５Ｖ以
上に上げられ、これにより電源検知電圧Ｖｐｗが基準電
圧Ｖｒｅｆよりも高くなるのでＨレベルのプログラミン
グ信号ＦＣが生成される。このように活性化信号ＥＮが
Ｈレベルになりかつ電源電圧ＶＣＣが５Ｖ以上になる
と、電圧比較回路３００がＨレベルのプログラミング信
号ＦＣを図５の語構成プログラム回路１０７に供給す
る。

【００３７】なお、活性化信号ＥＮがＬレベルである場
合は、電圧比較回路３００中のＰチャネルＭＯＳトラン
ジスタ３１４がオンになるのでプログラミング信号ＦＣ
はＬレベルになる。

【００３８】語構成を×８品から×１品に変更する場合
は、Ｈレベルの出力イネーブル信号／ＯＥが与えられ
る。そのため、図５に示された語構成プログラム回路１
０７中のインバータ５０５の出力信号ＩＮ２はＨレベル
になる。これによりＮチャネルＭＯＳトランジスタ５１
５がオンになるので、ヒューズ５１４が切断される。こ
れによりインバータ５１８の出力信号ＯＵＴ２がＨレベ
ルになるので、モード信号×８ＭがＨレベルからＬレベ
ルに立下がり、モード信号×１ＭがＬレベルからＨレベ
ルに立上がる。

【００３９】そのため、語構成選択回路１０８は１つの
センスアンプ／ライトドライバ１０３と１つのデータ入
力バッファ１０４と１つのデータ出力バッファ１０５と
を活性化する。その結果、×１構成が選択される。

【００４０】なお、この半導体記憶装置がプログラミン
グモードから通常動作モードに戻ると、プログラミング
信号ＦＣがＬレベルになるため、ＮチャネルＭＯＳトラ
ンジスタ５１５はオフになるが、インバータ５１８の入
力電圧は抵抗素子５１６によってＬレベルにプルダウン
されているので、モード信号×１ＭはＨレベルに保たれ
る。ただし、抵抗素子５１６の抵抗が大きいため、抵抗
素子５１６だけでは電源投入後速やかにインバータ５１
８の入力電圧をプルダウンすることができない。そこ
で、キャパシタ５１７が抵抗素子５１６と並列に接続さ
れ、キャパシタ５１７のカップリング作用によってイン
バータ５１８の入力電圧が電源投入後に速やかにプルダ
ウンされる。

【００４１】（３） ×４構成モード 上記×１構成モードと同様に、ライトイネーブル信号／
ＷＥがＬレベルにある間にアドレス信号の第１ビットＡ
１が変化し、かつ電源電圧ＶＣＣが５Ｖ以上に上げられ
ると、プログラミングモード検知回路１０６はＨレベル
のプログラミング信号ＦＣを生成する。語構成を×８品
から×４品に変更する場合は、Ｌレベルの出力イネーブ
ル信号／ＯＥが与えられる。そのため、図５に示された
語構成プログラム回路１０７中のインバータ５０４の出
力信号ＩＮ１がＬレベルからＨレベルに立上がる。これ
によりＮチャネルＭＯＳトランジスタ５１０がオンにな
るので、ヒューズ５０９が切断される。したがって、イ
ンバータ５１３はＨレベルの出力信号ＯＵＴ１を生成す
る。その結果、モード信号×８ＭがＨレベルからＬレベ
ルに立下がり、かつモード信号×４がＬレベルからＨレ
ベルに立上がる。

【００４２】このようにモード信号×４ＭがＨレベルに
なると、語構成選択回路１０８は４つのセンスアンプ／
ライトドライバ１０３と、４つのデータ入力バッファ１
０４と、４つのデータ出力バッファ１０５とを活性化す
る。これにより、×４構成が選択される。

【００４３】なお、この半導体記憶装置がプログラミン
グモードから通常動作モードに戻った場合も上記と同様
にモード信号×４ＭはＨレベルに保たれる。

【００４４】以上のようにこの発明の実施の形態１によ
れば、語構成プログラム回路１０７に語構成をプログラ
ムすることができるので、モールド後であっても語構成
を変更することができる。そのため、ウェハテストまた
はファイナルテスト時に半導体記憶装置を×８構成にて
テストすることができ、それによりテスト時間を短縮す
ることができる。また、語構成設定用に余分なパッドを
設ける必要がないため、ボンディングオプションに比べ
てエリアペナルティが少ない。また、既存の入力端子に
与えられる信号のタイミングと電源電圧ＶＣＣの上昇と
を用いてプログラミングモードを検知しているため、プ
ログラミングモードのために新たな入力端子を追加する
必要がない。さらに、上記信号のタイミングだけでな
く、電源電圧の上昇をも用いてプログラミングモードを
検知しているため、たとえ上記タイミングが用いられて
いたとしても、この半導体記憶装置は誤ってプログラミ
ングモードになることはない。

【００４５】［実施の形態２］上記実施の形態１では、
語構成プログラム回路１０７中のヒューズ５１４が切断
されることにより×１構成が選択された後に、この半導
体記憶装置が誤ってプログラミングモードになると、ヒ
ューズ５０９も切断されるおそれがある。この場合、モ
ード信号×１Ｍだけでなくモード信号×４ＭもまたＨレ
ベルになるので、１つの語構成だけが正しく選択されな
いおそれがある。したがって、この発明の実施の形態２
は、語構成が一旦プログラムされた後に誤って再プログ
ラムされることのない半導体記憶装置を提供することを
目的とする。

【００４６】図８は、本発明の実施の形態２による半導
体記憶装置における誤プログラム防止回路および語構成
プログラム回路の構成を示す回路図である。語構成プロ
グラム回路の構成は上記実施の形態１における語構成プ
ログラム回路１０７と同一であるので、ここではその説
明を援用する。

【００４７】図８を参照して、誤プログラム防止回路８
０１は、図１に示されたプログラミングモード検知回路
１０６と語構成プログラム回路１０７との間に接続され
る。この誤プログラム防止回路８０１は、電気的に切断
可能なヒューズ８０２と、不活性化信号ＤＡに応答して
オン／オフになるＮチャネルＭＯＳトランジスタ８０３
と、プルダウン用の抵抗素子８０４と、抵抗素子８０４
のプルダウン機能を補助するためのキャパシタ８０５
と、インバータ８０６と、プログラミング信号ＦＣを伝
達したり遮断したりするＮチャネルＭＯＳトランジスタ
８０７と、ＮチャネルＭＯＳトランジスタ８０７がオフ
であるとき語構成プログラム回路１０７中の２入力ＮＡ
ＮＤ回路５０１の一方の入力電圧をプルダウンするＮチ
ャネルＭＯＳトランジスタ８０８とを含む。ここで、不
活性化信号ＤＡは、プログラミング信号ＦＣを生成する
プログラミングモード検知回路１０６と同様な回路によ
って生成される。

【００４８】したがって、語構成プログラム回路１０７
中のヒューズ５０９または５１４が切断されることによ
り×１構成または×４構成が一旦プログラムされると、
Ｈレベルの不活性信号ＤＡに応答してＮチャネルＭＯＳ
トランジスタ８０３がオンになり、これによりヒューズ
８０２が切断される。そのため、ＮチャネルＭＯＳトラ
ンジスタ８０７が常にオフになりかつＮチャネルＭＯＳ
トランジスタ８０８が常にオンになる。そのため、Ｎチ
ャネルＭＯＳトランジスタ８０７がプログラミング信号
ＦＣを遮断するため、たとえプログラミング信号ＦＣが
Ｈレベルになってもインバータ５０４または５０５がＨ
レベルの出力信号ＩＮ１またはＩＮ２を生成することは
ない。すなわち、ＮチャネルＭＯＳトランジスタ５１０
および５１５は常にオフになっている。

【００４９】以上のように、この実施の形態２によれ
ば、誤プログラム防止回路８０１が設けられているた
め、語構成が設定された後にこの半導体記憶装置が誤っ
てプログラミングモードになったとしてもヒューズ５０
９または５１４が切断されることはない。そのため、語
構成が誤って語構成プログラム回路１０７に再プログラ
ムされることはない。

【００５０】［実施の形態３］上記実施の形態１および
２では語構成プログラム回路１０７に一旦プログラムさ
れた語構成を変更することはできない。そこで、この実
施の形態３は、プログラムされた語構成を変更すること
ができる半導体記憶装置を提供することを目的とする。

【００５１】図９は、この発明の実施の形態３による半
導体記憶装置の主要な構成を示すブロック図である。図
９を参照して、この半導体記憶装置は、プログラミング
モード検知回路１０６と、２つの語構成プログラム回路
１０７および９０１と、選択信号ＳＥＬがＨレベルであ
るときプログラミングモード検知回路１０６からのプロ
グラミング信号ＦＣ１を語構成プログラム回路１０７に
伝達するトランスファゲート（ＴＣ）９０２と、選択信
号ＳＥＬがＨレベルであるとき語構成プログラム回路１
０７からのモード信号×１Ｍ，×４Ｍ，×８Ｍを語構成
選択回路（図１の１０８）に伝達するトランスファゲー
ト（ＴＧ）９０３と、選択信号／ＳＥＬがＨレベルであ
るときプログラミングモード検知回路１０６からのプロ
グラミング信号ＦＣ１を語構成プログラム回路９０１に
伝達するトランスファゲート（ＴＧ）９０４と、選択信
号／ＳＥＬがＨレベルであるとき語構成プログラム回路
９０１からのモード信号×１Ｍ，×４Ｍ，×８Ｍを語構
成選択回路に伝達するトランスファゲート（ＴＧ）９０
５とを備える。

【００５２】この半導体記憶装置はさらに、プログラミ
ングモード検知回路９０６と、プログラミングモード検
知回路９０６からのプログラミング信号ＦＣ２に応答し
て選択信号ＳＥＬおよび／ＳＥＬを生成する再プログラ
ム選択回路９０７とを備える。

【００５３】プログラミングモード検知回路１０６は上
記実施の形態１と同様に、ライトイネーブル信号／ＷＥ
がＬレベルにある間にアドレス信号の第１ビットＡ１が
変化するとＨレベルのプログラミング信号ＦＣ１を生成
する。語構成プログラム回路１０７および９０１の各々
は、上記実施の形態１および２と同様に１つの語構成が
プログラム可能である。

【００５４】プログラミングモード検知回路９０６はプ
ログラミングモード検知回路１０６と同様に構成される
が、プログラミングモード検知回路１０６と異なりライ
トイネーブル信号／ＷＥがＬレベルにある間にアドレス
信号の第２ビットＡ２が変化するとＨレベルのプログラ
ミング信号ＦＣ２を生成する。

【００５５】図１０は、再プログラム選択回路９０７の
具体的な構成を示す回路図である。図１０を参照して、
この再プログラム選択回路９０７は、電気的に切断可能
なヒューズ１００１と、プログラミング信号ＦＣ２に応
答してオン／オフになるＮチャネルＭＯＳトランジスタ
１００２と、プルダウン用の抵抗素子１００３と、抵抗
素子１００３のプルダウン機能を補助するキャパシタ１
００４と、インバータ１００５および１００６とを含
む。最初に語構成がプログラムされるときは、ヒューズ
１００１はまだ切断されていないので、Ｈレベルの選択
信号ＳＥＬが生成されるとともに、Ｌレベルの選択信号
／ＳＥＬが生成される。したがって、トランスファゲー
ト９０２および９０３はオンになるが、トランスファゲ
ート９０４および９０５はオフになる。

【００５６】したがって、Ｈレベルのプログラミング信
号ＦＣ１は語構成プログラム回路１０７だけに伝達さ
れ、語構成プログラム回路１０７に１つ目の語構成がプ
ログラムされる。そのため、語構成選択回路（図１の１
０８）は語構成プログラム回路１０７からのモード信号
×１Ｍ，×４Ｍ，×８Ｍに応答してそのプログラムされ
た語構成を選択する。

【００５７】そのプログラムされた語構成を変更する場
合は、ライトイネーブル信号／ＷＥがＬレベルにある間
にアドレス信号の第２ビットＡ２が変化させられる。そ
のため、プログラミングモード検知回路９０６はＨレベ
ルのプログラミング信号ＦＣ２を再プログラム選択回路
９０７に供給する。このＨレベルのプログラミング信号
ＦＣ２に応答して再プログラム回路９０７中のＮチャネ
ルＭＯＳトランジスタ１００２がオンになるので、ヒュ
ーズ１００１が切断される。そのため、選択信号ＳＥＬ
がＬレベルになるとともに、選択信号／ＳＥＬがＨレベ
ルになる。

【００５８】したがって、トランスファゲート９０２お
よび９０３はオフになるが、トランスファゲート９０４
および９０５はオンになる。そのため、Ｈレベルのプロ
グラミング信号ＦＣ１はトランスファゲート９０４を介
して語構成プログラム回路９０１のみに伝達される。こ
のＨレベルのプログラミング信号ＦＣ１に応答して語構
成プログラム回路９０１に２つ目の語構成がプログラム
される。語構成プログラム回路９０１からのモード信号
×１Ｍ，×４Ｍ，×８Ｍはトランスファゲート９０５を
介して語構成選択回路（図１の１０８）に伝達される。
したがって、語構成選択回路は、語構成プログラム回路
９０１にプログラムされた語構成を選択する。

【００５９】以上のようにこの実施の形態３によれば、
２つの語構成プログラム回路１０７，９０１が設けら
れ、これら語構成プログラム回路１０７，９０１が順に
用いられるため、語構成を一旦プログラムした後であっ
ても２つ目の語構成を再びプログラムすることができ
る。すなわち、一旦プログラムされた語構成を変更する
ことができる。

【００６０】なお、この実施の形態３では語構成を２回
しかプログラムすることができないが、多数の語構成プ
ログラム回路を設ければ、その語構成プログラム回路の
数に等しい回数だけ語構成をプログラムすることができ
る。

【００６１】以上、この発明の実施の形態を詳述した
が、この発明の範囲は上述した実施の形態によって限定
されるものではない。たとえばプログラミングモードを
検知するためにライトイネーブル信号／ＷＥおよびアド
レス信号の１つのビットＡ１またはＡ２が用いられてい
るが、これら以外の信号が用いられてもよい。また、新
たな端子を追加することができるのであれば外部からそ
の端子を通して語構成プログラム回路にプログラミング
信号ＦＣが入力されるようにしてもよいなど、この発明
はその趣旨を逸脱しない範囲内で当業者の知識に基づき
種々の改良、修正、変形などを加えた形態で実施し得る
ものである。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体記憶装
置の全体構成を示すブロック図である。

【図２】 図１中のプログラミングモード検知回路に含
まれるタイミング検知回路の構成を示す回路図である。

【図３】 図１中のプログラミングモード検知回路に含
まれる電圧比較回路の構成を示す回路図である。

【図４】 図２中のフォールディレイ回路の具体的な構
成を示す回路図である。

【図５】 図１中の語構成プログラム回路の具体的な構
成を示す回路図である。

【図６】 図２のタイミング検知回路の動作を示すタイ
ミングチャートである。

【図７】 図３の電圧比較回路動作を説明するための図
である。

【図８】 この発明の実施の形態２による半導体記憶装
置における語構成プログラム回路およびその誤プログラ
ム防止回路の構成を示す回路図である。

【図９】 この発明の実施の形態３による半導体記憶装
置の主要な構成を示すブロック図である。

【図１０】 図９中の再プログラム選択回路の具体的な
構成を示す回路図である。

【図１１】 語構成を設定するためにボンディングオプ
ションを用いた従来の半導体記憶装置の構成を示す平面
図である。

【符号の説明】

１０１ メモリセルアレイ、１０３ センスアンプ／ラ
イトドライバ、１０４データ入力バッファ、１０５ デ
ータ出力バッファ、１０６，９０６ プログラミングモ
ード検知回路、１０７，９０１ 語構成プログラム回
路、１０８ 語構成選択回路、２００ タイミング検知
回路、３００ 電圧比較回路、８０１誤プログラム防止
回路、９０２〜９０５ トランスファゲート、９０７
再プログラム選択回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイ、 前記メモリセルアレイのデータを入出力する入出力手
   段、 語構成がプログラム可能な語構成プログラム手段、 前記語構成プログラム手段にプログラムされた語構成に
   応じて前記入出力手段が１つのアドレス信号に応答して
   同時に入出力するデータのビット数を選択する語構成選
   択手段、および前記語構成プログラム手段に前記語構成
   をプログラムするためのプログラミングモードを検知し
   てプログラミング信号を生成するプログラミングモード
   検知手段を備え、 前記プログラミング信号に応答して前記語構成が前記語
   構成プログラム手段にプログラムされる、半導体記憶装
   置。
2. 【請求項２】 前記プログラミングモード検知手段は、 所定の外部信号が所定のタイミングで与えられると活性
   化信号を生成するタイミング検知手段、および前記活性
   化信号に応答して活性化され、与えられた電源電圧が所
   定の電圧よりも高いと前記プログラミング信号を生成す
   る電圧比較手段を含む、請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 前記語構成プログラム手段は、前記プロ
   グラミング信号に応答して切断されるヒューズを含む、
   請求項１に記載の半導体記憶装置。
4. 【請求項４】 前記語構成プログラム手段のプログラム
   を禁止するプログラム禁止手段をさらに備える、請求項
   １に記載の半導体記憶装置。
5. 【請求項５】 メモリセルアレイ、 前記メモリセルアレイのデータを入出力する入出力手
   段、 語構成がプログラム可能な複数の語構成プログラム手
   段、 前記複数の語構成プログラム手段を選択的に活性化する
   活性化手段、および前記活性化手段によって活性化され
   た語構成プログラム手段にプログラムされた語構成に応
   じて前記入出力手段が１つのアドレス信号に応答して同
   時に入出力するデータのビット数を選択する語構成選択
   手段を備える、半導体記憶装置。