JPH0337888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0337888A JPH0337888A JP1171289A JP17128989A JPH0337888A JP H0337888 A JPH0337888 A JP H0337888A JP 1171289 A JP1171289 A JP 1171289A JP 17128989 A JP17128989 A JP 17128989A JP H0337888 A JPH0337888 A JP H0337888A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 230000008878 coupling Effects 0.000 abstract description 7
- 238000010168 coupling process Methods 0.000 abstract description 7
- 238000005859 coupling reaction Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 3
- 101001108716 Homo sapiens Ribosome biogenesis protein NSA2 homolog Proteins 0.000 description 2
- 102000003816 Interleukin-13 Human genes 0.000 description 2
- 108090000176 Interleukin-13 Proteins 0.000 description 2
- 102100021459 Ribosome biogenesis protein NSA2 homolog Human genes 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
微細化されたメモリセルを使用した半導体記憶装置に関
し、 高速でしかも安定した動作を行うことのできる半導体記
憶装置を提供することを目的とし、複数のセンスアンプ
および該各センスアンプに接続される一対のビット線を
具備する半導体記憶装置であって、前記隣接するビット
線を異なるセンスアンプに接続し、該隣接する一方のビ
ット’１ｔｌＡに動作信号を供給すると共に、該隣接す
る他方のビット線を所定レベルの固定電圧とするように
構成する。
し、 高速でしかも安定した動作を行うことのできる半導体記
憶装置を提供することを目的とし、複数のセンスアンプ
および該各センスアンプに接続される一対のビット線を
具備する半導体記憶装置であって、前記隣接するビット
線を異なるセンスアンプに接続し、該隣接する一方のビ
ット’１ｔｌＡに動作信号を供給すると共に、該隣接す
る他方のビット線を所定レベルの固定電圧とするように
構成する。
本発明は半導体記憶装置に関し、特に、微細化されたメ
モリセルを使用した半導体記憶装置に関する。
モリセルを使用した半導体記憶装置に関する。
近年、半導体記憶装置は、高速化および高集積化に伴っ
て、より一層微細化されたパターンを可能ならしめる技
術が要求されている。また回路波ｆｋにおいても高速化
のための工夫等がなされている。
て、より一層微細化されたパターンを可能ならしめる技
術が要求されている。また回路波ｆｋにおいても高速化
のための工夫等がなされている。
従来の半導体記憶装置においては、高速化あるいは高集
積化に伴うトランジスタ性能の向上、パターンの微細化
へと技術が進歩している。
積化に伴うトランジスタ性能の向上、パターンの微細化
へと技術が進歩している。
第７図は従来の半導体記憶装置の一側を示すブロソク回
路図であり、参照符号１１０〜１１５はセンスアンプ、
１２０〜１２５はコラムデコーダ、そして、１０３はメ
モリセルを示している。同図に示されるように、従来の
半導体記憶装置は、−側に配置されたセンスアンプ１１
０〜１１５に対して対応する一対のビン ｈＷ ＢＬｏ
、ＢＬｏ−ＢＬｓ＋ＢＬ５を順次接続するようになされ
ている。各センスアンプ１１０〜１１５には、一対のハ
ス線ＢＳにそれぞれ接続され且つゲートにコラムデコー
ダ１２０〜１２５の出力が供給された一対のｌ−ランス
ファーデー１−（トランジスタ）ＴＧ、、ＴＧ、が設け
られている。
路図であり、参照符号１１０〜１１５はセンスアンプ、
１２０〜１２５はコラムデコーダ、そして、１０３はメ
モリセルを示している。同図に示されるように、従来の
半導体記憶装置は、−側に配置されたセンスアンプ１１
０〜１１５に対して対応する一対のビン ｈＷ ＢＬｏ
、ＢＬｏ−ＢＬｓ＋ＢＬ５を順次接続するようになされ
ている。各センスアンプ１１０〜１１５には、一対のハ
ス線ＢＳにそれぞれ接続され且つゲートにコラムデコー
ダ１２０〜１２５の出力が供給された一対のｌ−ランス
ファーデー１−（トランジスタ）ＴＧ、、ＴＧ、が設け
られている。
上述した従来の半導体記憶装置において、配列されたビ
ット線ＢＬ、 、罰ゴ〜ＢＬＳ、Ｂｌ工は、順々にセン
スアンプ１１０〜１１５に接続されるようになされてい
る。
ット線ＢＬ、 、罰ゴ〜ＢＬＳ、Ｂｌ工は、順々にセン
スアンプ１１０〜１１５に接続されるようになされてい
る。
ところで、この従来の半導体記憶装置における書き込み
或いは読み出しの動作状態において、隣接するビット線
が同し方向に振幅する場合と、逆方向に振幅する場合と
が存在する。そして、隣接するビット線が逆方向に振幅
する場合、ビット線間の結合性容量のため、互いに各ビ
ット線に接続されるセンスアンプのきまりを悪くしてい
る。
或いは読み出しの動作状態において、隣接するビット線
が同し方向に振幅する場合と、逆方向に振幅する場合と
が存在する。そして、隣接するビット線が逆方向に振幅
する場合、ビット線間の結合性容量のため、互いに各ビ
ット線に接続されるセンスアンプのきまりを悪くしてい
る。
第８図は第７図の半導体記憶装置の動作を説明するため
の波形図である。第７図に示されるように、ビット線Ｂ
Ｌｏ、 ＢＬ＋ 、 ＢＬｚおよびぶが高レベルで、ビ
ット線ＢＬｏ、 ＢＬ＋ 、 ＢＬｚおよびＢＬ３が低
レベルのとき、第８図から明らかなように、ビット＆？
ＩＢＬ、。
の波形図である。第７図に示されるように、ビット線Ｂ
Ｌｏ、 ＢＬ＋ 、 ＢＬｚおよびぶが高レベルで、ビ
ット線ＢＬｏ、 ＢＬ＋ 、 ＢＬｚおよびＢＬ３が低
レベルのとき、第８図から明らかなように、ビット＆？
ＩＢＬ、。
ＢＬｏの信号レベルの変化は短時間に行われるが、ビン
ＨＨＬｚ、ｎＬｚの信号レベルの変化は、隣接するビソ
トｂ％ Ｂ Ｌ 、とＢＬ２との間およびビット線Ｂ
Ｌ ｔとＢＬ、との間の結合性容量のため、その差電圧
がつきにくくなる。そのため、データバス′＃ＩＡＢＳ
にビット線 ＢＬ、、ＢＬｔの情報を転送するタイミン
グを遅らせなければならず、アクセス時間が遅くなる問
題がある。この隣接する結合性容量に起因した問題は、
特に、微細化および高集積化され、隣接するビット＆５
ｔの間隔が微小とされた半導体記憶装置において問題と
なる。
ＨＨＬｚ、ｎＬｚの信号レベルの変化は、隣接するビソ
トｂ％ Ｂ Ｌ 、とＢＬ２との間およびビット線Ｂ
Ｌ ｔとＢＬ、との間の結合性容量のため、その差電圧
がつきにくくなる。そのため、データバス′＃ＩＡＢＳ
にビット線 ＢＬ、、ＢＬｔの情報を転送するタイミン
グを遅らせなければならず、アクセス時間が遅くなる問
題がある。この隣接する結合性容量に起因した問題は、
特に、微細化および高集積化され、隣接するビット＆５
ｔの間隔が微小とされた半導体記憶装置において問題と
なる。
本発明は上述した従来の半導体記憶装置が有する課題に
鑑み、高速でしかも安定した動作を行うことのできる半
導体記憶装置を提供することを目的とする。
鑑み、高速でしかも安定した動作を行うことのできる半
導体記憶装置を提供することを目的とする。
第１図は本発明に係る半導体記憶装置の原理を示す図で
ある。
ある。
本発明によれば、複数のセンスアンプ１ａ、 ｌｂおよ
び該各センスアンプ１ａ、１ｂに接続される一対のビッ
ト線ＢＬａ、ＢＬｂを具備する半導体記憶装置であって
、前記隣接するビット線ＢＬａ 、 ＢＬｂを異なるセ
ンスアンプ１ａ、Ｉｂに接続し、該隣接する一方のビッ
ト線ＢＬａに動作信号を供給すると共に、該隣接する他
方のビット線ＢＬｂを所定レベルの固定電圧とするよう
にしたことを特徴とする半導体記憶装置が提供される。
び該各センスアンプ１ａ、１ｂに接続される一対のビッ
ト線ＢＬａ、ＢＬｂを具備する半導体記憶装置であって
、前記隣接するビット線ＢＬａ 、 ＢＬｂを異なるセ
ンスアンプ１ａ、Ｉｂに接続し、該隣接する一方のビッ
ト線ＢＬａに動作信号を供給すると共に、該隣接する他
方のビット線ＢＬｂを所定レベルの固定電圧とするよう
にしたことを特徴とする半導体記憶装置が提供される。
上述した本発明の半導体記憶装置によれば、隣接するビ
ット’Ｊ Ｂ Ｌ ａとＢＬｂとは、異なるセンスアン
プ１ａおよびｌｂに接続され、しかも、隣接する一方の
ビット線ＢＬａには動作信号（書き込み信号或いは読み
出し信号）が供給されると共に、該隣接する他方のビッ
ト′ｇＡＢＬｂには所定レベルの固定電圧が供給される
。
ット’Ｊ Ｂ Ｌ ａとＢＬｂとは、異なるセンスアン
プ１ａおよびｌｂに接続され、しかも、隣接する一方の
ビット線ＢＬａには動作信号（書き込み信号或いは読み
出し信号）が供給されると共に、該隣接する他方のビッ
ト′ｇＡＢＬｂには所定レベルの固定電圧が供給される
。
以上のように、本発明の半導体記憶装置は、隣接する一
方のビンｔ４’ｊ；ｔＢＬａに動作信号が供給されてい
るとき、隣接する他方のビンｈ４ｆｆＢＬｂが所定レベ
ルの電圧に固定されることになるので、隣り合うビット
線のみならず自分自身のビット線どうしの干渉も緩和さ
れ、高速でしかも安定した動作を行うことができる。
方のビンｔ４’ｊ；ｔＢＬａに動作信号が供給されてい
るとき、隣接する他方のビンｈ４ｆｆＢＬｂが所定レベ
ルの電圧に固定されることになるので、隣り合うビット
線のみならず自分自身のビット線どうしの干渉も緩和さ
れ、高速でしかも安定した動作を行うことができる。
以下、図面を参照して本発明に係る半導体記憶装置の実
施例を説明する。
施例を説明する。
第２図は本発明の半導体記憶装置の一実施例を示すブロ
ソク回路図である。同図に示されるように、本実施例の
半導体記憶装置は、センスアンプ１０、１２．１４がビ
ット線の一側に配置され、センスアンプ１１１３．１５
がビット線の他側に配置されるようになされている。
ソク回路図である。同図に示されるように、本実施例の
半導体記憶装置は、センスアンプ１０、１２．１４がビ
ット線の一側に配置され、センスアンプ１１１３．１５
がビット線の他側に配置されるようになされている。
一側に配置されたセンスアンプ１０．１２．１４には、
ビソト線対ＢＬｏ、ＢＬｏ、ＢＬｚ、ｔｌＬｚ、ＢＬａ
、ＢＬ４がそれぞれ接続され、他側に配置されたセンス
アンプ１１１３゜１５には、ピノＩ−線対ＢＬｏ、乙、
［ｌＬ２．石）、ＢＬ、、Ｂローの間に交互に配置され
るビソト線対ＢＬ＋ 、 ＢＬＩ 、 ＢＬ：ＩＢＬ３
． ＢＬＳ、 ＢＬｂがそれぞれ接続されるようになさ
れている。これにより、メモリセル３内の各隣接するビ
ット線は、交互に、−側に配置されたセンスアンプ１０
．１２．１４と他側に配置されたセンスアンプ１１．１
３．１５とに接続されることになる。そして、書き込み
或いは読み出し等の動作状態においては、一方の側のセ
ンスアンプ１０．１２．１／Ｉまたは１１，１３．１５
だけを動作さ−Ｕ゛ると共に、他方の側のセンスアンプ
１１，１３．１５または１０．１２．１４に接続される
ビソト線を、例えば、１／２・Ｖｃｃのレベルに固定す
るようになされている。このように、本実施例の半導体
記憶装置において、ビット線間の結合性容量は依然存在
するが、一方の側のセンスアンプだけを動作させ、他方
の側のセンスアンプに接続されるビット線を、所定のレ
ベルに固定することにより、隣接するビット線からのノ
イズを受けず、結合性容量による影響を小さくすること
ができる。
ビソト線対ＢＬｏ、ＢＬｏ、ＢＬｚ、ｔｌＬｚ、ＢＬａ
、ＢＬ４がそれぞれ接続され、他側に配置されたセンス
アンプ１１１３゜１５には、ピノＩ−線対ＢＬｏ、乙、
［ｌＬ２．石）、ＢＬ、、Ｂローの間に交互に配置され
るビソト線対ＢＬ＋ 、 ＢＬＩ 、 ＢＬ：ＩＢＬ３
． ＢＬＳ、 ＢＬｂがそれぞれ接続されるようになさ
れている。これにより、メモリセル３内の各隣接するビ
ット線は、交互に、−側に配置されたセンスアンプ１０
．１２．１４と他側に配置されたセンスアンプ１１．１
３．１５とに接続されることになる。そして、書き込み
或いは読み出し等の動作状態においては、一方の側のセ
ンスアンプ１０．１２．１／Ｉまたは１１，１３．１５
だけを動作さ−Ｕ゛ると共に、他方の側のセンスアンプ
１１，１３．１５または１０．１２．１４に接続される
ビソト線を、例えば、１／２・Ｖｃｃのレベルに固定す
るようになされている。このように、本実施例の半導体
記憶装置において、ビット線間の結合性容量は依然存在
するが、一方の側のセンスアンプだけを動作させ、他方
の側のセンスアンプに接続されるビット線を、所定のレ
ベルに固定することにより、隣接するビット線からのノ
イズを受けず、結合性容量による影響を小さくすること
ができる。
以上において、−側に配置されたセンスアンプ１０１２
．１４には、コラムデコーダ２０，２２．２４および一
対のバス線ＢＳ、が設けられ、さらに、バス線ＢＳ。
．１４には、コラムデコーダ２０，２２．２４および一
対のバス線ＢＳ、が設けられ、さらに、バス線ＢＳ。
に接続され且つゲートにコラムデコーダ２０，２２．２
４の出力が供給された一対のトランスファーゲート（ト
ランジスタ）ＴＧ＋−、ＴＧｚｍが設けられている。同
様に、他側に配置されたセンスアンプ１１，１３．１５
には、コラムデコーダ２１，２３．２５および一対のバ
ス線ＢＳｂが設けられ、さらに、バス線ＢＳｂに接続さ
れ且つゲートにコラムデコーダ２０，２２．２４の出力
が供給された一対のトランスファーゲート（トランジス
タ）ＴＧ＋ｂ、ＴＧｚｂが設けられている。
４の出力が供給された一対のトランスファーゲート（ト
ランジスタ）ＴＧ＋−、ＴＧｚｍが設けられている。同
様に、他側に配置されたセンスアンプ１１，１３．１５
には、コラムデコーダ２１，２３．２５および一対のバ
ス線ＢＳｂが設けられ、さらに、バス線ＢＳｂに接続さ
れ且つゲートにコラムデコーダ２０，２２．２４の出力
が供給された一対のトランスファーゲート（トランジス
タ）ＴＧ＋ｂ、ＴＧｚｂが設けられている。
第３図は第２図の半導体記憶装置の一側を示す回路図で
ある。同図に示されるように、例えば、−側に配置され
たセンスアンプ１０および１２は、４つのトランジスタ
Ｔｒ＋ ＋ Ｔｒｔ＋ Ｔｒｘ＋ Ｔｒａで構成され、
ＰチャンネルトランジスタＴ ｒ ＋ ＋ Ｔ ｒ ｘ
のドレインは電源ＰＳＡ 、に接続され、また、Ｎチャ
ンネルトランジスタＴｒ２．Ｔｒｎのソースは電５Ｎｓ
ｔ＋ 、に接続されている。同様に、他側に配置された
センスアンプ１１および１３も、４つのトランスファー
１ ＋ Ｔｒ ｚ ＋ Ｔｒ ３１ Ｔｒ ａで構成
され、ＰチャンネルトランジスタＴｒ＋４ｒ：＋のドレ
インは電源ＰＳＩｈに接続され、また、Ｎチャンネルト
ランジスタＴｒ２．Ｔｒ４のソースは電源Ｎ５Ａ２に接
続されている。ここで、メモリセル３において、各ビッ
ト綿ＢＬＯ，ＢＬＩ、ＢＬＯ，ＢＬＩ、ＢＬＺ、ＢＬ３
．ＢＬ２．ＢＬ３と各ワード線ＷＬ、〜ＭＬ５とが交差
する所定個所には、例えば、トランジスタおよびキャパ
シタで構成されるメモリ素子が設けられている。
ある。同図に示されるように、例えば、−側に配置され
たセンスアンプ１０および１２は、４つのトランジスタ
Ｔｒ＋ ＋ Ｔｒｔ＋ Ｔｒｘ＋ Ｔｒａで構成され、
ＰチャンネルトランジスタＴ ｒ ＋ ＋ Ｔ ｒ ｘ
のドレインは電源ＰＳＡ 、に接続され、また、Ｎチャ
ンネルトランジスタＴｒ２．Ｔｒｎのソースは電５Ｎｓ
ｔ＋ 、に接続されている。同様に、他側に配置された
センスアンプ１１および１３も、４つのトランスファー
１ ＋ Ｔｒ ｚ ＋ Ｔｒ ３１ Ｔｒ ａで構成
され、ＰチャンネルトランジスタＴｒ＋４ｒ：＋のドレ
インは電源ＰＳＩｈに接続され、また、Ｎチャンネルト
ランジスタＴｒ２．Ｔｒ４のソースは電源Ｎ５Ａ２に接
続されている。ここで、メモリセル３において、各ビッ
ト綿ＢＬＯ，ＢＬＩ、ＢＬＯ，ＢＬＩ、ＢＬＺ、ＢＬ３
．ＢＬ２．ＢＬ３と各ワード線ＷＬ、〜ＭＬ５とが交差
する所定個所には、例えば、トランジスタおよびキャパ
シタで構成されるメモリ素子が設けられている。
第４図は本発明の半導体記憶装置におけるセンスアンプ
をドライブする回路の一側を示す図であり、参照符号４
１はセンスアンプ・ドライブセレクト回路、４２はセン
スアンプ・ドライブ回路を示している。同図に示される
ように、複数のＮＡＮＤゲートおよびインバータで構成
されたセンスアンプ・ドライブセレクト回路４１には、
ロウアドレス相補信号ＲＡＧ、ＲＡＯが供給され、制御
信号φ、１．φ３１＋φＮ＋またはφＰ２＋ φ、２
、φ８□が選択される。そして、これらの制御信号を受
は取るセンスアンプ・ドライブ回路４２から第３図で説
明した電源ＰＳＡ ＋ 。
をドライブする回路の一側を示す図であり、参照符号４
１はセンスアンプ・ドライブセレクト回路、４２はセン
スアンプ・ドライブ回路を示している。同図に示される
ように、複数のＮＡＮＤゲートおよびインバータで構成
されたセンスアンプ・ドライブセレクト回路４１には、
ロウアドレス相補信号ＲＡＧ、ＲＡＯが供給され、制御
信号φ、１．φ３１＋φＮ＋またはφＰ２＋ φ、２
、φ８□が選択される。そして、これらの制御信号を受
は取るセンスアンプ・ドライブ回路４２から第３図で説
明した電源ＰＳＡ ＋ 。
ＮＳＡ 、またはＰＳＡ、、ＮＳＡ２が出力されて、一
方の側のセンスアンプ列（第３図中において、−側に配
置されたセンスアンプ１０，１２ 、または、他側に配
置されたセンスアンプＩＬ１３）が動作状態とされ、他
方の側のセンスアンプ列に接続されたビソト線を１／２
・Ｖｃｃのレベル（ＶＰＣの電位）に固定するようにな
されている。ここで、他方の側のセンスアンプ列に接続
されたビット線を固定するレベルは、１／２・Ｖｃｃに
限定されるものではない。
方の側のセンスアンプ列（第３図中において、−側に配
置されたセンスアンプ１０，１２ 、または、他側に配
置されたセンスアンプＩＬ１３）が動作状態とされ、他
方の側のセンスアンプ列に接続されたビソト線を１／２
・Ｖｃｃのレベル（ＶＰＣの電位）に固定するようにな
されている。ここで、他方の側のセンスアンプ列に接続
されたビット線を固定するレベルは、１／２・Ｖｃｃに
限定されるものではない。
第５図は本発明の半導体記憶装置の一実施例の動作を説
明するための波形図である。同図に示されるように、ロ
ウアドレス信号ＲＡ。が立ち上がると、信号φ３．φ１
．φ８の変化に応して制御信号φ３．φＰＩ＋ φ、
が変化し、電＠ＰＳＡ、およびＮＳＡがそれぞれ高レベ
ルおよび低レベルとなり、第３図中の一側に配置された
センスアンプ１０．１２が動作状態となる。このとき、
他側に配置されたセンスアンプＩＬ１３に供給される電
源ＰＳＡＺおよびＮＳＡ ２は、両方とも１／２・Ｖｃ
ｃとなり、センスアンプ１１゜■３に接続されたビット
線ＢＬ＋、８１．＋、ＢＬｓ、ＢＬｓのレベルは、１／
２・νＣＣのレベルに固定される。従って、−例に配置
されたセンスアンプ１０．１２に接続されたビ’７１・
８；１：Ｂ１．（＋、 ｌうり、、Ｂ１．、、ＢＬ□が
動作状態となり、これらのピノＩ−線にそれぞれ隣接す
るビソト線ｎＬ＋、ＩＩＬｚｌｌＬ１旧７３（他側に配
置されたセンスアンプ１１．１３に接続されたビ、７ト
線）は、所定のレベル（１／２・νｃ、ｃ）に固定され
ることになる。これにより、隣接するビット線のみなら
ず自分自身のビソ）〜線どうしの干渉も緩和されること
になる。
明するための波形図である。同図に示されるように、ロ
ウアドレス信号ＲＡ。が立ち上がると、信号φ３．φ１
．φ８の変化に応して制御信号φ３．φＰＩ＋ φ、
が変化し、電＠ＰＳＡ、およびＮＳＡがそれぞれ高レベ
ルおよび低レベルとなり、第３図中の一側に配置された
センスアンプ１０．１２が動作状態となる。このとき、
他側に配置されたセンスアンプＩＬ１３に供給される電
源ＰＳＡＺおよびＮＳＡ ２は、両方とも１／２・Ｖｃ
ｃとなり、センスアンプ１１゜■３に接続されたビット
線ＢＬ＋、８１．＋、ＢＬｓ、ＢＬｓのレベルは、１／
２・νＣＣのレベルに固定される。従って、−例に配置
されたセンスアンプ１０．１２に接続されたビ’７１・
８；１：Ｂ１．（＋、 ｌうり、、Ｂ１．、、ＢＬ□が
動作状態となり、これらのピノＩ−線にそれぞれ隣接す
るビソト線ｎＬ＋、ＩＩＬｚｌｌＬ１旧７３（他側に配
置されたセンスアンプ１１．１３に接続されたビ、７ト
線）は、所定のレベル（１／２・νｃ、ｃ）に固定され
ることになる。これにより、隣接するビット線のみなら
ず自分自身のビソ）〜線どうしの干渉も緩和されること
になる。
第６図は本発明の半導体記憶装置の他の実施例を示すブ
ロック回路図である。同図に示される２１′導体記憶装
置４ｊ、第２図に示した半導体記憶装置において、セン
スアンプ１０．１２．１４とセンスアンプ１１．１３．
１５とを同し側に配置したものであり、センスアンプ１
０．１２．１４を動作状態とするときは、センスアンプ
ＩＬ１３．１５に接続されたビット線を所定のレベルに
固定するようになされている。ここで、第３図〜第５図
で説明したのと同様に、センスアンプ１０．１２．１．
４には電源ＰＳＡ 、 、 ＮＳＡ 、が供給され、ま
た、センスアンプ１１．１３．１５には電源ＰＳＡＺ、
Ｎ５Ａ２が供給されるのはもちろんである。
ロック回路図である。同図に示される２１′導体記憶装
置４ｊ、第２図に示した半導体記憶装置において、セン
スアンプ１０．１２．１４とセンスアンプ１１．１３．
１５とを同し側に配置したものであり、センスアンプ１
０．１２．１４を動作状態とするときは、センスアンプ
ＩＬ１３．１５に接続されたビット線を所定のレベルに
固定するようになされている。ここで、第３図〜第５図
で説明したのと同様に、センスアンプ１０．１２．１．
４には電源ＰＳＡ 、 、 ＮＳＡ 、が供給され、ま
た、センスアンプ１１．１３．１５には電源ＰＳＡＺ、
Ｎ５Ａ２が供給されるのはもちろんである。
上述したように、本実施例の半導体記憶装置は、隣接す
る一方のビット線に動作信号が供給されているとき、隣
接する他方のヒソ＋−線が所定レベルの電圧に固定され
ることになるので、隣り合うビット線のみならず自分自
身のビット線どうしの干渉も緩和され、高速でしかも安
定した動作を行うことができる。
る一方のビット線に動作信号が供給されているとき、隣
接する他方のヒソ＋−線が所定レベルの電圧に固定され
ることになるので、隣り合うビット線のみならず自分自
身のビット線どうしの干渉も緩和され、高速でしかも安
定した動作を行うことができる。
以上、詳述したように、本発明の半導体記憶装置は、ビ
ソト線間における結合性容量のため、センス動作する際
のビット線相互の干渉による差電圧の減少を防ぐことが
可能となり、高速でしかも安定した動作を行うことがで
きる。
ソト線間における結合性容量のため、センス動作する際
のビット線相互の干渉による差電圧の減少を防ぐことが
可能となり、高速でしかも安定した動作を行うことがで
きる。
第１図は本発明に係る半導体記憶装置の原理を示す図、
第２図は本発明の半導体記憶装置の一実施例を示すブロ
ック回路図、 第３図は第２図の半導体記憶装置の一側を示す回路図、 第４図は本発明の半導体記憶装置におけるセンスアンプ
をドライブする回路の一側を示す図、第５図は本発明の
半導体記憶装置の一実施例の動作を説明するための波形
図、 第６図は本発明の半導体記憶装置の他の実施例を示すブ
ロック回路図、 第７図は従来の半導体記憶装置の一側を示すブロック回
路図、 第８図は第７図の半導体記憶装置の動作を説明するため
の波形図である。 （符号の説明） ｌａ、 ｌｂ、 １０〜１５・”センスアンプ、２０〜
２５・・・コラムデコーダ、 ３・・・メモリセル、 ４１・・・センスアンプ・ドライブセレクト回路、４２
・・・センスアンプ・ドライブ回路。 本発明の半導体記憶装置の原理を示す図＄１ 図 本発明の半導体記憶装置の一実施例を示すブロソク回路
図第２ｒｇＪ 第 ４ 関 第 図
ック回路図、 第３図は第２図の半導体記憶装置の一側を示す回路図、 第４図は本発明の半導体記憶装置におけるセンスアンプ
をドライブする回路の一側を示す図、第５図は本発明の
半導体記憶装置の一実施例の動作を説明するための波形
図、 第６図は本発明の半導体記憶装置の他の実施例を示すブ
ロック回路図、 第７図は従来の半導体記憶装置の一側を示すブロック回
路図、 第８図は第７図の半導体記憶装置の動作を説明するため
の波形図である。 （符号の説明） ｌａ、 ｌｂ、 １０〜１５・”センスアンプ、２０〜
２５・・・コラムデコーダ、 ３・・・メモリセル、 ４１・・・センスアンプ・ドライブセレクト回路、４２
・・・センスアンプ・ドライブ回路。 本発明の半導体記憶装置の原理を示す図＄１ 図 本発明の半導体記憶装置の一実施例を示すブロソク回路
図第２ｒｇＪ 第 ４ 関 第 図
Claims (1)
- 【特許請求の範囲】 １、複数のセンスアンプ（１ａ、１ｂ）および該各セン
スアンプに接続される一対のビット線（ＢＬａ、ＢＬｂ
）を具備する半導体記憶装置であって、前記隣接するビ
ット線を異なるセンスアンプに接続し、該隣接する一方
のビット線（ＢＬａ）に動作信号を供給すると共に、該
隣接する他方のビット線（ＢＬｂ）を所定レベルの固定
電圧とするようにしたことを特徴とする半導体記憶装置
。 ２、ビット線を挟んで両端にセンスアンプを配置し、該
一方のセンスアンプに接続されるビット線対の間に、該
他方のセンスアンプに接続されるビット線対を交互に配
置し、且つ、該一方のセンスアンプだけを動作させると
共に、該他方のセンスアンプに接続されるビット線を所
定レベルの固定電圧とするようにしたことを特徴とする
半導体記憶装置。 ３、ビット線の一側にセンスアンプを配置し、該隣接す
るセンスアンプにビット線をそれぞれ交互に接続し、該
隣接するセンスアンプのうち一方だけを動作させると共
に、該他方のセンスアンプに接続されるビット線を所定
レベルの固定電圧とするようにしたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171289A JPH0337888A (ja) | 1989-07-04 | 1989-07-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171289A JPH0337888A (ja) | 1989-07-04 | 1989-07-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0337888A true JPH0337888A (ja) | 1991-02-19 |
Family
ID=15920554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171289A Pending JPH0337888A (ja) | 1989-07-04 | 1989-07-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0337888A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654924A (en) * | 1995-08-29 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of operating with potentials of adjacent bit lines inverted during multi-bit test |
| KR100510463B1 (ko) * | 1998-04-20 | 2005-10-24 | 삼성전자주식회사 | 폴드 비트라인 구조를 갖는 반도체 메모리장치 |
| JP2007008835A (ja) * | 2005-06-29 | 2007-01-18 | Toyo Aluminum Ekco Products Kk | サプリメントシート |
| JP2008059742A (ja) * | 2006-09-01 | 2008-03-13 | Qimonda Ag | メモリ回路 |
| JP2010073299A (ja) * | 2008-08-21 | 2010-04-02 | Nec Electronics Corp | 半導体記憶装置 |
-
1989
- 1989-07-04 JP JP1171289A patent/JPH0337888A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654924A (en) * | 1995-08-29 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of operating with potentials of adjacent bit lines inverted during multi-bit test |
| KR100510463B1 (ko) * | 1998-04-20 | 2005-10-24 | 삼성전자주식회사 | 폴드 비트라인 구조를 갖는 반도체 메모리장치 |
| JP2007008835A (ja) * | 2005-06-29 | 2007-01-18 | Toyo Aluminum Ekco Products Kk | サプリメントシート |
| JP2008059742A (ja) * | 2006-09-01 | 2008-03-13 | Qimonda Ag | メモリ回路 |
| JP2010073299A (ja) * | 2008-08-21 | 2010-04-02 | Nec Electronics Corp | 半導体記憶装置 |
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