DE10058422A1 - Halbleiterspeichereinrichtung - Google Patents

Halbleiterspeichereinrichtung

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DE10058422A1
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Takeshi Hamamoto
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Abstract

In einem SDRAM wählt ein Selektor (24c) eines von vier globalen IO-Leitungspaaren (GIOL0, /GIOL0; ...; GIOL3, /GIOL3) gemäß einem Spaltenblockauswahlsignal (CBS0-CBS3) und einem Wortkonfigurationsauswahlsignal (Mx4, Mx48) aus und verbindet das ausgewählte globale IO-Leitungspaar mit einem Eingangs/Ausgangsknotenpaar (N31, N32) eines Vorverstärkers (25c) auf gepulste Weise während einer vorgeschriebenen Zeitdauer. Da das Ausgleichen eines globalen IO-Leitungspaares unmittelbar gestartet werden kann, nachdem das globale IO-Leitungspaar auf gepulste Weise mit dem Eingangs/Ausgangsknotenpaar (N31, N32) des Vorverstärkers (25c) verbunden ist, kann eine längere Ausgleichsdauer für die globale IO-Leitung so zur Verfügung gestellt werden, daß die Lesetätigkeit stabilisiert wird.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichereinrichtung, und insbesondere bezieht sie sich auf ei­ ne Halbleiterspeichereinrichtung, die mit einer Mehrzahl von Speicherzellen und Paaren von Datenübertragungsleitungen ver­ sehen ist.
Ein synchroner DRAM (hier im folgenden als SDRAM bezeichnet) kann eine von drei Wortkonfigurationen auswählen: x4, x8 und x16. Diese x4, x8 und x16 Wortkonfigurationen ermöglichen ent­ sprechend das Eingeben/Ausgeben von 4 Bit von Daten, 8 Bit von Daten und 16 Bit von Daten.
Zusätzlich ermöglicht ein SDRAM den sogenannten Multibittest (hier im folgenden als MBT bezeichnet), der die Verringerung der Testzeit und eine Zunahme der Zahl der zur gleichen Zeit getesteten Chips ermöglicht. Mit einem MBT kann eine Mehrzahl von Speicherzellen (z. B. vier Speicherzellen) auf normales Verhalten über einen Dateneingangs/Ausgangsstift getestet wer­ den.
Fig. 24 ist ein Blockschaltbild, das einen Hauptabschnitt solch eines SDRAM zeigt. In Fig. 24 weist der SDRAM Datenbus­ se DB0 bis DB3 und DB6, Selektoren 151a bis 151d, Schreibda­ tenverstärker (hier im folgenden als WD-Verstärker bezeichnet) 152a bis 152d, Schreibpuffer 153a bis 153d und Paare von glo­ balen IO-Leitungen GIO0 bis GIO3 auf.
Die Selektoren 151a bis 151d verbinden einen Datenbus DB2 mit WD-Verstärkern 152a bis 152d während einer Schreibtätigkeit in einer x4 Konfiguration und verbinden einen Datenbus DB0 mit WD-Verstärkern 152a und 152b und verbinden den Datenbus DB2 mit WD-Verstärkern 152c und 152d während einer Schreibtätig­ keit in x8 Konfiguration. Weiterhin verbinden die Selektoren 151a bis 151d die Datenbusse DB0 bis DB3 entsprechend mit WD- Verstärkern 152a bis 152d während einer Schreibtätigkeit in x16 Konfiguration, und sie verbinden den Datenbus DB2 mit WD- Verstärkern 152b und 152d, und sie verbinden den Datenbus DB6 mit WD-Verstärkern 152a und 152c während eines MBT.
Die WD-Verstärker 152a bis 152d werden entsprechend als Reak­ tion auf Signale CBS0 bis CBS3 aktiviert, so daß sie den logi­ schen hohen oder "H"-Pegel oder den aktiven Pegel erreichen, sie verstärken die von außen über die Datenbusse DB0 bis DB3 und DB6 vorgesehenen Daten, und sie legen die verstärkten Da­ ten an die Schreibpuffer 153a bis 153d an. Die Schreibpuffer 153a bis 153d übertragen entsprechend die von den WD- Verstärkern 152a bis 152d vorgesehene Daten an die globalen IO-Leitungspaare GIO0 bis GIO3.
Während einer Schreibtätigkeit in der x4 Konfiguration nimmt eines der Signale CBS0 bis CBS3 (z. B. CBS0) den "H"-Pegel oder den aktiven Pegel an, und die für den Datenbus DB2 von außen vorgesehenen Daten werden zu dem globalen IO-Leitungspaar GIO0 über den Selektor 151a, den WD-Verstärker 152a und den Schreibpuffer 153a übertragen. Die zu dem globalen IO- Leitungspaar GIO0 übertragenen Daten werden in eine ausgewähl­ te Speicherzelle geschrieben.
Während einer Schreibtätigkeit in x8 Konfiguration nimmt eines der Signale CBS0 und CBS1 (z. B. CBS0) und eines der Signale CBS2 und CBS3 (z. B. CBS2) den "H"-Pegel oder den aktiven Pegel an, und die für den Datenbus DB0 von außen vorgesehenen Daten werden zu dem globalen IO-Leitungspaar GIO0 über den Selektor 151a, den WD-Verstärker 152a und den Schreibpuffer 153a über­ tragen, während die für den Datenbus DB2 von außen vorgesehe­ nen Daten zu dem globalen IO-Leitungspaar GIO2 über den Selek­ tor 151c, den WD-Verstärker 152c und den Schreibpuffer 153c übertragen werden. Die zu den globalen IO-Leitungspaaren GIO0 und GIO2 werden entsprechend in die zwei ausgewählten Spei­ cherzellen geschrieben.
Während einer Schreibtätigkeit in x16 Konfiguration nehmen al­ le Signale CBS0 bis CBS3 den "H"-Pegel oder den aktiven Pegel an, und die von der Außenseite für die Datenbusse DB0 bis DB3 vorgesehenen Daten werden zu den globalen IO-Leitungspaaren GIO0 bis GIO3 über die Selektoren 151a bis 151d, die WD- Verstärker 152a bis 152d und die Schreibpuffer 153a bis 153d übertragen. Die zu den globalen IO-Leitungspaaren GIO0 bis GIO3 werden entsprechend in die vier ausgewählten Speicherzel­ len geschrieben.
Während einer Schreibtätigkeit in dem MBT nehmen alle Signale CBS0 bis CBS3 den "H"-Pegel oder den aktiven Pegel an, und die für den Datenbus DB2 von außen vorgesehenen Daten werden zu den globalen IO-Leitungspaaren GIO1 und GIO3 über die Selekto­ ren 151b und 151d, die WD-Verstärker 152b und 152d und die Schreibpuffer 153b und 153d übertragen, während die von außen für den Datenbus DB6 vorgesehenen Daten zu den globalen IO- Leitungspaaren GIO0 und GIO2 über die Selektoren 151a und 151c, die WD-Verstärker 152a und 152c und die Schreibpuffer 153a und 153c übertragen werden. Die zu den globalen IO- Leitungspaaren GIO0 bis GIO3 übertragene Daten werden entspre­ chend in die vier ausgewählten Speicherzellen geschrieben.
Zusätzlich enthält der SDRAM Vorverstärker 154a bis 154d, CAS- Latenzzeitverschieber (hier im folgenden als CL-Verschieber genannt) 155a bis 155d, Selektoren 156a bis 156d und 158a bis 158d und Lesedatenpuffer, hier im folgenden als RD-Puffer be­ zeichnet, 157a bis 157d.
Die Vorverstärker 154a bis 154d werden entsprechend als Reak­ tion auf Signale PAE0 bis PAE3 aktiviert, die den "H"-Pegel oder den aktiven Pegel annehmen, und sie verstärken die auf die globalen IO-Leitungspaare GIO0 bis GIO3 ausgelesenen Si­ gnale. Die CL-Verschieber 155a bis 155d verzögern entsprechend die Ausgangssignale von den Vorverstärkern 154a bis 154d um einen Taktzyklus.
Während einer Lesetätigkeit in x4 Konfiguration legen die Se­ lektoren 156a bis 156d die Daten an den RD-Puffer 157c an, die über den CL-Verschieber 155a von einem Vorverstärker (z. B. 154a) aus den Vorverstärkern 154a bis 154d vorgesehen sind, der durch die Signale PAE0 bis PAE3 ausgewählt ist. Während einer Lesetätigkeit in x8 Konfiguration legen die Selektoren 156a bis 156d die Daten an den RD-Puffer 157a an, die über den CL-Verschieber 155a von einem Vorverstärker (z. B. 154a) aus den Vorverstärkern 154a und 154b vorgesehen werden, die durch die Signale PAE0 und PAE1 ausgewählt sind, und sie legen an den RD-Puffer 157c die Daten an, die über den CL-Verschieber 155c von einem Vorverstärker (z. B. 154c) aus den Vorverstär­ kern 154c und 154d vorgesehen werden, die durch die Signale PAE2 und PAE3 ausgewählt sind. Während der Lesetätigkeit in x16 Konfiguration und in dem MBT legen die Selektoren 156a bis 156d die Daten entsprechend an die RD-Puffer 157a bis 157d an, die über die CL-Verschieber 155a bis 155d von den Vorverstär­ kern 154a bis 154d vorgesehen werden.
Die Selektoren 158a bis 158d verbinden die RD-Puffer 157a bis 157d mit den Datenbussen DB0 bis DB3 während einer normalen Lesetätigkeit, und sie verbinden die RD-Puffer 157a bis 157d entsprechend mit den Datenbussen DB6, DB2, DB6 und DB2 während einer Lesetätigkeit in dem MBT.
Während der Lesetätigkeit in x4 Konfiguration nimmt eines der Signale PAE0 bis PAE3 (z. B. Signal PAE0) den "H"-Pegel oder den aktiven Pegel an, und die auf ein globales IO-Leitungspaar (in diesem Fall GIO0) ausgelesenen Daten werden zu dem Daten­ bus DB2 über den Vorverstärker 154a, den CL-Verschieber 155a, den Selektor 156c, den RD-Puffer 157c und den Selektor 158c übertragen. Die zu dem Datenbus DB2 übertragenen Daten werden zu der Außenseite ausgegeben.
Während der Lesetätigkeit in x8 Konfiguration nimmt eines der Signale PAE0 und PAE1 (z. B. PAE0) den "H"-Pegel oder den akti­ ven Pegel an, und die auf ein globales IO-Leitungspaar (in diesem Fall GIO0) ausgelesenen Daten werden zu dem Datenbus DB0 über den Vorverstärker 154a, den CL-Verschieber 155a, den Selektor 156a, den RD-Puffer 157a und den Selektor 158a über­ tragen, und eines der Signale PAE2 und PAE3 (z. B. PAE2) nimmt den "H"-Pegel oder den aktiven Pegel an, und die auf ein glo­ bales IO-Leitungspaar (in diesem Fall GIO2) ausgelesenen Daten werden zu dem Datenbus DB2 über den Vorverstärker 154c, den CL-Verschieber 155c, den Selektor 156c, den RD-Puffer 157c und den Selektor 158c übertragen. Die zu den Datenbussen DB0 und DB2 übertragenen Daten werden zu der Außenseite ausgegeben.
Während des Lesens in x16 Konfiguration nehmen alle Signale PAE0 bis PAE3 den "H"-Pegel oder den aktiven Pegel an, und die auf die globalen IO-Leitungspaare GIO0 bis GIO3 ausgelesenen Daten werden entsprechend zu den Datenbussen DB0 bis DB3 über die Vorverstärker 154a bis 154d, die CL-Verschieber 155a bis 155d, die Selektoren 156a bis 156d, die RD-Puffer 157a bis 157d und die Selektoren 158a bis 158d übertragen. Die zu den Datenbussen DB0 bis DB3 übertragenen Daten werden zu der Au­ ßenseite ausgegeben.
Während der Lesetätigkeit in dem MBT nehmen alle Signale PAE0 bis PAE3 den "H"-Pegel oder den aktiven Pegel an, und die auf die globalen IO-Leitungspaare GIO0 bis GIO3 ausgelesenen Daten werden entsprechend zu den Datenbussen DB6, DB2, DB6, DB2 über die Vorverstärker 154a bis 154d, die CL-Verschieber 155a bis 155d, die Selektoren 156a bis 156d, die RD-Puffer 157a bis 157d und die Selektoren 158a bis 158d übertragen. Die zu den Datenbussen DB0 bis DB3 übertragenen Daten werden zu der Au­ ßenseite ausgegeben.
Wenn die zwei Bit von Daten, die auf den Datenbus DB6 ausgele­ sen sind, zueinander passen, werden die zwei Speicherzellen als normal bestimmt, und wenn kein Passen auftritt, werden die Speicherzellen als fehlerhaft bestimmt. Wenn die zwei Bit der Daten, die auf den Datenbus DB2 ausgelesen sind, zueinander passen, werden die zwei Speicherzellen als normal bestimmt, und wenn kein Passen auftritt, werden die Speicherzellen als fehlerhaft bestimmt.
Der Abschnitt, der sich auf das Lesen von Daten in dem in Fig. 24 gezeigten Block bezieht, wird im einzelnen unten be­ schrieben.
Der Vorverstärker 154c weist P-Kanal-MOS-Transistoren 161 bis 165 und N-Kanal-MOS-Transistoren 166 bis 168 auf, wie in Fig. 25 gezeigt ist. Eingangs/Ausgangsknoten N161 und N162 in dem Vorverstärker 154c sind entsprechend mit globalen IO-Leitungen GIOL2 und /GIOL2 verbunden. Die P-Kanal-MOS-Transistoren 161 und 162 sind in Reihe zwischen die Knoten N161 und N162 ge­ schaltet und empfangen ein Signal ZPAEQ an ihrem jeweiligen Gate. Die P-Kanal-MOS-Transistoren 161 und 162 bilden eine Ausgleichsschaltung. Wenn das Signal ZPAEQ den "L"-Pegel oder den aktiven Pegel annimmt, werden die P-Kanal-MOS-Transistoren 161 und 162 leitend gemacht, und die Knoten N161 und N162 wer­ den auf den "H"-Pegel ausgeglichen.
Der P-Kanal-MOS-Transistor 163 ist zwischen eine Leitung eines Versorgungspotentiales VCC und einen Knoten N163 geschaltet. Der P-Kanal-MOS-Transistor 164 ist zwischen den Knoten N163 und den Knoten N161 geschaltet, und der P-Kanal-MOS-Transistor 165 ist zwischen den Knoten N163 und den Knoten N162 geschal­ tet. Der N-Kanal-MOS-Transistor 166 ist zwischen den Knoten N161 und einen Knoten N168 geschaltet, und der N-Kanal-MOS- Transistor 167 ist zwischen den Knoten N162 und den Knoten N168 geschaltet. Der P-Kanal-MOS-Transistor 168 ist zwischen den Knoten N168 und einer Leitung vom Massepotential VSS ge­ schaltet. Die Gates der MOS-Transistoren 163 und 168 empfangen das Signal ZPAE2 bzw. PAE2. Die Gates der MOS-Transistoren 164 und 166 sind beide mit dem Knoten N162 verbunden, und die Ga­ tes der MOS-Transistoren 165 und 167 sind beide mit dem Knoten N161 verbunden. Die MOS-Transistoren 163 bis 168 bilden einen Differentialverstärker. Dieser Differentialverstärker wird als Reaktion auf die Signale ZPAE2 und PAE2 aktiviert, die ent­ sprechend den "L"-Pegel bzw. den "H"-Pegel annehmen, wodurch einer der Knoten N161 oder Knoten N162 mit dem höheren Poten­ tial den "H"-Pegel annimmt, während der andere Knoten "L"- Pegel annimmt. Die Signale, die auf den Knoten N161 und N162 erscheinen, werden Ausgangssignale PDCL und /PDCL von dem Vor­ verstärker 154c.
Während eines Lesebetriebes steigt das Signal ZPAEQ auf den "H"-Pegel oder den inaktiven Pegel, wodurch die P-Kanal-MOS- Transistoren 161 und 162 nichtleitend gemacht werden, und so­ mit wird das ausgleichende Knoten N161 und N162 unterbrochen. Danach werden Daten aus einer ausgewählten Speicherzelle gele­ sen, und eine kleine Potentialdifferenz wird zwischen den glo­ balen IO-Leitungen GIOL2 und /GIOL2 gemäß den Daten erzeugt. Dann nehmen die Signale PAE und ZPAE den "H"-Pegel bzw. den "L"-Pegel an, wodurch der Differentialverstärker aktiviert wird, der durch die MOS-Transistoren 163 bis 168 gebildet ist, so daß von den globalen IO-Leitungen GTOL2 und /GIOL2 diejeni­ ge mit dem höheren Potential zu dem "H"-Pegel (Versorgungspo­ tential VCC) gebracht wird, und die mit dem niedrigeren Poten­ tial wird zu dem "L"-Pegel (Massepotential VSS) gebracht.
Die anderen Vorverstärker 154a, 154b und 154d weisen den glei­ chen Aufbau wie der Aufbau des Verstärkers 154c auf. Die Vor­ verstärker 154a, 154b und 154d werden mit den Signalen PAE0 und ZPAE0, den Signalen PAE1 und ZPAE1 bzw. den Signalen PAE3 und ZPAE3 anstelle der Signale PAE2 und ZPAE2 versorgt.
Die Vorverstärkeraktivierungssignale PAE0 bis PAE3 werden auf der Grundlage eines Vorverstärkeraktivierungshauptsignal PACM und von Spaltenblockdekodersignalen CBS0 bis CBS3 erzeugt, wie in Fig. 26 gezeigt ist.
Der CL-Verschieber 155c enthält eine Hauptverriegelungsschal­ tung 169 und eine Unterverriegelungsschaltung 170, wie in Fig. 25 gezeigt ist. Die Verriegelungsschaltung 169 und 170 in­ vertiert die Ausgangssignale PDCL und /PDCL von dem Vorver­ stärker 155c und gibt die invertierten Signale mit der Verzö­ gerung von einem Taktzyklus aus. Ausgangssignale PD2 und ZPD2 von der Unterverriegelungsschaltung 170 werden an den Selektor 156c angelegt. Die anderen CL-Verschieber 155a, 155b und 155d weisen den gleichen Aufbau wie der CL-Verschieber 155c auf.
Der Selektor 156c enthält P-Kanal-MOS-Transistoren 175 und 176, N-Kanal-MOS-Transistoren 181 bis 188 und N-Kanal-MOS- Transistoren 191 bis 198, wie in Fig. 27 gezeigt ist. Der P- Kanal-MOS-Transistor 175 ist zwischen eine Leitung des Versor­ gungspotentiales VCC und einen Ausgangsknoten N175 geschaltet, und der P-Kanal-MOS-Transistor 176 ist zwischen die Leitung des Versorgungspotentiales VCC und einen Ausgangsknoten N176 geschaltet. Die P-Kanal-MOS-Transistoren 175 und 176 empfangen ein Signal RDRVM an ihren jeweiligem Gate. Die N-Kanal-MOS- Transistoren 181 und 182, die N-Kanal-MOS-Transistoren 183 und 184, die N-Kanal-MOS-Transistoren 185 und 186 und die N-Kanal- MOS-Transistoren 187 und 188 sind entsprechend in Reihe zwi­ schen den Knoten N175 und einer Leitung des Massepotentiales VSS geschaltet. Die N-Kanal-MOS-Transistoren 191 und 192, die N-Kanal-MOS-Transistoren 193 und 194, die N-Kanal-MOS- Transistoren 195 und 196 und die N-Kanal-MOS-Transistoren 197 und 198 sind entsprechend in Reihe zwischen den Knoten N176 und der Leitung des Massepotentiales VSS geschaltet.
Das Gate der N-Kanal-MOS-Transistoren 181, 183, 185 und 187 empfängt jeweils ein Signal PD0 bis PD3, und das Gate der je­ weiligen N-Kanal-MOS-Transistoren 191, 193, 195 und 197 emp­ fängt entsprechend Signale CPD0 bis CPD3. Das Gate des jewei­ ligen N-Kanal-MOS-Transistors 182, 184, 192 und 194 empfängt jeweils ein Signal RDRV4. Und das Gate des jeweiligen N-Kanal- MOS-Transistors 186 und 196 empfängt jeweils ein Signal RDRV4816. Das Gate des jeweiligen N-Kanal-MOS-Transistors 188 und 98 empfängt ein Signal RDRV48. Signale, die an den Knoten N175 und N176 erscheinen, werden Signale ZDRV bzw. ZZDRV.
Das Signal RDRV4 nimmt den "H"-Pegel oder den aktiven Pegel während der Lesetätigkeit in x4 Konfiguration an. Das Signal RDRV48 nimmt den "H"-Pegel oder den aktiven Pegel während der Lesetätigkeiten in x4 Konfiguration und x8 Konfiguration an. Das Signal RDRV4816 nimmt den "H"-Pegel oder den aktiven Pegel während der Lesetätigkeit in x4 Konfiguration, x8 Konfigurati­ on, xl6 Konfiguration und dem MBT an.
Während der Lesetätigkeit in x4 Konfiguration nimmt das Signal RDRVM zuerst den "L"-Pegel während einer vorgeschriebenen Zeitdauer an, wodurch die P-Kanal-MOS-Transistoren 175 und 176 während der vorgeschriebenen Zeitdauer aktiv gemacht werden, und die Knoten N175 und N176 werden auf den "H"-Pegel vorgela­ den. Danach nehmen die Signale RDRV4, RDRV48, RDRV4816 den "H"-Pegel oder den aktiven Pegel an, wodurch die N-Kanal-MOS- Transistoren 182, 184, 186, 188, 192, 194, 196 und 198 leitend gemacht werden, während eines der Signale PD0 bis PD3 und ZPDO bis ZPD3 (z. B. PD3) den "H"-Pegel annimmt, wodurch ein N- Kanal-MOS-Transistor (in diesem Fall 187) leitend gemacht wird, und somit nimmt der Knoten N175 den "L"-Pegel an.
Während der Lesetätigkeit in x8 Konfiguration nehmen, nachdem die Knoten N175 und N176 auf den "H"-Pegel vorgeladen sind, die Signale RDRV48 und RDRV4816 den "H"-Pegel oder den aktiven Pegel an, wodurch die N-Kanal-MOS-Transistoren 186, 188, 196 und 198 leitend gemacht werden, während eines der Signale PD2, PD3, ZPD2 und ZPD3 (z. B. PD2) den "H"-Pegel annimmt, wodurch ein N-Kanal-MOS-Transistor (in diesem Falle 185) leitend ge­ macht wird, und somit nimmt der Knoten N175 den "L"-Pegel an.
Die Signale RDRV4, RDRV48 und RDRV4816 werden durch NAND- Gatter 201 bis 203 und Inverter 204 bis 206 auf der Grundlage des Signales RDRVM und Wortkonfigurationsauswahlsignalen Mx4, Mx48 und Mx4816 erzeugt, wie in Fig. 28 gezeigt ist. Somit empfängt das NAND-Gatter 201 die Signale RDRVM und Mx4, und das Ausgangssignal von dem NAND-Gatter 201 wird durch den In­ verter 204 invertiert und wird das Signal RDRV4. Das NAND- Gatter 202 empfängt die Signale RDRVM und Mx48, und das Aus­ gangssignal von dem NAND-Gatter 202 wird durch den Inverter 205 invertiert und wird das Signal RDRV48. Das NAND-Gatter 203 empfängt die Signale RDRVM und Mx4816, und das Ausgangssignal von dem NAND-Gatter 203 wird durch den Inverter 206 invertiert und wird das Signal RDRV4816. Das Signal Mx4 nimmt den "H"- Pegel in x4 Konfiguration an. Das Signal Mx48 nimmt den "H"- Pegel in x4 Konfiguration und x8 Konfiguration an. Das Signal Mx4816 nimmt den "H"-Pegel in x4 Konfiguration, x8 Konfigura­ tion und x16 Konfiguration an.
Die anderen Selektoren 156a, 156b und 156d weisen den gleichen Aufbau wie der Aufbau des Selektors 156c auf. Das Signal RDRV816 anstelle des Signales RDRV4 wird jedoch an das Gate des jeweiligen N-Kanal-MOS-Transistors 182 und 192 angelegt, und ein Signal RDRV8 anstelle des Signales RDRV4 wird an das jeweilige Gate des N-Kanal-MOS-Transistors 184 und 194 ange­ legt, und die Gates der N-Kanal-MOS-Transistoren 186, 188, 196 und 198 werden auf Masse gelegt. Das Signal RDRV816 nimmt den "H"-Pegel oder den aktiven Pegel während der Lesetätigkeit in x8 Konfiguration, x16 Konfiguration an, während das Signal RDRV8 den "H"-Pegel oder den aktiven Pegel während der Lesetä­ tigkeiten in x8 Konfiguration und dem MBT annimmt.
In dem Selektor 156b wird das Signal RDRV16 anstelle des Si­ gnales RDRV4 an das jeweilige Gate der N-Kanal-MOS- Transistoren 184 und 194 eingegeben, und das jeweilige Gate der N-Kanal-MOS-Transistoren 182, 186, 188, 192, 196 und 198 ist auf Masse gelegt. Das Signal RDRV16 nimmt den "H"-Pegel oder den aktiven Pegel während der Lesetätigkeiten in x16 Kon­ figuration und dem MBT an. In dem Selektor 156d wird das Si­ gnal RDRV16 anstelle des Signales RDRV48 an das jeweilige Gate der N-Kanal-MOS-Transistoren 188 und 198 eingegeben, und das jeweilige Gate der N-Kanal-MOS-Transistoren 182, 184, 186, 192, 194 und 196 ist auf Masse gelegt.
Der RD-Puffer 157c enthält Inverter 211 bis 214, NOR-Gatter 215 und 216, P-Kanal-MOS-Transistoren 217 und 218 und N-Kanal- MOS-Transistoren 219 und 220, wie in Fig. 29 gezeigt ist. Es wird angenommen, daß der RD-Puffer 157c mit dem Datenbus DB2 durch den Selektor 158c verbunden wird.
Die P-Kanal-MOS-Transistoren 217 und 218 sind zwischen eine Leitung des Versorgungspotentiales VCC und Datenbusleitungen DBL2 bzw. /DBL2 geschaltet und empfangen das Signal ZDRV bzw. ZZDRV von dem Selektor 156c an ihrem Gate. Die N-Kanal-MOS- Transistoren 219 und 220 sind zwischen eine Leitung des Masse­ potentiales VSS und den Datenbusleitungen DBL2 bzw. /DBL2 ge­ schaltet. Das NOR-Gatter 215 empfängt Signale TE und ZZDRV, und ein Ausgangssignal ϕ215 von dem NOR-Gatter 215 wird an das Gate N-Kanal-MOS-Transistors 219 angelegt. Das NOR-Gatter 216 empfängt Signale TE und ZDRV, und ein Ausgangssignal ϕ216 von dem NOR-Gatter 216 wird an das Gate des N-Kanal-MOS- Transistors 220 angelegt. Die Inverter 211 und 212 bilden eine Verriegelungsschaltung, die den Pegel des Signales ZDRV ver­ riegeln. Die Inverter 213 und 214 bilden eine Verriegelungs­ schaltung, die den Pegel des Signales ZZDRV verriegelt. Die anderen RD-Puffer 157a, 157b, 157d weisen den gleichen Aufbau wie der RD-Puffer 157c auf.
Fig. 30 ist ein Schaltbild, das eine Ausgleichsschaltung 221 zeigt, die für den Datenbus DB2 vorgesehen ist. Wie in Fig. 30 gezeigt ist, weist die Ausgleichsschaltung 221 N-Kanal-MOS- Transistoren 222 bis 224 auf. Die N-Kanal-MOS-Transistoren 222 und 223 sind zwischen die Datenbusleitungen DBL2 und /DBL2 und eine Leitung des Massepotentiales VSS geschaltet, und der N- Kanal-MOS-Transistor 224 ist zwischen die Datenbusleitungen DBL und /DBL geschaltet. Die N-Kanal-MOS-Transistoren 222 bis 224 empfangen ein Signal DBEQ an ihren Gates. Wenn das Signal DBEQ den "H"-Pegel oder den aktiven Pegel annimmt, werden die N-Kanal-MOS-Transistoren 222 bis 224 leitend gemacht, und die Datenbusleitungen DBL2 und /DBL2 werden auf den "L"-Pegel (Massepotential VSS) ausgeglichen. Die Ausgleichsschaltung ist für jeden der Datenbusse DB0 bis DB3 und DB6 vorgesehen.
Fig. 31 ist ein Zeitablaufdiagramm, das die normalen Lesetä­ tigkeiten des in Fig. 29 gezeigten RD-Puffers 157c und der in Fig. 30 gezeigten Ausgleichsschaltung darstellt. Wie in Fig. 31 gezeigt ist, ist das Signal TE auf den "L"-Pegel während einer normalen Lesetätigkeit fixiert. Somit sind die NOR- Gatter 215 und 216 entsprechend als Inverter für die Signale ZZDRV und ZDRV tätig. In dem anfänglichen Zustand sind die Si­ gnale ZDRV und ZZDRV auf dem "H"-Pegel, und die MOS- Transistoren 217 bis 220 sind alle nichtleitend gemacht. Wei­ ter ist der Ausgleich beendet und die N-Kanal-MOS-Transistoren 222 bis 224 sind nichtleitend, und die Datenbusleitungen DBL2 und /DBL2 sind beide auf den "L"-Pegel und in einem Zustand hoher Impedanz.
Zu einem Zeitpunkt, an dem die Daten aus der Speicherzelle ausgelesen werden, nimmt zum Beispiel das Signal ZDRV den "L"- Pegel an, die MOS-Transistoren 217 und 220 werden leitend ge­ macht, und die Datenbusleitungen DBL2 und /DBL2 nehmen den "H"-Pegel bzw. den "L"-Pegel an. Die Potentiale der Datenbus­ leitungen DBL2 und /DBL2 werden verglichen, und ein Signal des Pegels entsprechend dem Resultat des Vergleiches wird als Le­ sedaten nach außen ausgegeben.
Fig. 32 ist ein Zeitablaufdiagramm, das die Lesetätigkeiten in dem MBT des in Fig. 29 gezeigten RD-Puffers 157c und der in Fig. 30 gezeigten Ausgleichsschaltung 221 darstellt. In dem MBT wird der RD-Puffer 157c mit dem Datenbus DB6 durch den Selektor 158c verbunden. Wie in Fig. 32 gezeigt ist, ist das Signal TE auf dem "H"-Pegel während des MBT fixiert. Somit nehmen die Ausgangssignale ϕ215 und ϕ216 von den NOR-Gattern 215 und 216 den "L"-Pegel an, und die N-Kanal-MOS-Transistoren 219 und 220 sind in dem nichtleitenden Zustand fixiert. In dem anfänglichen Zustand sind die Signale ZDRV und ZZDRV auf dem "H"-Pegel, und die P-Kanal-MOS-Transistoren 217 und 218 werden nichtleitend gemacht. Weiterhin ist der Ausgleich beendet, und die N-Kanal-MOS-Transistoren 222 bis 224 sind nichtleitend, und die beiden Datenbusleitungen DBL6 und /DBL6 sind auf dem "L"-Pegel und in einem Zustand hoher Impedanz.
Zu einem Zeitpunkt, an dem die Daten aus einer Speicherzelle ausgelesen werden, nimmt das Signal ZDRV den "L"-Pegel zum Beispiel an, der MOS-Transistor 217 wird allein aus den MOS- Transistoren 217 und 220 leitend gemacht, und die Datenbuslei­ tung DBL6 nimmt den "L"-Pegel an. Die Datenbusleitungen /DBL6 bleibt unverändert auf dem "L"-Pegel und in dem Zustand hoher Impedanz. Zu dieser Zeit wird der Datenbus DB6 ebenfalls durch den RD-Puffer 157a getrieben. Während einer Schreibtätigkeit in dem MBT werden die gleichen Daten in zwei Speicherzellen aus dem Datenbus DB6 über die Selektoren 151a und 151c, die WD-Verstärker 152a und 152c, die Schreibpuffer 153a und 153c und die globalen IO-Leitungspaare GIO0 und GIO2 geschrieben.
Während der Lesetätigkeit in dem MBT, wenn zwei Speicherzellen normal sind, werden die gleichen Daten auf die IO- Leitungspaare GIO0 und GIO2 ausgelesen, und nur eine der Da­ tenbusleitungen DBL6 und /DBL6 (z. B. DBL6) wird auf den "H"- Pegel gebracht. Wenn eine der Speicherzellen jedoch fehlerhaft ist, werden verschiedene Daten auf die IO-Leitungspaare GIO0 und GIO2 ausgelesen, und beide Datenbusleitungen DBL6 und /DBL6 werden auf den "H"-Pegel gebracht. Somit kann die Nor­ malheit der zwei Speicherzellen aus dem Vergleich der Pegel der Datenbusleitungen DBL6 und /DBL6 bestimmt werden, und ein Signal des Pegels entsprechend dem Resultat der Bestimmung wird nach der Außenseite ausgegeben.
Ein auf die oben beschriebene Weise aufgebauter SDRAM weist ein Problem derart auf, daß, da die globalen IO-Leitungspaare GIO0 bis GIO3 direkt mit den Eingangs/Ausgangsknoten N161 und N162 der Vorverstärker 154a bis 154d verbunden sind, der Aus­ gleich der globalen IO-Leitungspaare GIO0 bis GIO3 unzurei­ chend wird, wodurch verursacht wird, daß die Lesetätigkeit un­ stabil wird, wenn ein Hochgeschwindigkeitsbetrieb versucht wird.
Zusätzlich weist der SDRAM ein Problem des komplizierten Lay­ outs und einer großen Layoutfläche, da Selektoren 156a bis 156d zwischen den CL-Verschiebern 155a bis 155d und den RD- Puffern 157a bis 157d vorgesehen sind.
Weiter gibt es ein Problem des großen Stromverbrauches, da je­ de der Datenbusleitungen DBL und /DBL auf das Versorgungspo­ tential VCC oder das Massepotential VSS getrieben wird.
Somit ist es die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung vorzusehen, die eine stabile Le­ setätigkeit durchführen kann, eine kleine Layoutfläche belegt und einen niedrigen Stromverbrauch hat.
Diese Aufgabe wird gelöst durch eine Halbleiterspeicherein­ richtung nach Anspruch 1.
Ein Schaltelementpaar ist vorgesehen, das zwischen dem anderen Ende eines Datenübertragungsleitungspaares und einem Ein­ gangs/Ausgangsknotenpaar eines Vorverstärkers verbunden ist und leitend auf gepulste Weise während einer vorbestimmten Zeitdauer gemacht wird zum Vorsehen einer Potentialdifferenz, die zwischen dem Datenübertragungsleitungspaar erzeugt wird, für das Eingangs/Ausgangsknotenpaar des Vorverstärkers.
Da das Ausgleichen des Datenübertragungsleitungspaares unmit­ telbar gestartet werden kann, nachdem das Schaltelementpaar auf gepulste Weise leitend gemacht ist, kann eine längere Aus­ gleichsperiode für das Datenübertragungsleitungspaar mit einer großen Kapazität so zur Verfügung gestellt werden, daß die Le­ setätigkeit stabilisiert werden kann.
Bevorzugte Ausgestaltungen dieser Erfindung sind in den Un­ teransprüchen angegeben.
Bevorzugt sind weiter eine erste Ausgleichsschaltung zum Aus­ gleichen der Potentiale des Datenübertragungspaares auf ein vorgeschriebenes Vorladepotential während einer ersten Ausgleichsperiode, nachdem das Schaltelementpaar auf gepulste Weise leitend gemacht ist, und eine zweite Ausgleichsschaltung zum Ausgleichen der Potentiale des Ein­ gangs/Ausgangsknotenpaares des Vorverstärkers auf das vorge­ schriebene Vorladungspotential während einer zweiten Ausgangs­ dauer, bevor das Schaltelement auf gepulste Weise leitend ge­ macht ist, vorgesehen. Somit kann der Ausgleich des Datenüber­ tragungsleitungspaares und der Ausgleich des Ein­ gangs/Ausgangsknotenpaares des Vorverstärkers getrennt bewirkt werden.
Bevorzugt sind das Speicherfeld und das Datenübertragungslei­ tungspaar in einer Mehrzahl vorgesehen, und eine Auswahlschal­ tung zum Auswählen eines aus der Mehrzahl von Datenübertra­ gungsleitungspaaren gemäß einem Adreßsignal und zum Leitendma­ chen auf gepulste Weise eines Schaltelementpaares entsprechend der ausgewählten Datenübertragungsleitung für die oben erwähn­ te vorgeschriebene Zeitdauer ist vorgesehen. In diesem Fall der Mehrzahl von Datenübertragungsleitungspaaren wird nur das durch das Adreßsignal bezeichnete Datenübertragungsleitungs­ paar auf gepulste Weise mit einem Eingangs/Ausgangsknotenpaar eines Vorverstärkers verbunden.
Bevorzugt sind eine erste Ausgleichsschaltung zum Ausgleichen der Potentiale eines jeden Datenübertragungspaares auf ein vorgeschriebenes Vorladungspotential, nachdem das andere Ende des Datenübertragungsleitungspaares und des Ein­ gangs/Ausgangsknotenpaares des Vorverstärkers auf gepulste Weise verbunden sind, und eine zweite Ausgleichsschaltung zum Ausgleichen der Potentiale des Eingangs/Ausgangsknotenpaares des Vorverstärkers auf das vorgeschriebene Vorladepotential während einer zweiten Ausgleichsdauer, bevor das andere Ende des Datenübertragungsleitungspaares und des Ein­ gangs/Ausgangsknotenpaares des Vorverstärkers auf gepulste Weise verbunden sind, weiter vorgesehen. Somit kann das Aus­ gleichen eines jeden Datenübertragungsleitungspaares und das Ausgleichen des Eingangs/Ausgangsknotenpaares des Vorverstär­ kers getrennt bewirkt werden.
Die Aufgabe wird auch gelöst durch eine Halbleiterspeicherein­ richtung nach Anspruch 5.
Es sind Selektoren zum entsprechenden Verbinden anderer Enden von N Datenübertragungsleitungspaaren mit Ein­ gangs/Ausgangsknotenpaaren von N Vorverstärkern in einem er­ sten Lesemodus und zum Auswählen von M Datenübertragungslei­ tungspaaren aus den N Datenübertragungsleitungspaaren gemäß einem Adreßsignal und Verbinden anderer Enden ausgewählter M Datenübertragungsleitungspaaren entsprechend mit Ein­ gangs/Ausgangsknotenpaaren der vorausgewählten M Vorverstärker in einem zweiten Lesemodus vorgesehen.
Somit kann das Layout vereinfacht werden und die Layoutfläche verringert werden im Vergleich mit vorherigen Beispielen, bei denen die Selektoren zwischen N Vorverstärkern und N Übertra­ gungsschaltungen vorgesehen sind.
Eine bevorzugte Ausgestaltung ist in dem Unteranspruch angege­ ben.
Bevorzugt ist weiter eine Bestimmungsschaltung zum Bestimmen in einem Testmodus, ob Ausgangsdatensignale von N Vorverstär­ kern in der Logik zusammenpassen, und zum Ausgeben eines Si­ gnales, das die Normalheit der ausgewählten N Speicherzellen anzeigt, wenn ein Passen auftritt, und zum Ausgeben eines Si­ gnales, das anzeigt, daß mindestens eine Speicherzelle der ausgewählten N Speicherzellen fehlerhaft ist, wenn kein Passen auftritt, vorgesehen. Auf diese Weise können N Speicherzellen auf die Normalheit zur gleichen Zeit getestet werden.
Die Aufgabe wird auch gelöst durch eine Halbleiterspeicherein­ richtung nach Anspruch 7.
Eine erste Treiberschaltung ist vorgesehen zum Vorsehen auf gepulste Weise während einer vorgeschriebenen Zeitdauer eines ersten Potentiales und eines zweiten Potentiales an einem Ende einer ersten Datenübertragungsleitung bzw. an einem Ende einer zweiten Datenübertragungsleitung, die in einem Datenübertra­ gungsleitungspaar enthalten sind, um die erste und die zweite Datenübertragungsleitung auf ein drittes Potential bzw. ein viertes Potential zwischen dem ersten und dem zweiten Potenti­ al zu bringen, wenn die von einer Leseschaltung gelesenen Da­ ten einer ersten Logik entsprechen, und zum Vorsehen auf ge­ pulste Weise während der vorgeschriebenen Zeitdauer des zwei­ ten und des ersten Potentiales für ein Ende der ersten Daten­ übertragungsleitung bzw. für ein Ende der zweien Datenübertra­ gungsleitung, um die erste und die zweite Datenübertragungs­ leitung auf ein viertes und ein drittes Potential zu bringen, wenn die von der Leseschaltung gelesenen Daten einer zweiten Logik entsprechen.
Somit kann der verbrauchte Strom klein im Vergleich mit dem anfänglich erörterten Beispiel bleiben, bei dem jede der er­ sten und der zweiten Datenübertragungsleitung auf das erste Potential bzw. das zweite Potential gebracht werden.
Bevorzugte Ausgestaltungen sind in den Unteransprüchen angege­ ben.
Bevorzugt enthält die erste Treiberschaltung eine Verzöge­ rungsschaltung mit einer Mehrzahl von Invertern, die in Reihe geschaltet sind und von denen jede durch eine Versorgungsspan­ nung getrieben wird. Die oben beschriebene Zeitdauer ist die Zeitdauer, die von der Zeit benötigt wird, zu der ein mit ei­ ner Lesetätigkeit synchronisiertes Signal der Leseschaltung an die Verzögerungsschaltung eingegeben wird, zu der Zeit, zu der das Signal von der Verzögerungsschaltung ausgegeben wird. Wenn in diesem Fall das Versorgungspotential gesenkt wird, wird die Verzögerungszeit der Verzögerungsschaltung vergrößert, und die Lade/Entladezeit der Datenübertragungsleitungen wird länger, so daß die Potentialamplituden der ersten und der zweiten Da­ tenübertragungsleitung daran gehindert werden, aufgrund des Sinkens des Versorgungspotentiales kleiner zu werden.
Bevorzugt ist eine Ausgleichsschaltung vorgesehen zum Ausglei­ chen der Potentiale der ersten und der zweiten Datenübertra­ gungsleitung auf ein vorgeschriebenes Potential zwischen dem ersten und dem zweiten Potential während einer Ausgleichsperi­ ode, bevor das erste und das zweite Potential für die erste und die zweite Datenübertragungsleitung vorgesehen werden. In diesem Fall kann die Lesetätigkeit stabilisiert werden.
Bevorzugt enthält die Ausgleichsschaltung ein Diodenelement und eine Verbindungsschaltung zum Verbinden des Diodenelemen­ tes zwischen der ersten und der zweiten Datenübertragungslei­ tung und einer Leitung mit dem zweiten Potential während der Ausgleichsperiode. In diesem Fall wird eine vorladende Lei­ stungsquelle nicht benötigt, so daß der Aufbau vereinfacht werden kann.
Bevorzugt ist die Ausgleichsschaltung in einer Mehrzahl vorge­ sehen, und die Mehrzahl von Ausgleichsschaltungen sind ver­ streut in einer Richtung vorgesehen, in der sich die erste und die zweite Datenübertragungsleitung erstrecken. In diesem Fall kann ein Hochgeschwindigkeitsausgleich der ersten und der zweiten Datenübertragungsleitung erzielt werden.
Bevorzugt ist eine Unterausgleichsschaltung zum Verbinden der ersten Datenübertragungsleitung und der zweiten Datenübertra­ gungsleitung während der Ausgleichsdauer vorgesehen. In diesem Fall kann der Ausgleich der ersten und der zweiten Datenüber­ tragungsleitung mit höherer Geschwindigkeit erzielt werden.
Bevorzugt ist die Unterausgleichsschaltung in einer Mehrzahl vorgesehen, und die Mehrzahl von Unterausgleichsschaltungen sind verstreut in einer Richtung vorgesehen, in der sich die erste und die zweite Datenübertragungsleitung erstrecken. In diesem Fall kann der Ausgleich der ersten und der zweiten Da­ tenübertragungsleitung mit noch höherer Geschwindigkeit er­ zielt werden.
Bevorzugt ist eine Steuerschaltung vorgesehen zum Aktivieren alle der Mehrzahl von Unterausgleichsschaltungen in dem Test­ modus und zum Aktivieren nur einer vorausgewählten Unteraus­ gleichsschaltung aus der Mehrzahl von Unterausgleichsschaltun­ gen während eines Normalbetriebes. In diesem Fall kann die Ausgleichsdauer für den Normalbetrieb und für den Testbetrieb gleich gemacht werden.
Bevorzugt sind eine zweite Treiberschaltung, die in dem Test­ modus aktiviert wird, zum Bewirken, daß die erste Datenüber­ tragungsleitung das erste Potential annimmt, wenn die durch die Leseschaltung ausgelesenen Daten einer ersten Logik ent­ sprechen, und zum Bewirken, daß die zweite Datenübertragungs­ leitung das erste Potential annimmt, wenn die Daten einer zweiten Logik entsprechen, und eine Bestimmungsschaltung zum Bestimmen der Normalheit der ausgewählten Speicherzellen auf der Grundlage von Potentialen auf der ersten und der zweiten Datenübertragungsleitung vorgesehen. In diesem Fall werden so­ wohl die erste als auch die zweite Datenübertragungsleitung auf das Vorladepotential oder das erste Potential so gebracht, daß der Testbetrieb stabilisiert werden kann.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein Blockschaltbild, das den schematischen Aufbau eines SDRAM gemäß einer Ausfüh­ rungsform der vorliegenden Erfindung zeigt;
Fig. 2 ein Blockschaltbild, das ein Chiplayout des in Fig. 1 gezeigten SDRAM zeigt;
Fig. 3A u. 3B Bilder, die den Aufbau einer in Fig. 2 gezeigten Speichermatrix darstellen;
Fig. 4 eine vergrößerte Ansicht eines in Fig. 3A gezeigten Abschnittes Z;
Fig. 5 ein Blockschaltbild, das den Aufbau eines in Fig. 4 gezeigten Speicherblockes MK2 darstellt;
Fig. 6A-6G Zeitablaufdiagramme, die eine aufeinander­ folgende Lesetätigkeit eines in Fig. 1 bis 5 gezeigten SDRAM darstellen;
Fig. 7A-7G Zeitablaufdiagramme, die eine aufeinander­ folgende Schreibtätigkeit eines in Fig. 1 bis 5 gezeigten SDRAM darstellen;
Fig. 8 ein Blockschaltbild, das den Aufbau einer in Fig. 2 gezeigten lokalen Spaltenschal­ tung zeigt;
Fig. 9 ein Schaltbild, das den Aufbau eines in Fig. 8 gezeigten Selektors 24c darstellt;
Fig. 10 ein Schaltbild, das den Aufbau eines in Fig. 8 gezeigten Vorverstärkers 25c dar­ stellt;
Fig. 11A-11H Zeitablaufdiagramme, die den Betrieb des in Fig. 9 gezeigten Selektors und des in Fig. 10 gezeigten Vorverstärkers darstel­ len;
Fig. 12 ein Schaltbild, das den Aufbau einer Hauptverriegelungsschaltung 26c und einer Unterverriegelungsschaltung 27c darstellt, die in Fig. 8 gezeigt sind;
Fig. 13 ein Schaltbild, das den Aufbau eines in Fig. 8 gezeigten RD-Puffers 28c dar­ stellt;
Fig. 14A-14H Zeitablaufdiagramme, die den Betrieb des in Fig. 13 gezeigten RD-Puffers 28c dar­ stellen,
Fig. 15 ein Schaltbild, das den Aufbau eines in Fig. 8 gezeigten MBT-Puffers 29c zeigt;
Fig. 16A-16H Zeitablaufdiagramme, die den Betrieb des in Fig. 15 gezeigten MBT-Puffers 29c dar­ stellen;
Fig. 17 ein Blockschaltbild, das sich auf die Be­ schreibung eines Verfahrens eines in Fig. 8 gezeigten Datenbusses bezieht;
Fig. 18 ein Schaltbild, das den Aufbau einer in Fig. 17 gezeigten Ausgleichsschaltung 111 zeigt;
Fig. 19 ein Schaltbild, das den Aufbau einer in Fig. 17 gezeigten Ausgleichsschaltung 112 zeigt;
Fig. 20 ein Zeitablaufdiagramm, das sich auf die Beschreibung eines Verfahrens des Ausglei­ chens eines in Fig. 17 bis 19 gezeigten Busses bezieht;
Fig. 21 ein Schaltbild, das eine Variation der in Fig. 19 gezeigten Ausgleichsschaltung 112 zeigt;
Fig. 22 ein Blockschaltbild, das den Aufbau eines in Fig. 1 gezeigten IO-Puffers 8 zeigt;
Fig. 23 ein Blockschaltbild, das sich auf die Be­ schreibung einer Tätigkeit in dem MBT ei­ ner in Fig. 22 gezeigten Datenausgabe­ schaltung bezieht;
Fig. 24 ein Blockschaltbild, das einen Hauptab­ schnitt eines SRAM zeigt;
Fig. 25 ein Blockschaltbild, das den Aufbau eines Vorverstärkers 154c und eines CL- Verschiebers 155c zeigt, die in Fig. 24 gezeigt sind;
Fig. 26 ein Blockschaltbild, das sich auf die Be­ schreibung eines Verfahrens zum Erzeugen von in Fig. 24 gezeigten Signalen PAE0 bis PAE3 bezieht;
Fig. 27 ein Schaltbild, das den Aufbau eines in Fig. 24 gezeigten Selektors 156c zeigt;
Fig. 28 ein Schaltbild, das sich auf die Beschrei­ bung eines Verfahrens des Erzeugens von in Fig. 27 gezeigten Signalen RDRV4, RDRV48 und RDRV4816 bezieht;
Fig. 29 ein Schaltbild, das den Aufbau eines in Fig. 24 gezeigten RD-Puffers 157c zeigt;
Fig. 30 ein Schaltbild, das den Aufbau einer in Fig. 24 gezeigten Ausgleichsschaltung zum Ausgleichen eines Datenbusses zeigt;
Fig. 31 ein Zeitablaufdiagramm, das den normalen Lesebetrieb eines in Fig. 29 gezeigten RD-Puffers und einer in Fig. 30 gezeigten Ausgleichsschaltung darstellt; und
Fig. 32 ein Zeitablaufdiagramm, das den Lesebe­ trieb im MBT des in Fig. 29 gezeigten RD- Puffers und der in Fig. 30 gezeigten Aus­ gleichsschaltung darstellt.
Fig. 1 ist ein Blockschaltbild, das den schematischen Aufbau eines SDRAM gemäß einer Ausführungsform der vorliegenden Er­ findung zeigt. Wie in Fig. 1 gezeigt ist, weist der SDRAM ei­ nen Taktpuffer 1, einen Steuersignalpuffer 2, einen Adreßpuf­ fer 3, ein Modusregister 4, eine Steuerschaltung 5, vier Spei­ cherfelder 6a bis 6d (Bänke #1 bis #4), vier Le­ se/Schreibschaltungen 7a bis 7d und einen I/O-Puffer 8 auf.
Der Taktpuffer 1 wird durch ein externes Steuersignal CKE ak­ tiviert und überträgt ein externes Taktsignal CLK zu dem Steu­ ersignalpuffer 2, dem Adreßpuffer 3 und der Steuerschaltung 4. Der Steuersignalpuffer 2 verriegelt externe Steuersignale /CS, /RAS, /CAS, /WE und DQM synchron zu dem externen Taktsignal CLK von dem Taktpuffer 1 und legt die verriegelten Signale an die Steuerschaltung 5 an. Der Adreßpuffer 3 verriegelt externe Adreßsignale A0 bis A12 und Bankauswahlsignale BA0 und BA1 synchron zu dem externen Taktsignal CLK von dem Taktpuffer 1 und legt die verriegelten Signale an die Steuerschaltung 5 an.
Das Modusregister 4 speichert den durch die externen Adreßsi­ gnale A0 bis A12 bezeichneten Modus und gibt ein internes Be­ fehlssignal entsprechend diesem Modus aus. Jedes der Speicher­ felder 6a bis 6d enthält eine Mehrzahl von Speicherzellen, die in einer Matrix von Zeilen und Spalten vorgesehen sind, und jede Speicherzelle speichert ein Bit von Daten. Die Mehrzahl von Speicherzellen sind in Gruppen von n Speicherzellen zuvor unterteilt (wobei n eine Zahl ist, die aus den Zahlen 4, 8 und 16 vorausgewählt ist).
Die Steuerschaltung 5 erzeugt eine Vielzahl von internen Si­ gnalen gemäß den Signalen von dem Taktpuffer 1, dem Steuersi­ gnalpuffer 2, dem Adreßpuffer 3 und dem Modusregister 4 und steuert den gesamten SDRAM. Während einer Lesetätigkeit und während einer Schreibtätigkeit wählt die Steuerschaltung 5 ei­ nes von den vier Speicherfeldern 6a bis 6d gemäß den Bankaus­ wahlsignalen BA0 und BA1 aus und wählt n Speicherzellen aus dem ausgewählten Speicherfeld gemäß den Adreßsignalen A0 bis A12 aus.
Die Lese/Schreibschaltungen 7a bis 7d lesen Daten Q1 bis Qn aus den n Speicherzellen, die von der Steuerschaltung 5 ausge­ wählt sind, während einer Lesetätigkeit und schreibt Daten D1 bis Dn in n Speicherzellen, die von der Steuerschaltung 5 aus­ gewählt sind, während einer Schreibtätigkeit. Die Le­ se/Schreibschaltungen 7a bis 7d sind mit dem I/O-Puffer 8 über Datenbusse DB0 bis DB15 verbunden.
Der I/O-Puffer 8 gibt die Lesedaten Q1 bis Qn von den Le­ se/Schreibschaltungen 7a bis 7d nach außen während der Lesetä­ tigkeit aus und legt die Daten D1 bis Dn, die von außen an die Lese/Schreibschaltungen 7a bis 7d eingegeben sind, während der Schreibtätigkeit an.
Fig. 2 ist ein Diagramm, das ein Chiplayout des in Fig. 1 gezeigten SDRAM zeigt. Wie in Fig. 2 gezeigt ist, enthält der SDRAM vier Speicherflächen/-matten/-matrizen MM1 bis MM4, die entsprechend in den vier Ecken eines rechteckigen Halbleiter­ substrates 10 vorgesehen sind. Dieser SDRAN weist eine Spei­ cherkapazität von 256 Mbit auf, und jede Speicherfläche MM1 bis MM4 weist eine Speicherkapazität von 64 Mbit auf. Die Speicher­ flächen MM1 bis MM4 sind weiter in vier Speicherflächen MM1a bis MM1d, MM2a bis MM2d, MM3a bis MM3d und MM4a bis MM4d in der Richtung entlang der langen Seite des Chip unterteilt, und Zeilendekoder 11a bis 11d sind entsprechend zwischen den Spei­ cherflächen MM1b und MM1c, MM2b und MM2c, MM3b und MM3c und MM4b und MM4c vorgesehen.
Weiterhin sind Spaltendekoder 12a bis 12d, Spaltenvordekoder 13a bis 13d und lokale Spaltenschaltungen 14a bis 14d in den Speicherflächen MM1 bis MM4 zu der Mitte des Chip hin vorgesehen. In dem mittleren Abschnitt des Chip ist eine Mehrzahl von Anschlußflächen 15, an die die Signale A0 bis A12, BA0, BA1, CLK, CKE, /CS, /RAS, /CAS, /WE und DQM eingegeben werden, und eine Mehrzahl von Anschlußflächen 16 zum Eingeben und Ausgeben von Daten in der Richtung entlang der Längsseite des Chips ausgerichtet. Auf beiden Seiten der Anschlußflächen 15 und der Anschlußflächen 16 sind in Linien die Datenbusse DB0 bis DB7 und die Datenbusse DB8 bis DB15 vorgesehen. Die Datenbusse DB0 bis DB7 und die Datenbusse DB8 bis DB15 kreuzen sich in dem Mittelabschnitt zum Ermöglichen einer Datenkommunikation mit jeder Speicherfläche MM1 bis MM4.
Die Speicherflächen MM1 bis MM4 enthalten die in Fig. 1 ge­ zeigten Speicherfelder 6a bis 6d. Die Zeilendekoder 11a bis 11d, die Spaltendekoder 12a bis 12d und die Spaltenvordekoder 13a bis 13d sind in der in Fig. 1 gezeigten Steuerschaltung 5 enthalten. Weiter sind die lokalen Spaltenschaltungen 14a bis 14d in den in Fig. 1 gezeigten Lese/Schreibschaltungen 7a bis 7d enthalten.
Die Speicherfläche MM1a ist in 16 Speicherfelder MA1 bis MA16 in der Richtung entlang der kurzen Seite des Chip (Y-Richtung) unterteilt, und jedes der Speicherfelder MA1 bis MA16 ist in 8 Speicherblöcke MK in der Richtung entlang der Längsseite des Chip (X-Richtung) unterteilt, wie in Fig. 3A und 3B gezeigt ist. Mit andern Worten, eine Speicherfläche MM1a ist in Spei­ cherblöcke MK von 16 Zeilen und 8 Spalten unterteilt. Acht Speicherfelder MA1 bis MA8 nahe dem Spaltendekoder 12a bilden eine erste Speicherfeldgruppe G1, und acht Speicherfelder MA9 bis MA16 weit entfernt von dem Spaltendekoder 12b bilden eine zweite Speicherfeldgruppe G2.
Jedes Speicherfeld MA enthält eine Mehrzahl von Wortleitungen WL, die sich in der X-Richtung in dem Bild erstrecken, und ei­ ne Mehrzahl von Bitleitungspaaren BLP, die sich in die Y- Richtung in dem Bild erstrecken. Ein Ende einer jeden Wortlei­ tung WL ist mit dem Zeilendekoder 11a verbunden. Eine Mehrzahl von Spaltenauswahlleitungen CSL ist gemeinsam für die 16 Speicherfelder MA1 bis MA16 vorgesehen, und ein Ende einer jeden Spaltenauswahlleitung CSL ist mit dem Spaltendekoder 12a ver­ bunden.
Lokale IO-Leitungspaare LTO sind sich in der X-Richtung er­ streckend zwischen den Speicherfeldern MA1 bis MA16 und auf beiden Seiten davon vorgesehen, und sich entlang der Y- Richtung erstreckende globale IO-Leitungspaare GIO0 bis GIO3 sind entsprechend entlang der Speicherblöcke MK von geradzah­ ligen Spalten vorgesehen. Ein Blockauswahlschalter BS ist zwi­ schen jedem lokalen IO-Leitungspaar LIO und einem der vier globalen IO-Leitungspaaren GIO0 bis GIO3 vorgesehen. Ein loka­ les IO-Leitungspaar LIO wird von zwei benachbarten Speicher­ feldern MA geteilt/gemeinsam benutzt. Zwei globale IO- Leitungspaare GIO werden entweder von der Speicherfeldgruppe G1 oder der Speicherfeldgruppe G2 benutzt.
In der Speicherfläche MM1a tritt eine Spaltenauswahlleitung CSL in den ausgewählten Zustand. Eine Spaltenauswahlleitung CSL wählt zwei Bitleitungspaare BLP in der Speicherfeldgruppe G2 entfernt von dem Mittelabschnitt des Chip zum Verbinden der ausgewählten zwei Bitleitungspaare BLP mit entsprechenden lo­ kalen IO-Leitungspaaren LIO aus und wählt zwei Bitleitungspaa­ re BLP in der Speicherfeldgruppe G1 nahe dem Mittelabschnitt des Chip zum Verbinden der ausgewählten zwei Bitleitungspaare BLP mit den entsprechenden lokalen IO-Leitungspaaren LIO aus.
Mit andern Worten, eine Spaltenauswahlleitung CSL bewirkt, daß vier Bitleitungspaare BLP in den ausgewählten Zustand gehen und mit vier globalen IO-Leitungspaaren GIO über lokale IO- Leitungspaare LTO verbunden werden. Wenn die Bank #1, das heißt die Speicherfläche MM1 ausgewählt wird, werden vier Bit­ leitungspaare BLP in jeder Speicherfläche MM1a bis MM1d so ausgewählt, daß die Gesamtheit von 16 Bitleitungspaaren BLP ausgewählt werden, wodurch ein gleichzeitiger Zugriff zu 16 Bit von Speicherzellen insgesamt ermöglicht wird.
Fig. 4 ist eine vergrößerte Ansicht eines in Fig. 3A gezeig­ ten Abschnitts Z. Wie in Fig. 4 gezeigt ist, nimmt der SDRAM das sogenannte Schema der abwechselnd angeordneten geteilten Leseverstärker an. Mit andern Worten, ein lokales IO- Leitungspaar LIO2 und eine Zeile von Leseverstärkern SAC2, die von den Speicherblöcken MK1 und MK2 geteilt/gemeinsam benutzt werden, sind in einem Bereich zwischen den Speicherblöcken MK1 und MK2 vorgesehen. Ein Leseverstärker SA aus einer Zeile von Leseverstärkern SAC2 ist entsprechend zum Beispiel für die ge­ radzahligen Bitleitungspaare BLP der Speicherblöcke MK1 und MK2 vorgesehen.
Zusätzlich sind ein lokales IO-Leitungspaar LIO3 und eine Rei­ he von Leseverstärkern SAC3, die von den Speicherblöcken MK2 und MK3 geteilt/gemeinsam benutzt werden, in dem Bereich zwi­ schen den Speicherblöcken MK2 und MK3 vorgesehen. Ein Lesever­ stärker SA aus der Reihe von Leseverstärkern SAC3 ist entspre­ chend zum Beispiel für die ungeradzahligen Bitleitungspaare BLP der Speicherblöcke MK2 und MK3 vorgesehen.
Wenn zum Beispiel der Speicherblock MK2 ausgewählt wird, wird jeder der Leseverstärker SA in den Reihen von Leseverstärkern SAC2 und SAC3 mit einem entsprechenden Bitleitungspaar BLP in dem Speicherblock MK2 verbunden, wie in Fig. 4 gezeigt ist. Ein Leseverstärker SA entsprechend einer ausgewählten Spalte von Reihen von Leseverstärkern SAC2 ist mit dem lokalen IO- Leitungspaar LIO2 verbunden und weiter mit dem globalen IO- Leitungspaar GIO2 über den Blockauswahlschalter BS. Weiter ist eine Leseverstärker SA entsprechend einer ausgewählten Spalte in der Reihe von Leseverstärkern SAC3 mit dem lokalen IO- Leitungspaar LIO3 und weiter mit einem globalen IO- Leitungspaar (nicht gezeigt) über einen Blockauswahlschalter (nicht gezeigt) verbunden.
Fig. 5 ist ein Schaltungsbild, das teilweise den Aufbau eines Abschnittes darstellt, der sich auf einen Speicherblock MK be­ zieht. Zur Vereinfachung zeigt Fig. 5 nur den Abschnitt des Speicherblockes MK2, der sich auf das lokale IO-Leitungspaar LIO2 und die Reihe von Leseverstärkern SAC2 bezieht. Der Ab­ schnitt, der sich auf das lokale IO-Leitungspaar LIO3 und die Linie von Leseverstärkern SAC3 bezieht, ist nicht gezeigt.
Wie in Fig. 5 gezeigt ist, enthält der Speicherblock MK2 eine Wortleitung WL, auf die ein Zeilenauswahlsignal von dem Zei­ lendekoder 11a übermittelt wird, ein Bitleitungspaar BLP, das in der Richtung angeordnet ist, die die Wortleitung WL schnei­ det, und eine dynamische Speicherzelle MC, die entsprechend dem Kreuzungsabschnitt einer Wortleitung WL und eines Bitlei­ tungspaares BLP vorgesehen ist. Die Speicherzelle MC enthält einen Zugriffstransistor und einen Kondensator zum Speichern von Information. Das Bitleitungspaar BLP enthält Bitleitungen BL und /BL, auf denen komplementäre Signale übertragen werden.
Ein Feldauswahlgatter SAG1 ist auf der Seite des lokalen IO- Leitungspaares LIO2 des Speicherblockes MK1 (nicht gezeigt) vorgesehen, und ein Feldauswahlgatter SAG2 ist auf der Seite des lokalen IO-Leitungspaares LIO2 des Speicherblockes MK2 vorgesehen. Das Feldauswahlgatter SAG1 wird leitend als Reak­ tion auf ein Feldauswahlsignal ϕA1 gemacht, und das Feldaus­ wahlgatter SAG2 wird als Reaktion auf ein Feldauswahlsignal ϕA2 leitend gemacht. Die Bitleitungspaare BLP der Speicher­ blöcke MK1 und MK2 sind mit einem Leseverstärker SA in der Reihe von Leseverstärkern SAC2 über die Feldauswahlgatter SAG1 bzw. SAG2 verbunden. Ein Leseverstärker wird durch ein Lese­ verstärkeraktivierungssignal SON aktiviert.
Jeder Leseverstärker SA ist mit einer Bitleitungsausgleichs­ schaltung EQB2 zum Anlegen eines Vorladepotentiales VCC/2 an die Bitleitungen BL und /BL versehen, die mit dem Leseverstär­ ker SA verbunden sind. Während einer Datenlesetätigkeit wird die Bitleitungsausgleichsschaltung EQB2 durch ein Bitleitungs­ ausgleichssignal BLEQ während der Zeitdauer aktiviert, bevor der Leseverstärker SA aktiviert wird.
Zusätzlich ist jeder Leseverstärker SA mit einem Spaltenaus­ wahlgatter CSG2 zum Übertragen der Daten, die von dem Leseverstärker SA erfaßt und verstärkt sind, zu dem lokalen IO- Leitungspaar LIO2 versehen. Das lokale IO-Leitungspaar LIO2 ist mit einer lokalen IO-Leitungsausgleichsschaltung EQL2, die durch ein lokales IO-Leitungsausgleichssignals LIOEQ aktiviert wird, zum Anlegen eines Vorladepotentiales VCC an das lokale IO-Leitungspaar LIO2 versehen. Ein Blockauswahlschalter BS, der als Reaktion auf ein Blockauswahlsignal ϕB leitend gemacht wird, ist zwischen dem lokalen IO-Leitungspaar LIO2 und dem globalen IO-Leitungspaar GIO2 vorgesehen. Das globale IO- Leitungspaar GIO2 ist mit einer globalen IO-Leitungsaus­ gleichsschaltung EQG2, das durch ein globales IO-Leitungsaus­ gleichssignal GIOEQ aktiviert wird, zum Anlegen eines Vorlade­ potentiales VCC an das globale IO-Leitungspaar GIO2 versehen.
Nur wird der Betrieb der in Fig. 5 gezeigten Schaltung kurz unten beschrieben. Zuerst nehmen die Ausgleichssignale BLEQ, LIOEQ und GIOEQ den "L"-Pegel an, und das Ausgleichen des Bit­ leitungspaares BLP, des lokalen IO-Leitungspaares LIO und des globalen IO-Leitungspaares GIO wird unterbrochen, und eine Wortleitung wird durch den Zeilendekoder 11a gewählt. Wenn die gewählte Wortleitung in dem Speicherblock MK2 enthalten ist, nimmt ein Feldauswahlsignal ϕA2 den aktiven Pegel an, und ein in dem Speicherblock MK2 enthaltenes Bitleitungspaare BLP wird mit einem Leseverstärker SA in der Reihe von Leseverstärkern SAC2 verbunden. Das Feldauswahlgatter SAG1, das für den Spei­ cherblock MK1 vorgesehen ist, wird nichtleitend gemacht. Der Speicherblock MK1 hält den vorgeladenen Zustand aufrecht.
In dem Speicherblock MK2 wird, nachdem Speicherzellendaten auf jedem Bitleitungspaar BLP erscheinen, ein Leseverstärker SA aktiviert und erfaßt und verstärkt somit die Speicherzellenda­ ten.
Wenn danach das Spaltenauswahlsignal CSL auf den "H"-Pegel oder den aktiven Pegel angehoben wird, wird ein Spaltenaus­ wahlgatter CSG2 leitend gemacht, und die in dem Leseverstärker SA erfaßten und verstärkten Daten werden zu dem lokalen IO- Leitungspaar LIO2 übertragen.
Danach nimmt das Blockauswahlsignal ϕB den "H"-Pegel oder den aktiven Pegel an, und das lokale IO-Leitungspaar LIO2 wird mit dem globalen IO-Leitungspaar GIO2 verbunden. Während einer Da­ tenlesetätigkeit werden die Daten auf dem globalen IO- Leitungspaar GIO2 zu der Außenseite über die lokale Spalten­ schaltung 14a, den Datenbus DB und den Ein­ gangs/Ausgangsanschluß 16 ausgegeben. Während einer Daten­ schreibtätigkeit werden die von außen vorgesehenen Daten über den Eingangs/Ausgangsanschluß 16, den Datenbus DB und die lo­ kale Spaltenschaltung 14a zu einem ausgewählten Bitleitungs­ paar über das globale IO-Leitungspaar GIO2 und das lokale IO- Leitungspaar LIO2 übertragen, wodurch das Datenschreiben in die Speicherzelle MC ausgeführt wird.
Das Blockauswahlsignal ϕB nimmt den aktiven Pegel nur in Bezug auf den Speicherblock MK2 an, zu dem eine ausgewählte Wortlei­ tung WL gehört. Das gleiche ist für die Feldauswahlsignale ϕA1 und ϕA2 wahr. Das Blockauswahlsignal ϕB und die Feldauswahlsi­ gnale ϕA1 und ϕA2 können erzeugt werden, indem eine vorge­ schriebene Zahl von Bit (z. B. 4 Bit) eines Zeilenadreßsignales benutzt werden.
Fig. 6A bis 6G sind Zeitablaufdiagramme, die den Zustand der externen Signale bei dem Betrieb darstellen, bei dem 8 Bit von Daten aufeinanderfolgend in dem oben beschriebenen SDRAM ausgelesenen werden. Die Zahl der Bit von Daten, die aufeinan­ derfolgend ausgelesen oder eingeschrieben werden, wird die Burstlänge genannt, die durch das Modusregister 4 in einem SDRAM geändert werden kann.
Bei dem SDRAN wird ein externes Steuersignal und Adreßsignale A0 bis A12 an der steigenden Flanke des externen Taktsignales CLK eingenommen. Die Adreßsignale A0 bis A12 enthalten ein Zeilenadreßsignal X und ein Spaltenadreßsignal Y, die in Zeit­ unterteilung gemultiplext sind.
An der steigenden Flanke des Taktsignales CLK, wenn ein Signal /RAS auf dem "L"-Pegel oder dem aktiven Pegel ist und Signale /CAS und /WA auf dem "H"-Pegel sind, werden Adreßsignale A0 bis A12 zu der Zeit als ein Zeilenadreßsignal Xa eingenommen.
Als nächstes an der steigenden Flanke des Taktsignales CLK in dem Zyklus 4, wenn das Signal /CAS auf dem "L"-Pegel oder dem aktiven Pegel ist, werden die Adreßsignale A0 bis A12 zu der Zeit als ein Spaltenadreßsignal Yb eingenommen. Die Zeilen- und Spaltenauswahltätigkeiten werden in dem SDRAM gemäß dem Zeilenadreßsignal Xa und dem Spaltenadreßsignal Yb eingenom­ men. Wenn eine vorbestimmte Taktdauer (6 Taktzyklen in Fig. 6) vergangen sind, nachdem das Signal /RAS auf den "L"-Pegel fällt, wird der erste Wert b0 ausgegeben. Danach werden die Daten b1 bis b7 aufeinanderfolgend als Reaktion auf das Fallen des Taktsignales CLK ausgegeben.
Fig. 7A bis 7G sind Zeitablaufdiagramme, die die Zustände der externen Signale bei dem Betrieb darstellen, bei dem 8 Bit von Daten aufeinanderfolgend in den SDRAM geschrieben werden.
Während dieser Schreibtätigkeit wird das Zeilenadreßsignal Xa auf die gleiche Weise wie bei der Datenlesetätigkeit eingenom­ men. Mit andern Worten, an der steigenden Flanke des Taktsi­ gnales CLK in dem Zyklus 1, wenn das Signal /RAS auf dem "L"- Pegel oder dem aktiven Pegel ist und die Signale /CAS und /WE auf dem "H"-Pegel sind, werden die Adreßsignale A0 bis A12 zu dieser Zeit als ein Zeilenadreßsignal Xa eingenommen. An der steigenden Flanke des Taktsignales CLK in dem Zyklus 4, wenn die Signale /CAS und /WE beide auf dem "L"-Pegel oder dem ak­ tiven Pegel sind, wird das Spaltenadreßsignal Yb eingenommen, während zu der gleichen Zeit der Wert b0, der zu dieser Zeit vorgesehen wird, als der erste Schreibwert eingenommen. Die Zeilen- und Spaltenauswahltätigkeiten werden in dem SDRAM ge­ mäß den steigenden Flanken der Signale /RAS und /CAS ausge­ führt. Die Eingangsdaten b1 bis b7 werden aufeinanderfolgend synchron zu dem Taktsignal CLK eingenommen, und somit werden die Eingangsdaten sequentiell in die Speicherzellen geschrie­ ben.
Der Abschnitt, der sich auf eine Datenlese/schreibtätigkeit bezieht, die die vorliegende Erfindung charakterisiert, wird im einzelnen unten beschrieben. Fig. 8 ist ein Blockschalt­ bild, das den Abschnitt zeigt, der einer Speicherfläche MM1a in der in Fig. 2 gezeigten lokalen Spaltenschaltung 14a ent­ spricht. Wie in Fig. 8 gezeigt ist, enthält die lokale Spal­ tenschaltung 14a Selektoren 21a bis 21d, WD-Verstärker 22a bis 22d und Schreibpuffer 23a bis 23d.
Die Selektoren 21a bis 21d verbinden den Datenbus DB2 mit den WD-Verstärkern 22a bis 22d während der Schreibtätigkeit in x4 Konfiguration, und sie verbinden den Datenbus DB0 mit den WD- Verstärkern 22a und 22b und den Datenbus DB2 mit den WD- Verstärkern 22c und 22d während einer Schreibtätigkeit in x8 Konfiguration. Weiterhin verbinden die Selektoren 21a bis 21d die Datenbusse DB0 bis DB3 entsprechend mit den WD-Verstärkern 22a bis 22d während einer Schreibtätigkeit in x16 Konfigurati­ on, und sie verbinden den Datenbus DB2 mit dem WD-Verstärker 22b und 22d und den Datenbus DB6 mit den WD-Verstärkern 22a und 22c während des MBT.
Die WD-Verstärker 22a bis 22d werden entsprechend als Reaktion auf Signale CBS0 bis CBS3 aktiviert, die den "H"-Pegel oder den aktiven Pegel annehmen, und sie verstärken die Daten, die von außen über die Datenbusse DB0 bis DB3 und DB6 vorgesehen werden, und sie legen die verstärkten Daten an die Schreibpuf­ fer 23a bis 23d an. Die Signale CBS0 bis CBS3 werden aus den Spaltenadreßsignalen CA9 und CA11 erzeugt. Die Schreibpuffer 23a bis 23d übertragen entsprechend die durch die WD- Verstärker 22a bis 22d vorgesehenen Daten an die globalen IO- Leitungspaare GIO0 bis GIO3.
Während der Schreibtätigkeit in x4 Konfiguration nimmt eines der Signale CBS0 bis CBS3 (z. B. CSB0) den "H"-Pegel oder akti­ ven Pegel an, und die auf dem Datenbus DB2 von außen vorgesehenen Daten werden zu einem globalen IO-Leitungspaar GIO0 über den Selektor 21a, den WD-Verstärker 22a und den Schreibpuffer 23a übertragen.
Während der Schreibtätigkeit in x8 Konfiguration nimmt eines der Signale CBS0 und CBS1 (z. B. CBS0) und eines der Signale CBS2 und CBS3 (z. B. CBS2) den "H"-Pegel oder den aktiven Pegel an, und die auf dem Datenbus DB0 von außen vorgesehenen Daten werden zu den globalen IO-Leitungspaar GIO0 über den Selektor 21a, den WD-Verstärker 22a und den Schreibpuffer 23a übertra­ gen, während die für den Datenbus DB2 von außen vorgesehenen Daten zu dem globalen IO-Leitungspaar GIO2 über den Selektor 21c, den WD-Verstärker 22c und den Schreibpuffer 23c übertra­ gen werden.
Während der Schreibtätigkeit in x16 Konfiguration nehmen alle Signale CBS0 bis CBS3 den "H"-Pegel oder den aktiven Pegel an, und die auf den Datenbussen DB0 bis DB3 von außen vorgesehenen Daten werden entsprechend zu den globalen IO-Leitungspaaren GIO0 bis GIO3 über die Selektoren 21a bis 21d, die WD- Verstärker 22a bis 22d und die Schreibpuffer 23a bis 23d über­ tragen.
Während der Schreibtätigkeit in dem MBT nehmen alle Signale CBS0 bis CBS3 den "H"-Pegel oder den aktiven Pegel an, und die auf dem Datenbus DB2 von außen vorgesehenen Daten werden zu dem globalen IO-Leitungspaaren GIO1 und GIO3 über die Selekto­ ren 21b und 21d, die WD-Verstärker 22b und 22d und die Schreibpuffer 23b und 23d übertragen, während die auf dem Da­ tenbus DB6 von außen vorgesehenen Daten zu den globalen IO- Leitungspaaren GIO0 und GIO2 über die Selektoren 21a und 21c, die WD-Verstärker 22a und 22c und die Schreibpuffer 23a und 23c übertragen werden.
Zusätzlich enthält die lokale Spaltenschaltung 14a Selektoren 24a bis 24d, Vorverstärker 25a bis 25d, Hauptverriegelungs­ schaltungen 26a bis 26d, Unterverriegelungsschaltungen 27a bis 27d, RD-Puffer 28a bis 28d und MBT-Puffer 29a bis 29d.
Während der Lesetätigkeit in x4 Konfiguration verbinden die Selektoren 24a bis 24d eines der globalen IO-Leitungspaare GIO0 bis GIO3 auf gepulste Weise mit dem Vorverstärker 25c ge­ mäß den Signalen CBS0 bis CBS3. Während der Lesetätigkeit in x8 Konfiguration verbinden die Selektoren 24a bis 24d eines der globalen IO-Leitungspaare GIO0 und GIO1 auf gepulste Weise mit dem Vorverstärker 25a gemäß den Signalen CBS0 und CBS1 und eines der globalen GIO-Leitungspaare GIO2 und GIO3 auf gepul­ ste Weise mit dem Vorverstärker 25c gemäß den Signalen CBS2 und CBS3. Während der Lesetätigkeit in x16 Konfiguration und in dem MBT verbinden die Selektoren 24a bis 24d die globalen IO-Leitungspaare GIO0 bis GIO3 auf gepulste Weise mit den ent­ sprechenden Vorverstärkern 25a bis 25d. Die Signale CBS0 bis CBS3 werden in dem Spaltenvordekoder 13a und dem Spaltendeko­ der 12a erzeugt auf der Grundlage von den 2 Bit, die in dem Spaltenadreßsignal enthalten sind.
Die Vorverstärker 25a bis 25d verstärken entsprechend die Le­ sedatensignale, die von den globalen IO-Leitungspaaren GIO über die Selektoren 24a bis 24d vorgesehen werden. Die Aus­ gangssignale von den Vorverstärkern 25a bis 25d werden an die entsprechenden Hauptverriegelungsschaltungen 26a bis 26d ange­ legt, und die invertierten Ausgangssignale der entsprechenden Vorverstärker 25a bis 25d werden an die entsprechenden RD- Puffer 28a bis 28d bzw. die MBT-Puffer 29a bis 29d angelegt. Die Verriegelungsschaltungen 26a, 27a, 26b, 27b, 26c, 27c, 26d und 27d bilden jeweils einen CL-Verschieber, verzögern die Ausgangssignale von den Vorverstärkern 25a bis 25d um einen Taktzyklus und sehen die verzögerten Ausgangssignale für die RD-Puffer 28a bis 28d und die MBT-Puffer 29a bis 29d vor. Die Hauptverriegelungsschaltung 26c und die Unterverriegelungs­ schaltung 27c sind entsprechend nahe den Vorverstärker 25c und den Puffern 28c und 29c so vorgesehen, daß die Fläche, die von dem Selektor 24c, dem Vorverstärker 25c und der Hauptverriege­ lungsschaltung 26c bedeckt wird, gleich der Fläche gemacht wird, die durch die Unterverriegelungsschaltung 27c und die Puffer 28c und 29c bedeckt wird.
Die RD-Puffer 28a bis 28d werden entsprechend während der Le­ setätigkeit aktiviert, und treiben Datenbusse DB0 bis DB3 auf gepulste Weise gemäß den Ausgangssignalen von den Vorverstär­ kern 25a bis 25d und geben Signale von den Unterverriegelungs­ schaltungen 27a bis 27d aus. Die MBT-Puffer 29a bis 29d sind entsprechend während der Lesetätigkeit in dem MBT aktiviert und treiben die Datenbusse DB6, DB2, DB6 und DB2 auf gepulste Weise gemäß den Ausgangssignalen von den Vorverstärkern 25a bis 25d und den Ausgangssignalen von den Unterverriegelungs­ schaltungen 27a bis 27d.
Während der Lesetätigkeit in x4 Konfiguration wird nur der Se­ lektor 24c unter den Selektoren 24a bis 24d aktiviert, während zu der gleichen Zeit eines der Signale CBS0 bis CBS3 (z. B. CBS0) den "H"-Pegel oder den aktiven Pegel annimmt, und die auf ein globales IO-Leitungspaar (in diesem Fall GIO0) ausge­ lesenen Daten werden auf gepulste Weise für den Datenbus DB2 über den Selektor 24c, den Vorverstärker 25c, die Verriege­ lungsschaltung 26c und 27c und die RD-Puffer 28c vorgesehen.
Während der Lesetätigkeit in x8 Konfiguration werden die bei­ den Selektoren 24a und 24c aus den Selektoren 24a bis 24d ak­ tiviert, und eines der Signale CBS0 und CBS1 (z. B. CBS0) nimmt den "H"-Pegel oder den aktiven Pegel an, wodurch bewirkt wird, daß Daten auf ein globales IO-Leitungspaar (in diesem Fall GIO0) ausgelesen werden, so daß sie auf gepulste Weise für den Datenbus DB0 über den Selektor 24a, den Vorverstärker 25a, die Verriegelungsschaltungen 26a und 27a und die RD-Puffer 28a vorgesehen werden, während zur gleichen Zeit eines der Signale CBS2 und CBS3 (z. B. CBS2) den "H"-Pegel oder den aktiven Pegel annimmt, wodurch bewirkt wird, daß die Daten auf ein globales IO-Leitungspaar (in diesem Fall GIO2) ausgelesen werden, so daß sie auf gepulste Weise für den Datenbus DB2 über den Se­ lektor 24c, den Vorverstärker 25c, die Verriegelungsschaltung 26c und 27c und die RD-Puffer 28c vorgesehen werden.
Während der Lesetätigkeit in x16 Konfiguration werden die vier Selektoren 24a bis 24d alle aktiviert, während zur gleichen Zeit die Signale CBS0 und CBS3 den "H"-Pegel oder den aktiven Pegel annehmen, und die auf die globalen IO-Leitungspaare GIO0 bis GIO3 ausgelesenen Daten werden entsprechend auf gepulste Weise für die Datenbusse DB0 bis DB3 über die Selektoren 24a bis 24d, die Vorverstärker 25a bis 25d, die Verriegelungs­ schaltungen 26a bis 26d und 27a bis 27d und die RD-Puffer 28a bis 28d vorgesehen.
Während der Lesetätigkeit in dem MBT werden die vier Selekto­ ren 24a bis 24d alle aktiviert, während zu der gleichen Zeit die Signale CBS0 und CBS3 den "H"-Pegel oder den aktiven Pegel annehmen, und die auf die globalen IO-Leitungspaare GIO0 bis GIO3 ausgelesenen Daten werden entsprechend auf gepulste Weise für die Datenbusse DB6, DB2, DB6 und DB2 über die Selektoren 24a bis 24d, die Vorverstärker 25a bis 25d, die Verriegelungs­ schaltungen 26a bis 26d und 27a bis 27d und die MBT-Puffer 29a bis 29d vorgesehen.
Der Abschnitt, der sich auf eine Datenlesetätigkeit des SDRAM bezieht, wird weiter unten im einzelnen beschrieben. Der Se­ lektor 24c enthält P-Kanal-MOS-Transistoren 31 bis 38, NAND- Gatter 40 bis 44 und Inverter 45 und 46, wie in Fig. 9 ge­ zeigt ist. Die P-Kanal-MOS-Transistoren 31, 33, 35 und 37 sind entsprechend mit den globalen IO-Leitungen GIOL0 bis GIOL3 und einem Knoten 31 verbunden. Die P-Kanal-MOS-Transistoren 32, 34, 36 und 38 sind entsprechend zwischen globale IO-Leitungen /GIOL0 bis /GIOL3 und einem Knoten 32 geschaltet.
Ein Signal PAEL wird durch den Inverter 45 invertiert. Das NAND-Gatter 44 empfängt ein Ausgangssignal von dem Inverter 45, ein Signal PACM und ein Signal Mx4816. Ein Ausgangssignal des NAND-Gatters 44 wird durch den Inverter 46 invertiert und wird ein Signal ϕ46. Das NAND-Gatter 40 empfängt die Signale ϕ46, CBS0 und Mx4, und ein Ausgangssignal ZPADT0 von dem NAND- Gatter 40 wird an die Gates der P-Kanal-MOS-Transistoren 31 und 32 angelegt. Das NAND-Gatter 41 empfängt Signale ϕ46, CBS1 und Mx4, und ein Ausgangssignal ZPADT1 von dem NAND-Gatter 41 wird an die Gates der P-Kanal-MOS-Transistoren 33 und 34 ange­ legt. Das NAND-Gatter 42 empfängt die Signale ϕ46, CBS2 und ein "H"-Pegel Signal, und ein Ausgangssignal ZPADT2 von dem NAND-Gatter 42 wird an die Gates der P-Kanal-MOS-Transistoren 35 und 36 angelegt. Das NAND-Gatter 43 empfängt die Signale ϕ46, CBS3 und Mx48, und ein Ausgangssignal ZPADT3 von dem NAND-Gatter 43 wird an die Gates der P-Kanal-MOS-Transistoren 37 und 38 angelegt.
Hier nimmt das Wortkonfigurationsauswahlsignal Mx4816 den "H"- Pegel in allen Wortkonfigurationen von x4, x8 und x16 an. Das Signal Mx4 nimmt den "H"-Pegel in x4 Wortkonfiguration an, und das Signal Mx48 nimmt den "H"-Pegel in x4 und x8 Wortkonfigu­ rationen an.
Die anderen Selektoren 24a, 24b und 24d weisen den gleichen Aufbau wie der Selektor 24c auf. In dem Selektor 24a werden jedoch L-Pegelsignale an die NAND-Gatter 42 und 43 anstelle der Signale CBS2 und CBS3 angelegt, und die Signale ZPADT2 und ZPADT3 sind auf dem "H"-Pegel fixiert, dadurch werden die P- Kanal-MOS-Transistoren 35 bis 38 in dem nichtleitenden Zustand fixiert. Weiterhin wird ein Signal Mx816 anstelle des Signales Mx4 an das NAND-Gatter 40 angelegt, und ein Signal Mx8 wird anstelle des Signales Mx4 an das NAND-Gatter 41 angelegt. Das Signal Mx816 nimmt den "H"-Pegel in x8 und x16 Wortkonfigura­ tionen an, und das Signal Mx nimmt den "H"-Pegel in x8 Wort­ konfiguration an.
In dem Selektor 24b werden "L"-Pegel Signale an die NAND- Gatter 40, 42 und 43 anstelle der Signale CBS0, CBS2 und CBS3 angelegt, und die Signale ZPADT0, ZPADT2 und ZPADT3 sind auf dem "H"-Pegel fixiert, wodurch die P-Kanal-MOS-Transistoren 31, 32 und 35 bis 37 in dem nichtleitenden Zustand fixiert sind. Weiter wird ein Signal Mx16 anstelle des Signales Mx4 an das NAND-Gatter 41 angelegt. Das Signal Mx16 nimmt den "H"- Pegel in x16 Wortkonfiguration an.
In dem Selektor 24d werden "L"-Pegel Signale an die NAND- Gatter 40 bis 42 anstelle der Signale CBS0 bis CBS2 angelegt, und die Signale ZPADT0 bis ZPADT2 sind auf dem "H"-Pegel fi­ xiert, wodurch die P-Kanal-MOS-Transistoren 31 bis 36 in dem nichtleitenden Zustand fixiert sind. Weiter wird ein Signal Mx16 anstelle des Signales Mx48 an das NAND-Gatter 43 ange­ legt.
Der Vorverstärker 25c enthält P-Kanal-MOS-Transistoren 51 bis 55, N-Kanal-MOS-Transistoren 56 bis 58, ein NAND-Gatter 59 und Inverter 60 bis 62, wie in Fig. 10 gezeigt ist. Die P-Kanal- MOS-Transistoren 51 und 52 sind in Reihe zwischen den in Fig. 9 gezeigten Knoten N31 und Knoten N32 geschaltet und empfangen ein Signal ZPAEQ an ihren jeweiligem Gate. Die P-Kanal-MOS- Transistoren 51 und 52 bilden eine Ausgleichsschaltung. Wenn das Signal ZPAEQ den "L"-Pegel oder aktiven Pegel annimmt, werden die P-Kanal-MOS-Transistoren 51 und 52 leitend gemacht, wodurch die Knoten N31 und N32 auf dem "H"-Pegel ausgeglichen werden.
Der P-Kanal-MOS-Transistor 53 ist zwischen eine Leitung des Versorgungspotentiales VCC und einen Knoten N53 geschaltet, und die P-Kanal-MOS-Transistoren 54 und 55 sind zwischen den Knoten N53 und die Knoten N31 bzw. N32 geschaltet. Die N- Kanal-MOS-Transistoren 56 und 57 sind zwischen die Knoten N31 bzw. N32 und einen Knoten N38 geschaltet, und der P-Kanal-MOS- Transistor 58 ist zwischen den Knoten N58 und einer Leitung des Massepotentiales geschaltet. Das jeweilige Gate der MOS- Transistoren 53 und 58 empfängt ein Signal ZPAE bzw. PAE. Das jeweilige Gate der MOS-Transistoren 54 und 56 ist jeweils mit dem Knoten N32 verbunden, und das jeweilige Gate der MOS- Transistoren 55 und 57 ist jeweils mit dem Knoten N31 verbun­ den. Die MOS-Transistoren 53 bis 58 bilden einen Differential­ verstärker. Dieser Differentialverstärker wird als Reaktion auf die Signale ZPAE und PAE aktiviert, die den "L"-Pegel bzw. den "H"-Pegel annehmen, wobei entweder der Knoten N31 oder der Knoten N32 mit dem höheren Potential den "H"-Pegel annimmt, während der andere Knoten den "L"-Pegel annimmt. Signale die auf den Knoten N31 und N32 erscheinen, werden Ausgangssignale PDCL1 und /PDCL1 von dem Vorverstärker 25c.
Das NAND-Gatter 59 empfängt die Signale PAEL und Mx4816, und ein Ausgangssignal von dem NAND-Gatter 59 wird das Signal ZPAE. Das Signal ZPAE wird in dem Inverter 60 invertiert und wird das Signal PAE. Die Signale PDCL1 und /PDCL1 werden in den Invertern 61 bzw. 62 invertiert und werden die invertier­ ten Ausgangssignale PDCL2 und /PDCL2 des Vorverstärkers 25c. Die anderen Vorverstärker 25a, 25b und 25d weisen den gleichen Aufbau wie der Vorverstärker 25c auf.
Fig. 11A bis 11H sind Zeitablaufdiagramme, die die Tätig­ keiten des Selektors 24c und des Vorverstärkers 25c darstel­ len, die in Fig. 9 und 10 gezeigt sind. Wenn ein Spalten­ auswahlsignal CSL auf den "H"-Pegel oder den aktiven Pegel steigt, fällt das Signal ZPAEQ auf den "H"-Pegel oder den in­ aktiven Pegel, wodurch die P-Kanal-MOS-Transistoren 51 und 52 in Fig. 10 nichtleitend gemacht werden, somit wird der Aus­ gleich der Knoten N31 und N32 unterbrochen. Zusätzlich steigt ein Vorverstärkeraktivierungshauptsignal PACM auf den "H"- Pegel oder den aktiven Pegel und das Verzögerungssignal des Vorverstärkereraktivierungshauptsignales PACM, d. h. ein loka­ les Vorverstärkeraktivierungssignal PAEL steigt auf den "H"- Pegel oder den aktiven Pegel.
Somit nimmt das Signal ϕ46 in Fig. 9 den "H"-Pegel an und hält ihn von der Zeit an, zu der das Signal PACM auf den "H"- Pegel steigt, bis zu der Zeit, zu der das Signal PAEL auf den "H"-Pegel steigt. Somit nimmt von den Signalen ZPADT0 bis ZPADT3 ein Signal (z. B. ZPADT0), das durch die Signale Mx4, Mx48 und CBS0 bis CBS3 ausgewählt ist, den "L"-Pegel auf eine gepulste Weise an, wodurch die entsprechenden P-Kanal-MOS- Transistoren (in diesem Fall 31 und 32) auf gepulste Weise leitend gemacht werden, so daß die Potentiale der globalen IO- Leitungen GIOL0 und /GIOL0 zu den Knoten N31 und N32 übertra­ gen werden. Danach wird der Ausgleich der globalen IO- Leitungen GIOL0 und /GIOL0 bewirkt.
Wenn zusätzlich das Signal PAEL den "H"-Pegel annimmt, nehmen die Signale ZPAE und PAE den "L"-Pegel bzw. den "H"-Pegel an, wodurch der Differentialverstärker, der durch die MOS- Transistoren 53 bis 58 gebildet ist, aktiviert wird, wodurch verursacht wird, daß entweder der Knoten N31 oder der Knoten N32 mit dem höheren Potential den "H"-Pegel annehmen, während bewirkt wird, daß der andere Knoten den "L"-Pegel annimmt. Die Ausgangssignale PDCL1 und /PDCL1 von dem 27972 00070 552 001000280000000200012000285912786100040 0002010058422 00004 27853 Vorverstärker 25c werden an die Hauptverriegelungsschaltung 26c angelegt, und die invertierten Ausgangssignale PDCL2 und /PDCL2 des Vorver­ stärkers 25c werden an den RD-Puffer 28c und den MBT-Puffer 29c angelegt.
Die Hauptverriegelungsschaltung 26c enthält getaktete Inverter 63 und 64 und Inverter 65 bis 68, wie in Fig. 12 gezeigt ist. Die Signale PDCL1 und /PDCL1 werden an die getakteten Inverter 63 bzw. 64 eingegeben. Die getakteten Inverter 63 und 64 wer­ den beide während der Dauer aktiviert, während der die Signale PAE und ZPAE auf dem "H"-Pegel bzw. dem "L"-Pegel sind. Die Inverter 65 und 66 formen eine Verriegelungsschaltung und ver­ riegeln einen Ausgangspegel des getakteten Inverters 63. Die Inverter 67 und 68 bilden eine Verriegelungsschaltung und ver­ riegeln eines Ausgangspegel des getakteten Inverters 64. Die in den Invertern 65 und 66 und in den Invertern 67 und 68 ver­ riegelten Pegel werden die Ausgangssignale PDCL3 bzw. /PDCL3 von der Hauptverriegelungsschaltung 26c.
Die Unterverriegelungsschaltung 27c enthält getaktete Inverter 69 und 70 und Inverter 71 bis 74, wie in Fig. 12 gezeigt ist. Die Signale PDCL3 und /PDCL3 werden an die getakteten Inverter 69 bzw. 70 eingegeben. Die getakteten Inverter 69 und 70 wer­ den beide während der Dauer aktiviert, während der Signale ZRDRVD und RDRVD auf den "H"-Pegel bzw. dem "L"-Pegel sind. Die Inverter 71 und 72 bilden eine Verriegelungsschaltung und verriegeln einen Ausgangspegel des getakteten Inverters 69. Die Inverter 73 und 74 bilden eines Verriegelungsschaltung und verriegeln einen Ausgangspegel des getakteten Inverters 70.
Die in den Invertern 71 und 72 und den Inverter 73 und 74 ver­ riegelten Pegel werden Ausgangssignale PDD bzw. ZPDD von der Unterverriegelungsschaltung 27c.
Wenn die Signale PAE und ZPAE den "H"-Pegel bzw. "L"-Pegel an­ nehmen, werden die getakteten Inverter 63 und 64 aktiviert, und die Signale PDCL1 und /PDCL1 werden in die Hauptverriege­ lungsschaltung 26c aufgenommen. Wenn die Signale PAE bzw. ZPAE den "L"-Pegel annehmen, werden die getakteten Inverter 63 und 64 deaktiviert, und die Signale PDCL3 und /PDCL3 werden in der Hauptverriegelungsschaltung 26c verriegelt.
Wenn die Signale ZRDRVD und RDRVD entsprechend den "H"-Pegel bzw. den "L"-Pegel annehmen, werden die getakteten Inverter 69 und 70 aktiviert, und die Signale PDCL3 und /PDCL3 werden in die Unterverriegelungsschaltung 27c aufgenommen. Wenn die Si­ gnale ZRDRVD und RDRVD den "L"-Pegel bzw. den "H"-Pegel anneh­ men, werden die getakteten Inverter 69 und 70 deaktiviert, und die Signale PDD und ZPDD werden in der Unterverriegelungs­ schaltung 27c verriegelt.
Die Hauptverriegelungsschaltung 26c und die Unterverriege­ lungsschaltung 27c bilden einen CL-Verschieber, der die Signa­ le PDCL1 und /PDCL1 um einen Taktzyklus verzögert und die ver­ zögerten Signale zu dem RD-Puffer 28c und dem MBT-Puffer 29c überträgt. Die anderen Hauptverriegelungsschaltung 26a, 26b und 26d weisen den gleichen Aufbau wie der Aufbau der Haupt­ verriegelungsschaltung 26c auf, und die anderen Unterverriege­ lungsschaltungen 27a, 27b und 27d weisen den gleichen Aufbau wie der Aufbau der Unterverriegelungsschaltung 27c auf.
Der RD-Puffer 28c weist P-Kanal-MOS-Transistoren 71 bis 80, N- Kanal-MOS-Transistoren 81 bis 88, ein NOR-Gatter 89, NAND- Gatter 90 und 91 und Inverter 92 bis 96 auf, wie in Fig. 13 gezeigt ist. Die jeweilige Source der P-Kanal-MOS-Transistoren 71 und 72 ist mit einer Leitung des Versorgungspotentiales VCC verbunden und ihr jeweiliger Drain ist mit einem Knoten N79 über den P-Kanal-MOS-Transistor 73 verbunden. Das Signal, das auf dem Knoten N79 erscheint, wird ein Signal ZDRV. Die N- Kanal-MOS-Transistoren 82, 85 und 86 sind in Reihe zwischen den Knoten N79 und einer Leitung des Massepotentiales VSS ge­ schaltet, und der N-Kanal-MOS-Transistor 81 ist zwischen den Knoten N79 und einem Drain (Knoten N86) des N-Kanal-MOS- Transistors 86 geschaltet.
Die jeweilige Source der P-Kanal-MOS-Transistors 74 und 75 ist mit der Leitung des Versorgungspotentiales VCC verbunden, und ihr entsprechender Drain ist mit einem Knoten N80 über den P- Kanal-MOS-Transistor 76 verbunden. Das auf dem Knoten N80 er­ scheinende Signal wird ein Signal ZZDRV. Die N-Kanal-MOS- Transistoren 83 und 84 sind zwischen den Knoten N80 und Knoten N85 bzw. N86 geschaltet. Die P-Kanal-MOS-Transistoren 77 und 78 sind zwischen die Leitung des Versorgungspotentiales VCC und die Knoten N79 bzw. N80 geschaltet.
Das Signal PDD wird an das jeweilige Gate der MOS-Transistoren 75 und 84 angelegt, und das Signal ZPDD wird an das jeweilige Gate der MOS-Transistoren 72 und 82 angelegt. Das Signal PDCL2 wird an das jeweilige Gate der MOS-Transistoren 76 und 83 an­ gelegt, und das Signal /PDCL2 wird an das jeweilige Gate der MOS-Transistoren 73 und 81 angelegt. Das Signal RDRVM wird an das jeweilige Gate der MOS-Transistoren 71, 74 und 85 ange­ legt, und ein Signal ZRDCUT wird an das jeweilige Gate der MOS-Transistoren 77, 78 und 86 angelegt.
Die P-Kanal-MOS-Transistoren 79 und 80 sind mit einer entspre­ chenden Leitung des Versorgungspotentiales VCC und mit der Da­ tenbusleitung /DBL2 bzw. DBL2 verbunden und empfangen an ihrem jeweiligen Gate das Signal ZDRV bzw. ZZDRV. Die Datenbuslei­ tungen /DBL2 und DBL2 bilden einen Datenbus DB2. Die N-Kanal- MOS-Transistoren 87 und 88 sind zwischen eine Leitung des Mas­ sepotentiales VSS und der Datenbusleitung /DBL2 bzw. DBL2 ge­ schaltet. Die Signale ZZDRV bzw. ZDRV werden an das jeweilige Gate des MOS-Transistors 87 und 88 über die Inverter 75 und 76 eingegeben.
Das NOR-Gatter 89 empfängt die Signale PDCL2 und /PDCL2. Das NAND-Gatter 90 empfängt die Signale RDRVM, Mx4816 und ZTE. Das Signal ZTE ist ein Signal, das den "L"-Pegel während des MBT annimmt und das den "H"-Pegel während des normalen Betriebes annimmt. Das NAND-Gatter 91 empfängt die Ausgangssignale von dem NOR-Gatter 89 und dem NAND-Gatter 90, und das Ausgangs­ signal von dem NAND-Gatter 91 wird an das jeweilige Gate der P-Kanal-MOS-Transistoren 87 und 88 über die Inverter 92 bis 94 eingegeben. Das Ausgangssignal des Inverters 94 ist das Signal ZRDCUT.
Fig. 14A bis 14H sind Zeitablaufdiagramme, die den Betrieb des in Fig. 13 gezeigten RD-Puffers 28c darstellen. Während jeder Taktzyklusdauer wird ein Spaltenauswahlsignal CSL auf den "H"-Pegel als Reaktion auf die steigende Flanke eines Taktsignales CLK angehoben, und weiter wird das Signal PAE auf den "H"-Pegel angehoben, und ein Ausgangssignal von dem Vor­ verstärker 25c wird in der Hauptverriegelungsschaltung 26c aufgenommen. Wie in Fig. 10 und 11 gezeigt ist, wenn das Signal PAE den "L"-Pegel annimmt, nimmt das Signal ZPAEQ den "L"-Pegel an, und die Knoten 31 und 32 werden ausgeglichen, und somit nehmen die Signale PDCL2 und /PDCL2 beide den "L"- Pegel an. Zusätzlich ist zu dieser Zeit das Signal RDRVM auf dem "L"-Pegel, und das Signal ZRDCUT ist auf dem "H"-Pegel. Daher werden die MOS-Transistoren 71, 73, 74, 76 und 86 lei­ tend gemacht, die MOS-Transistoren 77, 78, 81, 83 und 85 wer­ den nichtleitend gemacht, und die Knoten N79 und N80 sind auf dem "H"-Pegel. Da weiterhin die Knoten N79 und N80 auf dem "H"-Pegel sind, werden die MOS-Transistoren 79, 80, 87 und 88 nichtleitend gemacht, und die Datenbusleitungen DBL2 und /DBL2 werden auf ein Vorladepotential VDB vorgeladen.
Dann steigt das Signal RDRVM auf den "H"-Pegel als Reaktion auf die steigende Flanke des Taktsignales CLK, und die beiden N-Kanal-MOS-Transistoren 85 und 86 werden leitend gemacht. Der Knoten N80 fällt auf den "L"-Pegel über einen N-Kanal-MOS- Transistor (in diesem Fall 84), der an seinem Gate eines der Signale PDD und ZPDD empfängt, das den "H"-Pegel aufweist (z. B. PDD), und der P-Kanal-MOS-Transistor 80 und der N-Kanal- MOS-Transistor 87 werden leitend gemacht. Dann fällt das Si­ gnal ZRDCUT auf den "L"-Pegel nach der Verzögerungszeit (unge­ fähr Ins), die durch die NAND-Gatter 90 und 91 und die Inver­ ter 92 bis 94 verursacht wird, und die P-Kanal-MOS- Transistoren 87 und 88 werden leitend gemacht, während der N- Kanal-MOS-Transistor 86 nichtleitend gemacht wird. Der Knoten N80 wird auf den "H"-Pegel gehoben, und der P-Kanal-MOS- Transistor 80 und der N-Kanal-MOS-Transistor 87 werden nicht­ leitend gemacht. Somit werden die Datenbusleitungen DBL2 und /DBL2 auf gepulste Weise während der Verzögerungszeit getrie­ ben, die durch die NAND-Gatter 90 und 91 und die Inverter 92 bis 94 verursacht wird.
Die anderen RD-Puffer 28a, 28b und 28d weisen den gleichen Aufbau wie der RD-Puffer 28c auf. In dem RD-Puffer 28a wird jedoch ein Signal Mx816 anstelle des Signales Mx4816 an das NAND-Gatter 90 angelegt, und in den RD-Puffern 28b und 28d wird ein Signal Mx16 anstelle des Signales Mx4816 an das NAND- Gatter 90 angelegt.
Die MBT-Puffer 29c enthalten Inverter 100 bis 104, NAND-Gatter 105 bis 108 und P-Kanal-MOS-Transistoren 109 und 110, wie in Fig. 15 gezeigt ist. Das Signal ZTE wird durch den Inverter 100 invertiert. Die Signale PDCL2 und /PDCL2 werden durch den Inverter 101 bzw. 102 invertiert. Das NAND-Gatter 105 empfängt die Signale PDD und RDRVM und ein Ausgangssignal von dem In­ verter 100. Das NAND-Gatter 106 empfängt die Signale ZPDD und RDRVM und ein Ausgangssignal von dem Inverter 100. Das NAND- Gatter 107 empfängt Ausgangssignale von dem Inverter 101 und dem NAND-Gatter 105, und ein Ausgangssignal von dem NAND- Gatter 107 wird in dem Inverter 103 invertiert und wird ein Signal ZMBDRV. Das NAND-Gatter 108 empfängt Ausgangssignale von dem Inverter 102 und dem NAND-Gatter 106, und ein Aus­ gangssignal von dem NAND-Gatter 108 wird in dem Inverter 104 invertiert und wird ein Signal ZZMBDRV. Die P-Kanal-MOS- Transistoren 109 und 110 sind zwischen eine Leitung des Ver­ sorgungspotentiales VCC und den Datenbusleitungen DBL2 bzw. /DBL2 geschaltet und empfangen an ihrem jeweiligen Gate das Signal ZMBDRV bzw. ZZMBDRV.
Fig. 16A bis 16H sind Zeitablaufdiagramme, die den Betrieb des in Fig. 15 gezeigten MBT-Puffers 29c darstellen. Wie in Beziehung auf Fig. 14 beschrieben wurde, wenn das Signal PAE auf den "L"-Pegel fällt, nehmen beide Signale PDCL2 und /PDCL2 den "L"-Pegel an. Zusätzlich wird während des MBT das Signal ZTE auf den "L"-Pegel gesetzt. Wenn das Signal RDRVM auf den "H"-Pegel angehoben wird als Reaktion auf die steigende Flanke des Taktsignales CLK, nimmt ein Signal (in diesem Fall ZMBDRV) entsprechend einem der Signale PDD und ZPDD, das den "H"-Pegel (z. B. PDD) aufweist, den "L"-Pegel an, wodurch der P-Kanal- MOS-Transistor 109 leitend gemacht wird, und die Datenbuslei­ tung DBL2 wird auf den "H"-Pegel angehoben.
Da der P-Kanal-MOS-Transistor 110 nicht leitet, bleibt eine andere Datenbusleitung /DBL2 unverändert auf dem Vorladepoten­ tial VDB. Die anderen MBT-Puffer 29a, 29b und 29d weisen den gleichen Aufbau wie der MBT-Puffer 29c auf.
Fig. 17 ist ein Blockschaltbild, das das Verfahren des Aus­ gleichens eines Datenbusses DB zeigt. Der SDRAM gemäß der vor­ liegenden Ausführungsform weist eine große Kapazität und eine große Chipfläche so auf, daß die Verbindungsleitungslänge des Datenbusses DB lang ist und die Kapazität des Datenbusses DB groß ist. Als Konsequenz wird die Ausgleichsgeschwindigkeit nachteilhafterweise langsam, wenn eine Ausgleichsschaltung, die einen groß bemessenen Transistor verwendet, an einer Stel­ le des Datenbusses DB vorgesehen wird. In Hinblick auf das Layout ist es ebenfalls schwierig, solch eine große Aus­ gleichsschaltung an einer Stelle vorzusehen.
Daher wird bei dem SDRAM, wie in Fig. 17 gezeigt ist, eine Mehrzahl (sechs in Fig. 17) von Ausgleichsschaltungen 111 bis 116, die jeweils einen Transistor einer relativ kleinen Größe verwenden, verteilt in der Richtung, in der sich jeder Daten­ bus DB erstreckt, vorgesehen. Fig. 17 zeigt nur den Abschnitt, der sich auf den Datenbus DB2 bezieht. Das Signal DBEQ wird direkt an die Ausgleichsschaltung 112 bis 115 einge­ geben. Ein logisches Produktsignal DBEQ', das aus dem Signal TE und dem Signal DBEQ in dem UND-Gatter 117 erzeugt wird, wird in die Ausgleichsschaltung 111 eingegeben. Ein logisches Produktsignal DBEQ', das aus dem Signal TE und dem Signal DBEQ in einem UND-Gatter 118 erzeugt wird, wird an die Ausgleichs­ schaltung 116 eingegeben. Das Signal TE ist ein Signal, das den "H"-Pegel während des MBT annimmt und den "L"-Pegel wäh­ rend eines normalen Betriebes annimmt.
Wie in Fig. 18 gezeigt ist, weist die Ausgleichsschaltung 111 einen N-Kanal-MOS-Transistor 121 auf, der zwischen die Daten­ busleitungen DBL2 und /DBL2 zum Empfangen des Signales DBEQ' an seinem Gate geschaltet ist. Während des MBT, wenn das Si­ gnal DBEQ den "H"-Pegel annimmt und das Signal DBEQ' den "H"- Pegel oder den aktiven Pegel annimmt, wird der N-Kanal-MOS- Transistor 121 leitend gemacht, wodurch er die Potentiale auf den Datenbusleitungen DBL2 und /DBL2 ausgleicht. Die Aus­ gleichsschaltungen 113, 114 und 116 weisen den gleichen Aufbau wie die Ausgleichsschaltung 111 auf, mit der Ausnahme, daß das Signal DBEQ anstelle des Signales DBEQ' an die Ausgleichs­ schaltungen 113 und 114 eingegeben wird.
Die Ausgleichsschaltung 112 weist N-Kanal-MOS-Transistoren 122 und 123 und eine Diode 124 auf, wie in Fig. 19 gezeigt ist. Die N-Kanal-MOS-Transistoren 122 und 123 sind in Reihe zwi­ schen den Datenbusleitungen DBL2 und /DBL2 geschaltet und emp­ fangen an ihrem jeweiligen Gate das Signal DBEQ. Die Diode 124 ist zwischen eine Leitung des Massepotentiales VSS und einen Knoten N122 zwischen den N-Kanal-MOS-Transistoren 122 und 123 geschaltet. Die Ausgleichsschaltung 115 weist den gleichen Aufbau auf wie die Ausgleichsschaltung 112.
Wenn das Signal DBEQ den "H"-Pegel annimmt, werden die N- Kanal-MOS-Transistoren 122 und 123 leitend gemacht, und die Potentiale der Datenbusleitungen DBL2 und /DBL2 werden ausgeglichen auf das Vorlagepotentiale VDB, d. h. ein eingebautes Potential (z. B. 0,5 V) der Diode 124.
Daher werden während des normalen Betriebes, bei dem das Si­ gnal TE den "L"-Pegel annimmt, die Ausgleichsschaltungen 112 bis 115 aktiviert, wenn das Signal DBEQ den "H"-Pegel annimmt, dagegen werden während des MBT-Betriebes, bei dem das Signal TE den "H"-Pegel annimmt, die Ausgleichsschaltungen 111 bis 116 aktiviert, wenn das Signal DBEQ den "H"-Pegel annimmt, und daher werden die Potentiale der Datenbusleitungen DBL2 und /DBL2 auf das Vorladepotential VDB ausgeglichen, wie in Fig. 20 gezeigt ist. Nachdem das Signal DBEQ auf den "L"-Pegel fällt und die Ausgleichung unterbrochen wird, werden die Da­ tenbusleitungen DBL2 und /DBL2 durch den RD-Puffer 28c getrie­ ben. Eine der Datenbusleitungen DBL2 und /DBL2 ist auf gepul­ ste Weise mit einer Leitung des Versorgungspotentiales VCC (z. B. 3 V) verbunden und steigt auf den "H"-Pegel (z. B. 1,0 V), während die andere auf gepulste Weise mit einer Leitung des Massepotentiales VSS verbunden ist und auf den "L"-Pegel (0 V) gebracht wird.
Wie in Fig. 21 gezeigt ist, kann die Diode 124 durch einen diodengeschalteten N-Kanal-MOS-Transistor 125 ersetzt werden. In solch einem Fall ist das Vorladepotential VDB gleich dem Schwellenwertpotential des N-Kanal-MOS-Transistors 215.
Fig. 22 ist ein Blockschaltbild, das einen Abschnitt zeigt, der dem Datenbus DB2 in dem in Fig. 1 gezeigten I/O-Puffer 8 entspricht. Wie in Fig. 22 gezeigt ist, weist der I/O-Puffer 8 eine Datenausgangsschaltung 131, eine Datenausgangspuffer­ schaltung 132, eine Dateneingangspufferschaltung 133 und eine Datenverriegelungsschaltung 134 auf.
Während eines Lesebetriebes werden die Datenausgangsschaltung 131 und die Datenausgangspufferschaltung 132 aktiviert. Die Datenausgangsschaltung 131 vergleicht die Potentiale der Da­ tenbusleitungen DBL2 und /DBL2 und sieht ein Lesedatensignal RD und /RD entsprechend dem Resultat des Vergleichers für die Datenausgangspufferschaltung 132 vor. Die Datenausgangspuffer­ schaltung 132 bewirkt, daß der Dateneingangs/ausgangsanschluß 16 den "H"-Pegel (Versorgungspotential VCC) oder den "L"-Pegel (Massepotential VSS) als Reaktion auf die Signale RD und /RD von der Datenausgangsschaltung 131 annimmt.
Während der Schreibtätigkeit werden die Dateneingangsschaltung 133 und die Datenverriegelungsschaltung 134 aktiviert. Die Da­ teneingangspufferschaltung 133 erfaßt den Pegel ("H"-Pegel oder "L"-Pegel) des Datensignales, das über die Datenein­ gangs/ausgangsfläche 116 von außen vorgesehen wird, und sieht Schreibdatensignale WD und /WD entsprechend dem Resultat der Erfassung für die Datenverriegelungsschaltung 134 vor. Die Da­ tenverriegelungsschaltung 134 hält eine der Datenbusleitungen DBL2 und /DBL2 auf dem "H"-Pegel (Versorgungspotential VCC) und die andere auf dem "L"-Pegel (Massepotential VSS) gemäß den Signalen WD und /WD von der Dateneingangspufferschaltung 133.
Zusätzlich weist die Datenausgangsschaltung 131, wie in Fig. 23 gezeigt ist, ein NAND-Gatter 135 auf zum Erfassen, ob 4 Bit der ausgelesenen Daten auf einem Datenbus (DB2 in Fig. 23) während einer Lesetätigkeit in dem MBT passen oder nicht. Da die gleichen Daten in jede der vier Speicherzellen MC von ei­ nem Datenbus DB2 während der Schreibtätigkeit in dem MBT ge­ schrieben werden, sind die vier Speicherzellen MC normal, wenn die gleichen Daten aus den vier Speicherzellen ausgelesen wer­ den. Wenn jedoch verschiedene Daten von mindestens einer der vier Speicherzellen ausgelesen werden, ist mindestens eine der vier Speicherzellen MC fehlerhaft. Somit kann die Normalheit der vier Speicherzellen bestimmt werden, in dem erfaßt wird, ob die 4 Bit von Daten, die aus den vier Speicherzellen MC ausgelesen werden, zueinander passen oder nicht.
Die P-Kanal-MOS-Transistoren 109a bis 109d und 110a bis 110d in Fig. 23 entsprechen den P-Kanal-MOS-Transistoren 109 und 110 des in Fig. 15 gezeigten MBT-Puffers 29c. Die P-Kanal- MOS-Transistoren 109a und 110a sind in dem MBT-Puffer 29b von Fig. 8 enthalten, und die P-Kanal-MOS-Transistoren 109b und 110b sind in dem MBT-Puffer 29d enthalten. Die P-Kanal-MOS- Transistoren 109c und 110c sind in dem MBT-Puffer 29b enthal­ ten, der der Speicherfläche MM1b entspricht, die in Fig. 2 gezeigt ist, und die P-Kanal-MOS-Transistoren 109d und 110d sind in dem MBT-Puffer 29d enthalten, der der Speicherfläche MM1b entspricht. Ein NAND-Gatter 135 empfängt die Signale, die auf den Datenbusleitungen DBL2 und /DBL erscheinen und gibt ein Signal RDT aus.
Wenn die Lesedaten von den vier Speicherzellen MC zueinander passen, werden von den P-Kanal-MOS-Transistoren 109a bis 109d und 110a bis 110d nur die P-Kanal-MOS-Transistoren 109a bis 109d leitend gemacht, was bewirkt, daß nur die Datenbusleitung DBL2 der Datenbusleitungen DBL2 und /DBL2 den "H"-Pegel an­ nimmt, oder nur die P-Kanal-MOS-Transistoren 110a bis 110d werden leitend gemacht, wodurch bewirkt wird, daß nur die Da­ tenbusleitung DBL2 der Datenbusleitungen DBL2 und /DBL2 den "H"-Pegel annimmt, so daß das Signal RDT den "H"-Pegel an­ nimmt.
Wenn die Lesedaten von den vier Speicherzellen MC nicht zuein­ ander passen, wird mindestens ein P-Kanal-MOS-Transistor (z. B. 109a) der P-Kanal-MOS-Transistoren 109a bis 109d und der ver­ bleibenden P-Kanal-MOS-Transistoren (in diesem Fall 110b bis 110d) der P-Kanal-MOS-Transistoren 110a bis 110d leitend ge­ macht, was bewirkt, daß beide Datenbusleitungen DBL2 und /DBL2 den "H"-Pegel annehmen, so daß das Signal RDT den "L"-Pegel annimmt.
Die Datenausgangsschaltung 131 legt die Lesedatensignale RD und /RD entsprechend dem Signal RDT an die Datenausgangspuf­ ferschaltung 132 an, und die Datenausgangspufferschaltung 132 gibt ein Signal des Pegels aus, der den Signalen RD und /RD entspricht, an die Dateneingangs/ausgangsanschlußfläche 16. Somit kann die Normalheit der vier Speicherzellen MC bestimmt werden durch Erfassen des Pegels der Datenein­ gangs/ausgangsanschlußfläche 16.
Gemäß der vorliegenden Erfindung sind die Selektoren 24a bis 24d zwischen den globalen IO-Leitungspaaren GIO1 bis GIO3 und den Vorverstärkern 25a bis 25d so vorgesehen, daß die Verbin­ dungen und das Layout vereinfacht werden können und die Lay­ outfläche im Vergleich mit dem eingangs beschriebenen Beispiel verringert werden kann, bei dem die Selektoren 156a bis 156d zwischen den CL-Verschiebern 155a bis 155d und den RD-Puffern 157a bis 157b vorgesehen sind.
Da weiter die globalen IO-Leitungspaare GIO0 bis GIO3 und das Eingangs/Ausgangsknotenpaar N31 und N32 der Vorverstärker 25a bis 25d auf gepulste Weise durch die Selektoren 24a bis 24d verbunden sind, kann das Ausgleichen der globalen IO- Leitungspaare GIO0 bis GIO3 und das Ausgleichen des Ein­ gangs/Ausgangsknotenpaares N31 und N32 der Vorverstärker 25a bis 25d getrennt bewirkt werden. Somit kann eine längere Aus­ gleichsdauer für die globalen IO-Leitungspaare GIO0 bis GIO3 mit einer größeren Kapazität reserviert werden, so daß der Lesebetrieb stabilisiert werden kann.
Weiter sehen die RD-Puffer 28a bis 28d ein Versorgungspotenti­ al VCC oder ein Massepotential VSS auf gepulste Weise für jede Datenbusleitung DBL und /DBL vor, und sie bringen jede der Da­ tenbusleitungen DBL und /DBL auf 1 V oder 0 V. Folglich kann der verbrauchte Strom im Vergleich mit dem eingangs beschriebenen Beispiel klein gehalten werden, bei dem jede Datenbusleitung DBL und /DBL auf das Versorgungspotential VCC (z. B. 3 V) oder ein Massepotential VSS (0 V) gebracht wird.
Zusätzlich ist das Signal RDRVM verzögert und invertiert durch die NAND-Gatter 90 und 91 und die Inverter 92 bis 94 zum Er­ zeugen des Signales ZRDCUT, und das Versorgungspotential VCC oder das Massepotential VSS wird für jede der Datenbusleitun­ gen DBL und /DBL vorgesehen, während die beiden Signale RDRVM und ZRDCUT auf dem "H"-Pegel sind. Somit vergrößert das Absen­ ken des Versorgungspotentiales VCC die Verzögerungszeit der NAND-Gatter 90 und 91 und der Inverter 92 und 94 so, daß die Potentialamplituden der Busleitungen DBL und /DBL daran gehin­ dert werden, kleiner zu werden, wenn das Versorgungspotential VCC abgesenkt wird.
Da weiter ein SDRAM mit einem Tester in einem Testmodus ver­ bunden ist und sein Stromverbrauch und seine Betriebsgeschwin­ digkeit nicht von Wichtigkeit sind, wird die Testtätigkeit durch die MBT-Puffer 29a bis 29d stabilisiert, die ein Versor­ gungspotential VCC oder ein Massepotential VSS an die Daten­ busleitungen DBL und /DBL anlegen.
Weiterhin ist eine Mehrzahl von Ausgleichsschaltungen 111 bis 116 verteilt in der Richtung vorgesehen, in der sich ein Da­ tenbus DB erstreckt, so daß der Datenbus DB mit hoher Ge­ schwindigkeit ausgeglichen werden kann.
Zusätzlich verbinden die Ausgleichsschaltungen 112 bis 115 während einer Ausgleichsdauer die Datenbusleitungen DBL und /DBL mit der Anode der Diode 124 und bringen jede der Daten­ busleitungen DBL und /DBL auf ein eingebautes Potential der Diode 124 so, daß eine Vorladungsleistungsquelle nicht benö­ tigt wird.
Obwohl weiterhin die Potentialamplituden der Datenbusleitungen DBL und /DBL während des MBT größer als während des normalen Betriebes sind, können die Ausgleichszeiten für den MBT und für den normalen Betrieb die gleichen gemacht werden durch Ak­ tivieren der Ausgleichsschaltungen 112 bis 115 während des normalen Betriebes und Aktivieren der Ausgleichsschaltungen 111 bis 116 während des MBT.

Claims (16)

1. Halbleiterspeichereinrichtung, die mit einem Speicher­ feld (MA1-MA16) mit einer Mehrzahl von Speicherzellen (MC) versehen ist, mit:
einem Datenübertragungsleitungspaar (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3), die mit einer Potentialdifferenz entsprechend zu Daten versehen ist, die aus einer ausgewählten Speicherzel­ le (MC) der Mehrzahl von Speicherzellen (MC) ausgelesen sind;
einem Vorverstärker (25a-25d) zum Verstärken einer Potential­ differenz, die an einem Eingangs/Ausgangsknotenpaar (N31, N32) vorgesehen ist;
einem Schaltelementpaar (31, 32; . . .; 37, 38), das zwischen dem Datenübertragungsleitungspaar (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) und dem Eingangs/Ausgangsknotenpaar (N31, N32) des Vorverstärkers (25a-25d) geschaltet ist und auf gepulste Weise während einer vorgeschriebenen Zeit leitend gemacht wird zum Vorsehen einer Potentialdifferenz, die zwischen dem Datenüber­ tragungsleitungspaar (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) er­ zeugt ist, für das Eingangs/Ausgangsknotenpaar (N31, N32) des Vorverstärkers (25a-25d); und
einer Übertragungsschaltung (28a-28d) zum Übertragen eines Ausgangssignales der Vorverstärker (25a-25d) zu der Außensei­ te.
2. Halbleiterspeichereinrichtung nach Anspruch 1, mit:
einer ersten Ausgleichsschaltung (EQG2) zum Ausgleichen von Potentialen des Datenübertragungsleitungspaares (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) auf ein vorbeschriebenes Vorlade­ potential VCC während einer ersten Ausgleichsdauer, nachdem das Schaltelementpaar (31, 32; . . .; 37, 38) auf gepulste Weise leitend gemacht und ausgeschaltet ist; und
einer zweiten Ausgleichsschaltung (51, 52) zum Ausgleichen von Potentialen des Eingangs/Ausgangsknotenpaares (N31, N32) des Vorverstärkers (25a-25d) auf ein Vorladepotential (VCC) wäh­ rend einer zweiten Ausgleichsdauer, bevor das Schaltelement­ paar (31, 32; . . .; 37, 38) auf gepulste Weise leitend gemacht ist.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2,
bei der das Datenübertragungsleitungspaar (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) und das Schaltelementpaar (31, 32; . . .; 37, 38) in einer Mehrzahl vorgesehen sind;
wobei die Halbleiterspeichereinrichtung weiter aufweist eine Auswahlschaltung (44-46) zum Auswählen einer Mehrzahl der Da­ tenübertragungsleitungspaaren (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) gemäß einem Adreßsignal und zum Leitendmachen auf ge­ pulste Weise eines Schaltelementpaares (31, 32; . . .; 37, 38) entsprechend der ausgewählten Datenübertragungsleitung (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) während der vorbestimmten Zeitdau­ er.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, mit:
einer ersten Ausgleichsschaltung (EQG2) zum Ausgleichen von Potentialen eines jeden der Datenübertragungsleitungspaare (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) auf ein vorgeschriebenes Vorladepotential (VCC) während einer ersten Ausgleichsdauer, nachdem das Datenübertragungsleitungspaar (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) und das Eingangs/Ausgangsknotenpaar (N31, N32) des Vorverstärkers (25a-25d) auf gepulste Weise verbunden und voneinander getrennt sind; und
einer zweiten Ausgleichsschaltung (51, 52) zum Ausgleichen von Potentialen des Eingangs/Ausgangsknotenpaares (N31, N32) des Vorverstärkers (25a-25d) auf ein Ausgleichspotential (VCC) während einer zweiten Ausgleichsdauer, bevor das Datenübertra­ gungsleitungspaar (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) und das Eingangs/Ausgangsknotenpaar (N31, N32) des Vorverstärkers (25a-25d) auf gepulste Weise verbunden sind.
5. Halbleiterspeichereinrichtung, die mit einer Mehrzahl von Speicherzellen (MC) versehen ist, und die einen ersten Le­ semodus zum gleichzeitigen Ausgeben von Datensignalen von N Bit (wobei N eine ganze Zahl nicht kleiner als 2 ist) und ei­ nen zweiten Lesemodus zum gleichzeitigen Ausgeben von Datensignalen von M Bit (wobei M eine ganze Zahl kleiner als N ist) aufweist, mit:
N Datenübertragungsleitungspaaren (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3), von denen jedes eine Potentialdifferenz entsprechend der aus einer ausgewählten Speicherzelle (MC) der Mehrzahl von Speicherzellen (MC) ausgelesenen Daten vorsieht;
N Vorverstärkern (25a-25d), von denen jeder zum Verstärken ei­ ner Potentialdifferenz dient, die an seinem Ein­ gangs/Ausgangsknotenpaar N31, N32 vorgesehen ist;
einem Selektor (24a-24d) zum entsprechenden Verbinden der N Datenübertragungsleitungspaare (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) mit den Eingangs/Ausgangsknotenpaaren (N31, N32) der N Vorverstärker (25a-25d) während des ersten Lesemodus und zum Auswählen von M Datenübertragungsleitungspaaren (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) aus den N Datenübertragungslei­ tungspaaren (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) gemäß einem Adreßsignal und zum Verbinden der anderen Enden der ausgewähl­ ten M Datenübertragungsleitungspaaren (GIOL0, /GIOL0; . . .; GIOL3, /GIOL3) entsprechend mit den Ein­ gangs/Ausgangsknotenpaaren (N31, N32) der vorausgewählten M Vorverstärker (25a-25d) in dem zweiten Lesemodus; und
Übertragungsschaltungen (28a-28d), die entsprechend den ent­ sprechenden Vorverstärkern (25a-25d) zum Übertragen der Aus­ gangsdatensignale der entsprechenden Vorverstärker vorgesehen sind.
6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5,
weiter mit einem Testmodus zum Testen einer jeden Speicherzel­ le (MC) auf Normalität, wobei der Selektor (24a-24d) entspre­ chend die anderen Enden der N Datenübertragungsleitungspaare (GIOl0, /GIOL0; . . .; GIOL3, /GIOL3) mit den ein­ gangs/Ausgangsknotenpaaren (N31, N32) der N Vorverstärker (25a-25d) in dem Testmodus verbindet, wobei die Halbleiter­ speichereinrichtung weiter aufweist:
eine Bestimmungsschaltung (135) zum Bestimmen, ob Ausgangsda­ tensignale einer vorbestimmten Zahl der N Vorverstärker (25a- 25d) in der Logik passen und zum Ausgeben eines Signales, das die Normalität der ausgewählten Speicherzellen (MC) der vorbe­ stimmten Zahl anzeigt, wenn das Passen auftritt, und Ausgeben eines Signales, das anzeigt, daß mindestens eine Speicherzelle (MC) der ausgewählten Speicherzellen (MC) fehlerhaft ist, wenn ein Passen nicht auftritt.
7. Halbleiterspeichereinrichtung, die mit einem Speicher­ feld (MA1-MA16) versehen ist, das eine Mehrzahl von Speicher­ zellen (MC) und ein Datenübertragungsleitungspaare (DB) ent­ hält, mit:
einer Leseschaltung (11a-11d, 12a-12d, 13a-13d) zum Auswählen von einer der Mehrzahl von Speicherzellen (MC) gemäß einem Adreßsignal zum Lesen von Daten aus der ausgewählten Speicher­ zelle (MC);
einer ersten Treiberschaltung (28a-28d) zum Vorsehen auf ge­ pulste Weise während einer vorgeschriebenen Zeitdauer eines ersten Potentiales (VCC) bzw. eines zweiten Potentiales (VSS) an einer ersten Datenübertragungsleitung (DBL) und an einer zweiten Datenübertragungsleitung (/DBL), die in dem Datenüber­ tragungsleitungspaar (DB) enthalten sind, zum Bringen der er­ sten und der zweien Datenübertragungsleitung (DBL, /DBL) ent­ sprechend auf ein drittes Potential bzw. ein viertes Potential zwischen dem ersten und dem zweiten Potential (VCC, VSS), wenn die von der Leseschaltung (11a-11d, 12a-12d, 13a-13d) gelese­ nen Daten einer ersten Logik entsprechen, und zum Vorsehen auf gepulste Weise während der vorgeschriebenen Zeitdauer des zweiten und des ersten Potentiales (VSS, VCC) entsprechend der ersten Datenübertragungsleitung (DBL) und der zweiten Daten­ übertragungsleitung (/DBL) zum Bringen der ersten und der zweiten Datenübertragungsleitung (DBL, /DBL) entsprechend auf das vierte und dritte Potential, wenn die von der Leseschal­ tung (11a-11d, 12a-12d, 13a-13d) gelesenen Daten einer zweiten Logik entsprechen; und
einer Ausgangsschaltung (131) zum Vergleichen der Potentiale der ersten und der zweiten Datenübertragungsleitung (DBL, /DBL) und Ausgeben eines Datensignales eines Pegels entspre­ chend dem Resultat des Vergleiches nach außen.
8. Halbleiterspeichereinrichtung nach Anspruch 7, bei der die erste Treiberschaltung (28a-28c) eine Verzögerungsschal­ tung (89-94) mit einer Mehrzahl von Invertern (92-94) auf­ weist, die in Reihe geschaltet sind und von denen jeder durch eine Versorgungsspannung (VCC) getrieben wird, und wobei die vorgeschriebene Zeitdauer eine Zeitdauer ist, die benötigt wird von einem Zeitpunkt, an dem ein mit einer Lese­ tätigkeit der Leseschaltung (11a-11d, 12a-12d, 13a-13d) syn­ chronisiertes Signal an die Verzögerungsschaltung eingegeben wird, bis zu einem Zeitpunkt, an dem das Signal von der Verzö­ gerungsschaltung (89-94) ausgegeben wird.
9. Halbleiterspeichereinrichtung nach Anspruch 7 oder 8, mit einer Ausgleichsschaltung (112, 115) zum Ausgleichen von Potentialen auf der ersten und der zweiten Datenübertragungs­ leitung (DBL, /DBL) auf ein vorgeschriebenes Vorladungspoten­ tial (VDB) zwischen dem ersten und dem zweiten potential (VCC, VSS) während einer Ausgleichsdauer, bevor das erste und das zweite Potential (VCC, VSS) für die erste und die zweite Da­ tenübertragungsleitung (DBL, /DBL) vorgesehen werden.
10. Halbleiterspeichereinrichtung nach Anspruch 9, bei der die Ausgleichsschaltung aufweist
ein Diodenelement (124) und
eine Verbindungsschaltung (122, 123) zum Verbinden des Diodenelementes (124) zwischen der ersten und der zweiten Da­ tenübertragungsleitung (DBL, /DBL), wobei eine Leitung das zweite Potential (VSS) während der Ausgleichsdauer aufweist.
11. Halbleiterspeichereinrichtung nach Anspruch 9 oder 10, bei dem die Ausgleichsschaltung (112, 115) in einer Mehrzahl vorhanden ist und eine Mehrzahl der Ausgleichsschaltungen (112, 115) verteilt in einer Richtung vorgesehen ist, in der sich die erste und die zweite Datenübertragungsleitung (DBL, /DBL) erstrecken.
12. Halbleiterspeichereinrichtung nach einem der Ansprüche 9 bis 11, mit einer Unterausgleichsschaltung (111, 113, 114, 116) zum Verbinden der ersten Datenübertragungsleitung (DBL) und der zweiten Datenübertragungsleitung (/DBL) während der Ausgleichsdauer.
13. Halbleiterspeichereinrichtung nach Anspruch 12, bei der die Unterausgleichsschaltung (111, 113, 114, 116) in einer Mehrzahl vorhanden ist und eine Mehrzahl der Unterausgleichsschaltungen (111, 113, 114, 116) verteilt in einer Richtung vorgesehen ist, in der sich die erste und die zweite Datenübertragungsleitung (DBL, /DBL) erstrecken.
14. Halbleiterspeichereinrichtung nach Anspruch 13, weiter mit einem Testmodus zum Testen einer jeden Speicherzel­ le (MC) auf Normalität und einer Steuerschaltung (117, 118) zum Aktivieren alle der Mehr­ zahl von Unterausgleichsschaltungen (111, 113, 114, 116) in dem Testmodus und zum Aktivieren nur der vorausgewählten Un­ terausgleichsschaltung (113, 114) aus der Mehrzahl von Unter­ ausgleichsschaltungen (111, 113, 114, 116) während eines nor­ malen Betriebes.
15. Halbleiterspeichereinrichtung nach einem der Ansprüche 7 bis 13 mit einem Testmodus zum Testen einer jeden Speicherzel­ le (MC) auf Normalität und
einer zweiten Treiberschaltung (29a-29d), die in dem Testmodus aktiviert wird, zum Bewirken, daß die erste Datenübertragungs­ leitung (DBL) das erste Potential (VCC) annimmt, wenn die von der Leseschaltung (11a-11d, 12a-12d, 13a-13d) ausgelesenen Da­ ten einer ersten Logik entsprechen, und zum Bewirken, daß die zweite Datenübertragungsleitung (/DBL) das erste Potential (VCC) annimmt, wenn die Daten einer zweiten Logik entsprechen; und
einer Bestimmungsschaltung (135) zum Bestimmen der Normalität einer ausgewählten Speicherzelle (MC) auf der Grundlage von Potentialen der ersten und der zweiten Datenübertragungslei­ tung (DBL, /DBL),
worin die erste Treiberschaltung (28a-28d) inaktiv in dem Testmodus gemacht werden.
16. Halbleiterspeichereinrichtung nach Anspruch 9,
bei der die Halbleiterspeichereinrichtung einen normalen Be­ triebsmodus und einen Testmodus aufweist;
weiter mit einer Unterausgleichsschaltung (111, 113, 114, 116) zum Verbinden der ersten und zweiten Datenübertragungsleitung (DBL, /DBL) miteinander während einer Ausgleichsdauer im Test­ modus und Trennen der ersten und zweiten Datenübertragungslei­ tung voneinander im normalen Betriebsmodus.
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