JPH01178199A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH01178199A JPH01178199A JP63001658A JP165888A JPH01178199A JP H01178199 A JPH01178199 A JP H01178199A JP 63001658 A JP63001658 A JP 63001658A JP 165888 A JP165888 A JP 165888A JP H01178199 A JPH01178199 A JP H01178199A
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- memory cells
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- 230000003068 static effect Effects 0.000 title claims description 18
- 239000011159 matrix material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はデータの書込み、読出しが可能なランダムア
クセス方式のスタティック型半導体記憶装置に係り、特
に集積回路化する際のチップサイズの縮小を図ることが
できる半導体記憶装置に関する。
クセス方式のスタティック型半導体記憶装置に係り、特
に集積回路化する際のチップサイズの縮小を図ることが
できる半導体記憶装置に関する。
（従来の技術）
データの書込み、読出しを行なうランダムアクセス方式
のスタティック型半導体記憶装置（以下、ＳＲＡＭと称
する）におけるメモリセルアレイは、従来、第８図の回
路図に示すように構成されている。図中、ＭＣはそれぞ
れスタティック型メモリセルであり、メモリセルアレイ
内には複数のメモリセルが行列状に配置されている。そ
して、同一行に配置されたメモリセルは１木のワード線
ＷＬに共通に接続されており、同一列に配置されたメモ
リセルは１対のビット線ＢＬ、ＢＬに共通に接続されて
いる。
のスタティック型半導体記憶装置（以下、ＳＲＡＭと称
する）におけるメモリセルアレイは、従来、第８図の回
路図に示すように構成されている。図中、ＭＣはそれぞ
れスタティック型メモリセルであり、メモリセルアレイ
内には複数のメモリセルが行列状に配置されている。そ
して、同一行に配置されたメモリセルは１木のワード線
ＷＬに共通に接続されており、同一列に配置されたメモ
リセルは１対のビット線ＢＬ、ＢＬに共通に接続されて
いる。
このような構成のメモリセルアレイでは、図示しないロ
ウデコーダからのデコード出力で１本のワード線ＷＬが
駆動されることにより１行分のメモリセルＭＣが同時に
選択され、かつ図示しないカラムデコーダからのデコー
ド出力で１対のビット線ＢＬ、ＢＬが選択され、この選
択された１対のビット線と駆動されたワード線とが交差
する位置のメモリセルに対してデータの書き込み、もし
くはメモリセルからデータの読み出しが行われる。
ウデコーダからのデコード出力で１本のワード線ＷＬが
駆動されることにより１行分のメモリセルＭＣが同時に
選択され、かつ図示しないカラムデコーダからのデコー
ド出力で１対のビット線ＢＬ、ＢＬが選択され、この選
択された１対のビット線と駆動されたワード線とが交差
する位置のメモリセルに対してデータの書き込み、もし
くはメモリセルからデータの読み出しが行われる。
上記のようなメモリセルアレイでは、Ｍ行でかつ各行に
メモリセルをＮ個配置する場合に、ビット線はＮ対、す
なわち２ＸＮ本を設ける必要があり、ワード線はＭ本を
設ける必要がある。
メモリセルをＮ個配置する場合に、ビット線はＮ対、す
なわち２ＸＮ本を設ける必要があり、ワード線はＭ本を
設ける必要がある。
ところで、集積回路化されたＳＲＡＭではメモリセルア
レイ内に１０００個以上のメモリセルが設けられており
、ＬＳＩ全体のチップサイズはメモリセルアレイの面積
に大きく影響される。従って、メモリセルアレイの占有
面積を小さくすることはＬＳＩの開発にとって大きな課
題となっているが、メモリセルを構成する素子、例えば
トランジスタこのように従来のスタティック型半導体記
憶装置では集積回路化する際のチップサイズの縮小化が
容易に図れないという問題がある。 。
レイ内に１０００個以上のメモリセルが設けられており
、ＬＳＩ全体のチップサイズはメモリセルアレイの面積
に大きく影響される。従って、メモリセルアレイの占有
面積を小さくすることはＬＳＩの開発にとって大きな課
題となっているが、メモリセルを構成する素子、例えば
トランジスタこのように従来のスタティック型半導体記
憶装置では集積回路化する際のチップサイズの縮小化が
容易に図れないという問題がある。 。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、従来に比べてチップサイズの縮小化
を図ることができるスタティック型半導体記憶装置を提
供することにある。
あり、その目的は、従来に比べてチップサイズの縮小化
を図ることができるスタティック型半導体記憶装置を提
供することにある。
この発明のスタティック型半導体記憶装置は、行方向で
隣接した各２個のメモリセルで隣合う１対のビット線を
共通にしたことを特徴とする。
隣接した各２個のメモリセルで隣合う１対のビット線を
共通にしたことを特徴とする。
（作用）
この発明のスタティック型半導体記憶装置では、隣合う
各２個のメモリセル毎にビット線を共通に使用すること
によりビット線の配線本数を削減している。
各２個のメモリセル毎にビット線を共通に使用すること
によりビット線の配線本数を削減している。
また、２個のメモリセル毎にビット線を共通に使用する
ようにしているので、行方向で隣接した各２個のメモリ
セルでは互いに異なる選択線の信号に基づいてデータの
読出し、書込み制御を行なう。
ようにしているので、行方向で隣接した各２個のメモリ
セルでは互いに異なる選択線の信号に基づいてデータの
読出し、書込み制御を行なう。
（実施例）
以下、図面を参照してこの発明の半導体記憶装置を実施
例により説明する。
例により説明する。
第１図はこの発明に係るスタティック型半導体記憶装置
（ＳＲＡＭ）の一実施例によるメモリセルアレイの構成
を示す回路図である。図中、ＭＣはそれぞれスタティッ
ク型メモリセルであり、メモリセルアレイ内には複数の
メモリセルが行列状に配置されている。そして、同一行
に配置されたメモリセルは行方向で１個おきにそれぞれ
異なるワード線ＷＬＩ （ｉ−０，１，・・・）通に
接続されている。例えば、図中、最も下に位置する０行
目ではメモリセルＭＣ００１ＭＣＯ２・・・がワード線
ＷＬＯに共通に接続されており、メモリセルＭ Ｃ［１
１，・・・がワード線ＷＬＩに共通に接続されている。
（ＳＲＡＭ）の一実施例によるメモリセルアレイの構成
を示す回路図である。図中、ＭＣはそれぞれスタティッ
ク型メモリセルであり、メモリセルアレイ内には複数の
メモリセルが行列状に配置されている。そして、同一行
に配置されたメモリセルは行方向で１個おきにそれぞれ
異なるワード線ＷＬＩ （ｉ−０，１，・・・）通に
接続されている。例えば、図中、最も下に位置する０行
目ではメモリセルＭＣ００１ＭＣＯ２・・・がワード線
ＷＬＯに共通に接続されており、メモリセルＭ Ｃ［１
１，・・・がワード線ＷＬＩに共通に接続されている。
また、同一列に配置されたメモリセルは前記１対のビッ
ト線ＢＬ、ＢＬに共通に接続されるものであるが、行方
向で隣接した各２個のメモリセルでは隣合うビット線Ｂ
ＬとＢＬが共通化されている。従って、図中、最も左に
位置する０列目の各メモリセルはビット線ＢＬＯとＢＬ
Ｉとに共通接続されており、１列目の各メモリセルはビ
ット線ＢＬＩとＢＬ２とに共通接続され、一方のビット
線ＢＬＩが０列目の各メモリセルと共通化されている。
ト線ＢＬ、ＢＬに共通に接続されるものであるが、行方
向で隣接した各２個のメモリセルでは隣合うビット線Ｂ
ＬとＢＬが共通化されている。従って、図中、最も左に
位置する０列目の各メモリセルはビット線ＢＬＯとＢＬ
Ｉとに共通接続されており、１列目の各メモリセルはビ
ット線ＢＬＩとＢＬ２とに共通接続され、一方のビット
線ＢＬＩが０列目の各メモリセルと共通化されている。
同様に、２列目の各メモリセルはビット線ＢＬ２とＢＬ
３とに共通接続され、一方のビット線ＢＬ２が１列目の
各メモリセルと共通化されている。
３とに共通接続され、一方のビット線ＢＬ２が１列目の
各メモリセルと共通化されている。
第２図は上記第１図のメモリセルアレイを構成する各ス
タティック型メモリセルＭＣの具体的な構成を示す回路
図である。このメモリセルは通常、良く使用される形式
のものであり、ＣＭＯ５型もしくは高抵抗を負荷に使用
したＥ／Ｒ型の２個のインバータ■１、Ｉ２の入出力端
子間を交差接続して構成されるフリップフロップ１３と
、このフリップフロップ１３内の相補データを記憶する
ノード１４、１５の一方のノード１４とビット線ＢＬｊ
との間に挿入され、対応するワード線ＷＬの信号でスイ
ッチ制御されるＮチャネルＭＯＳトランジスタ１６と、
他方のノード１５とビット線ＢＬｊ ＋１との間に挿入
され、対応するワード線ＷＬの信号でスイ・ソチ制御さ
れるＮチャネルＭＯＳトランジスタ１７とから構成され
ている。
タティック型メモリセルＭＣの具体的な構成を示す回路
図である。このメモリセルは通常、良く使用される形式
のものであり、ＣＭＯ５型もしくは高抵抗を負荷に使用
したＥ／Ｒ型の２個のインバータ■１、Ｉ２の入出力端
子間を交差接続して構成されるフリップフロップ１３と
、このフリップフロップ１３内の相補データを記憶する
ノード１４、１５の一方のノード１４とビット線ＢＬｊ
との間に挿入され、対応するワード線ＷＬの信号でスイ
ッチ制御されるＮチャネルＭＯＳトランジスタ１６と、
他方のノード１５とビット線ＢＬｊ ＋１との間に挿入
され、対応するワード線ＷＬの信号でスイ・ソチ制御さ
れるＮチャネルＭＯＳトランジスタ１７とから構成され
ている。
このような構成のメモリセルアレイにおいて、メモリセ
ルＭ Ｃ００に対するアクセス（データの書込みもしく
は読み出し）を行なう際には、図示しないロウデコーダ
からのデコード出力により１本のワード線ＷＬＯが駆動
される。これにより０行目ではメモリセルＭＣ０Ｏ，Ｍ
ＣＯ２，・・・が１個おきに選択され、かつ図示しない
カラムデコーダからのデコード出力でビット線ＢＬＯ１
ＢＬ１が選択される。この後、選択されたビット線ＢＬ
Ｏ１ＢＬｌとワード線ＷＬＯとが交差する位置のメモリ
セルＭ Ｃ００に対してデータの書き込み、もしくはメ
モリセルからデータの読み出しが行われる。
ルＭ Ｃ００に対するアクセス（データの書込みもしく
は読み出し）を行なう際には、図示しないロウデコーダ
からのデコード出力により１本のワード線ＷＬＯが駆動
される。これにより０行目ではメモリセルＭＣ０Ｏ，Ｍ
ＣＯ２，・・・が１個おきに選択され、かつ図示しない
カラムデコーダからのデコード出力でビット線ＢＬＯ１
ＢＬ１が選択される。この後、選択されたビット線ＢＬ
Ｏ１ＢＬｌとワード線ＷＬＯとが交差する位置のメモリ
セルＭ Ｃ００に対してデータの書き込み、もしくはメ
モリセルからデータの読み出しが行われる。
上記のようなメモリセルアレイでは、Ｍ行でかつ各行に
メモリセルをＮ個配置する場合に、ビット線はＮ＋１本
設ければよい。
メモリセルをＮ個配置する場合に、ビット線はＮ＋１本
設ければよい。
ところで、上記のようなメモリセルアレイを集積化する
場合に、通常、ビット線はアルミニウム等の金属配線で
実現され、ワード線はＭＯＳトランジスタのゲート電極
である多結晶シリコン配線で実現される。そして金属配
線からなる各ビット線をメモリセルと接続する際には、
前記第２図中のＮチャネルＭＯＳトランジスタＩＬ １
７のソース・ドレインの一方の拡散領域とコンタクト（
接続）を取る必要があり、このコンタクト部分では広い
面積が必要になる。上記実施例のメモリセルアレイでは
ビット線の本数が従来よりも削減されており、コンタク
トの数も削減されるので、その分だけメモリセルアレイ
の占有面積を縮小することができる。
場合に、通常、ビット線はアルミニウム等の金属配線で
実現され、ワード線はＭＯＳトランジスタのゲート電極
である多結晶シリコン配線で実現される。そして金属配
線からなる各ビット線をメモリセルと接続する際には、
前記第２図中のＮチャネルＭＯＳトランジスタＩＬ １
７のソース・ドレインの一方の拡散領域とコンタクト（
接続）を取る必要があり、このコンタクト部分では広い
面積が必要になる。上記実施例のメモリセルアレイでは
ビット線の本数が従来よりも削減されており、コンタク
トの数も削減されるので、その分だけメモリセルアレイ
の占有面積を縮小することができる。
しかし、この実施例ではワード線の数は従来の２倍に増
加する。ところが、このワード線は上記のように通常は
多結晶シリコン配線で実現されており、各メモリセル内
を単に通過するだけなので、ワード線の数の増加による
メモリセルアレイの占有面積の増大はわずかに押さえる
ことができる。
加する。ところが、このワード線は上記のように通常は
多結晶シリコン配線で実現されており、各メモリセル内
を単に通過するだけなので、ワード線の数の増加による
メモリセルアレイの占有面積の増大はわずかに押さえる
ことができる。
従って、ビット線の数が削減されることにより、従来に
比べてチップサイズの縮小化を図ることができる。
比べてチップサイズの縮小化を図ることができる。
第３図は上記第１図の構成のメモリセルアレイを使用し
たこの発明のスタティック型半導体記憶装置の全体の構
成を示す回路図である。図において、２０はメモリセル
ＭＣが行方向で８個ずつ、列方向でＭ個ずつそれぞれ配
置されたメモリセルアレイである。
たこの発明のスタティック型半導体記憶装置の全体の構
成を示す回路図である。図において、２０はメモリセル
ＭＣが行方向で８個ずつ、列方向でＭ個ずつそれぞれ配
置されたメモリセルアレイである。
上記メモリセルアレイ２０に接続されたワード線ＷＬＯ
〜ＷＬＭはロウアドレスＡＲが入力されるロウデコーダ
２１により選択的に駆動される。
〜ＷＬＭはロウアドレスＡＲが入力されるロウデコーダ
２１により選択的に駆動される。
上記メモリセルアレイ２０内の９本のビ・ソト線ＢＬＯ
〜ＢＬ８それぞれと論理Ｈレベルに対応した電源電位ｖ
ＤＤとの間にはそれぞれプリチャージ用の各Ｐチャネル
ＭＯ３！−ランジスタ２２が接続されており、これら各
トランジスタ２２のゲートにはプリチャージ時に活性化
されるノくルス信号φＰＣが並列に入力されるようにな
っている。また、これら９本のビット線ＢＬＯ〜ＢＬ８
とノードＮｌ、Ｎ２との間にはカラムデコーダ・スイッ
チ回路２３が設けられている。
〜ＢＬ８それぞれと論理Ｈレベルに対応した電源電位ｖ
ＤＤとの間にはそれぞれプリチャージ用の各Ｐチャネル
ＭＯ３！−ランジスタ２２が接続されており、これら各
トランジスタ２２のゲートにはプリチャージ時に活性化
されるノくルス信号φＰＣが並列に入力されるようにな
っている。また、これら９本のビット線ＢＬＯ〜ＢＬ８
とノードＮｌ、Ｎ２との間にはカラムデコーダ・スイッ
チ回路２３が設けられている。
上記カラムデコーダ・スイッチ回路２３内には８本のカ
ラム選択線Ｃ３Ｏ−ＣＳ７が設けられており、これらカ
ラム選択線はカラムアドレスＡＣが入力されるカラムデ
コーダ２４のデコード出力により選択的に駆動される。
ラム選択線Ｃ３Ｏ−ＣＳ７が設けられており、これらカ
ラム選択線はカラムアドレスＡＣが入力されるカラムデ
コーダ２４のデコード出力により選択的に駆動される。
さらに、このカラムデコーダ・スイッチ回路２３内では
、上記ビット線ＢＬＯと上記ノードＮｌとの間及びビッ
ト線ＢＬＩと上記ノードＮ２との間には２個を１組とす
るＮチャネルＭＯ５）ランジスタ２５−０が、上記ビッ
ト線ＢＬＩと上記ノードＮ１との間及びビット線ＢＬ２
と上記ノードＮ２との間には２個を１組とするＮチャネ
ルＭＯＳトランジスタ２５−１がそれぞれ挿入されてお
り、以下同様にビット線ＢＬ７と上記ノードＮ１との間
及びビット線ＢＬ８と上記ノードＮ２との間には２個を
１組とするＮチャネルＭＯＳトランジスタ２５−８がそ
れぞれ挿入されている。
、上記ビット線ＢＬＯと上記ノードＮｌとの間及びビッ
ト線ＢＬＩと上記ノードＮ２との間には２個を１組とす
るＮチャネルＭＯ５）ランジスタ２５−０が、上記ビッ
ト線ＢＬＩと上記ノードＮ１との間及びビット線ＢＬ２
と上記ノードＮ２との間には２個を１組とするＮチャネ
ルＭＯＳトランジスタ２５−１がそれぞれ挿入されてお
り、以下同様にビット線ＢＬ７と上記ノードＮ１との間
及びビット線ＢＬ８と上記ノードＮ２との間には２個を
１組とするＮチャネルＭＯＳトランジスタ２５−８がそ
れぞれ挿入されている。
上記ノードＮｌ及びノードＮ２には上記メモリセルアレ
イ２０で選択されたメモリセルに対するデータの書き込
み、読み出しを行なうリード・ライト回路３０が接続さ
れている。このリード・ライト回路３０は、端子３１に
印加される書き込みデータを反転するインバータ３２、
データ書き込み時に活性化されるパルス信号φＷ及びそ
の逆相信号に同期して上記インバータ３２の出力を反転
し上記ノードＮ１に供給するクロックドインバータ３３
、端子３１に印加されるデータをパルス信号φＷ及びそ
の逆相信号に同期して反転し上記ノードＮ２に供給する
クロックドインバータ３４、上記ノードＮｌのデータを
反転するインバータ３５、データ読み−出し時に活性化
されるパルス信号φＲ及びその逆相信号に同期して上記
インバータ３５の出力を反転し上記端子３１に読み出し
データとして出力するクロックドインバータ３６、上記
ノードＮｌ 、Ｎ２ とＶＤＤとの間に接続され前記パ
ルス信号φＰＣがゲートに入力されるノードＮｌ 、Ｎ
２のプリチャージ用の２個のＰチャネルＭＯＳトランジ
スタ３７とから構成されている。
イ２０で選択されたメモリセルに対するデータの書き込
み、読み出しを行なうリード・ライト回路３０が接続さ
れている。このリード・ライト回路３０は、端子３１に
印加される書き込みデータを反転するインバータ３２、
データ書き込み時に活性化されるパルス信号φＷ及びそ
の逆相信号に同期して上記インバータ３２の出力を反転
し上記ノードＮ１に供給するクロックドインバータ３３
、端子３１に印加されるデータをパルス信号φＷ及びそ
の逆相信号に同期して反転し上記ノードＮ２に供給する
クロックドインバータ３４、上記ノードＮｌのデータを
反転するインバータ３５、データ読み−出し時に活性化
されるパルス信号φＲ及びその逆相信号に同期して上記
インバータ３５の出力を反転し上記端子３１に読み出し
データとして出力するクロックドインバータ３６、上記
ノードＮｌ 、Ｎ２ とＶＤＤとの間に接続され前記パ
ルス信号φＰＣがゲートに入力されるノードＮｌ 、Ｎ
２のプリチャージ用の２個のＰチャネルＭＯＳトランジ
スタ３７とから構成されている。
第４図は、上記第３図のＳＲＡＭでデータの書き込みを
行なう際の動作を示すタイミングチャートである。この
とき、アドレス入力は００・・・０であり、このときメ
モリセルＭ Ｃ００が選択されたとする。またこのメモ
リセルＭ ＣＤＯの初期状態として、ノード１４（第２
図に図示）がＬレベルに、ノード１５（第２図に図示）
がＨレベルにそれぞれ設定されているとする。まず、第
４図中の時刻ｔ。
行なう際の動作を示すタイミングチャートである。この
とき、アドレス入力は００・・・０であり、このときメ
モリセルＭ Ｃ００が選択されたとする。またこのメモ
リセルＭ ＣＤＯの初期状態として、ノード１４（第２
図に図示）がＬレベルに、ノード１５（第２図に図示）
がＨレベルにそれぞれ設定されているとする。まず、第
４図中の時刻ｔ。
でアドレスが入力される。また、この時刻にパルス信号
φＰＣが活性化され、各ビット線に接続されたプリチャ
ージ用のトランジスタ２２が導通し、全てのビット線が
Ｈレベルにプリチャージされる。
φＰＣが活性化され、各ビット線に接続されたプリチャ
ージ用のトランジスタ２２が導通し、全てのビット線が
Ｈレベルにプリチャージされる。
このとき、全てのワード線はＬレベルである。
時刻ｔ１に信号φＰＣの活性化が終了し、ロウデコーダ
１２により１本のワード線ＷＬＯの駆動が開始されると
、このワード線に接続されているメモリセルＭ Ｃ００
のノード１４がビット線ＢＬＯに、ノード１５がビット
線ＢＬＩに接続される。このため、ビット線ＢＬＯがＬ
レベルに放電される。
１２により１本のワード線ＷＬＯの駆動が開始されると
、このワード線に接続されているメモリセルＭ Ｃ００
のノード１４がビット線ＢＬＯに、ノード１５がビット
線ＢＬＩに接続される。このため、ビット線ＢＬＯがＬ
レベルに放電される。
時刻ｔ２になると、データ書き込み用のパルス信号φＷ
が活性化され、リード・ライト回路３０内のクロックド
インバータ３３と３４が動作を開始する。
が活性化され、リード・ライト回路３０内のクロックド
インバータ３３と３４が動作を開始する。
このとき、端子３１に与えられている書き込みデータが
Ｈレベルにされているならば、ノードＮｌはクロックド
インバータ３３の出力によりＨレベルに設定され、ノー
ドＮ２はクロックドインバータ３４の出力によりＬレベ
ルに設定される。このとき、予め、入力アドレスにより
カラムデコーダ２４で１本のカラム選択線ＣＳＯが選択
駆動され、これによりカラムデコーダ・スイッチ回路２
３内の２個のトランジスタ２５−０が導通するため、上
記ビット線ＢＬＯとＢＬＩはこのトランジスタ２５−０
を介してノードＮｌ 、Ｎ２に接続されている。従って
、書き込みデータに基づいてノードＮ１がＨレベルに、
ノードＮ２がＬレベルにそれぞれなった後に、ビット線
ＢＬＩはノードＮ２によりＬレベルに放電され、ビット
線ＢＬＯはノードＮ１によりＨレベルに充電される。こ
の結果、メモリセルＭ Ｃ００では一方の記憶ノード１
４（第２図に図示）がＬレベル、他方の記憶ノード１５
（第２図に図示）がＨレベルとなるようにデータ書き込
みが行われる。
Ｈレベルにされているならば、ノードＮｌはクロックド
インバータ３３の出力によりＨレベルに設定され、ノー
ドＮ２はクロックドインバータ３４の出力によりＬレベ
ルに設定される。このとき、予め、入力アドレスにより
カラムデコーダ２４で１本のカラム選択線ＣＳＯが選択
駆動され、これによりカラムデコーダ・スイッチ回路２
３内の２個のトランジスタ２５−０が導通するため、上
記ビット線ＢＬＯとＢＬＩはこのトランジスタ２５−０
を介してノードＮｌ 、Ｎ２に接続されている。従って
、書き込みデータに基づいてノードＮ１がＨレベルに、
ノードＮ２がＬレベルにそれぞれなった後に、ビット線
ＢＬＩはノードＮ２によりＬレベルに放電され、ビット
線ＢＬＯはノードＮ１によりＨレベルに充電される。こ
の結果、メモリセルＭ Ｃ００では一方の記憶ノード１
４（第２図に図示）がＬレベル、他方の記憶ノード１５
（第２図に図示）がＨレベルとなるようにデータ書き込
みが行われる。
このようにして、メモリセルＭ Ｃ００に対してデータ
の書き込みが行われる。
の書き込みが行われる。
第５図は、上記データの書き込み後に同じメモリセルＭ
Ｃ００からデータの読み出しを行なう一際の動作を示
すタイミングチャートである。まず゛、第４図の場合と
同様に時刻ｔｏでアドレスが入力され、かつパルス信号
φＰＣが活性化されて全てのビット線がＨレベルにプリ
チャージされる。
Ｃ００からデータの読み出しを行なう一際の動作を示
すタイミングチャートである。まず゛、第４図の場合と
同様に時刻ｔｏでアドレスが入力され、かつパルス信号
φＰＣが活性化されて全てのビット線がＨレベルにプリ
チャージされる。
時刻ｔ１に信号φＰＣの活性化が終了し、ロウデコーダ
１２により１本のワード線ＷＬＯの駆動が開始されると
、このワード線に接続されているメモリセルＭ Ｃ００
がビット線Ｂ’ＬＯ及びＢＬＩに接続される。これによ
り、予めこのメモリセルＭ Ｃ００の記憶データに基づ
いて、一方のビット線ＢＬＩがＬレベルに放電される。
１２により１本のワード線ＷＬＯの駆動が開始されると
、このワード線に接続されているメモリセルＭ Ｃ００
がビット線Ｂ’ＬＯ及びＢＬＩに接続される。これによ
り、予めこのメモリセルＭ Ｃ００の記憶データに基づ
いて、一方のビット線ＢＬＩがＬレベルに放電される。
時刻ｔ２になると、データ読み出し用のパルス信号φＲ
が活性化され、リード・ライト回路３０内のクロックド
インバータ３６が動作を開始する。このとき、予め、入
力アドレスによりカラムデコーダ２４で１本のカラム選
択線Ｃ８Ｏが選択駆動されており、上記ビット線ＢＬＯ
とＢＬＩはトランジスタ２５−０を介してノードＮｌ
、Ｎ２に接続されているので、ビット線ＢＬＯに読み出
されたＨレベルのデータがインバータ３５及びクロック
ドインバータ３６により連続して反転され、Ｈレベルの
データが端子３１から出力される。このようにして、メ
モリセルＭ Ｃ００からＨレベルのデータが読み出され
る。
が活性化され、リード・ライト回路３０内のクロックド
インバータ３６が動作を開始する。このとき、予め、入
力アドレスによりカラムデコーダ２４で１本のカラム選
択線Ｃ８Ｏが選択駆動されており、上記ビット線ＢＬＯ
とＢＬＩはトランジスタ２５−０を介してノードＮｌ
、Ｎ２に接続されているので、ビット線ＢＬＯに読み出
されたＨレベルのデータがインバータ３５及びクロック
ドインバータ３６により連続して反転され、Ｈレベルの
データが端子３１から出力される。このようにして、メ
モリセルＭ Ｃ００からＨレベルのデータが読み出され
る。
第６図はメモリセルが行方向及び列方向でそれぞれ８個
ずつ配置され、全体で６４個のメモリセルが設けられた
メモリセルアレイの一例を示す回路図である。この場合
、前記ロウアドレスＡＲとしてＡＯ、Ａ３ 、Ａ４ 、
Ａ５の４ビツトが使用され、カラムアドレスＡＣとして
ＡＯＳＡＩ ＳＡ２の３ビツトが使用される。図中の各
ＡＮＤゲート４０は前記ロウデコーダ２１内で各ワード
線を選択する部分デコーダを構成するものであり、これ
らＡＮＤゲート４０にはアドレスＡＯ、Ａ３ 、Ａ４、
Ａ５もしくはこれらの反転アドレスとパルス信号φＰＣ
が選択的に入力される。なお、第６図中のメモリセルに
付されている番号は上記６ビツトのアドレスに対応して
いる。
ずつ配置され、全体で６４個のメモリセルが設けられた
メモリセルアレイの一例を示す回路図である。この場合
、前記ロウアドレスＡＲとしてＡＯ、Ａ３ 、Ａ４ 、
Ａ５の４ビツトが使用され、カラムアドレスＡＣとして
ＡＯＳＡＩ ＳＡ２の３ビツトが使用される。図中の各
ＡＮＤゲート４０は前記ロウデコーダ２１内で各ワード
線を選択する部分デコーダを構成するものであり、これ
らＡＮＤゲート４０にはアドレスＡＯ、Ａ３ 、Ａ４、
Ａ５もしくはこれらの反転アドレスとパルス信号φＰＣ
が選択的に入力される。なお、第６図中のメモリセルに
付されている番号は上記６ビツトのアドレスに対応して
いる。
また、前記カラムデコーダスイッチ回路２３内には８本
のカラム選択線Ｃ８Ｏ〜ＣＳ７が設けられている。これ
ら各カラム選択線とその選択アドレスとの関係を示した
のが第７図である。この第７図によれば、例えば３ビツ
トのカラムアドレスがＡＯ−Ｌ、Ａｌ−Ｌ及びＡ２−Ｌ
の状態のときにカラム選択線Ｃ８Ｏが選択される。
のカラム選択線Ｃ８Ｏ〜ＣＳ７が設けられている。これ
ら各カラム選択線とその選択アドレスとの関係を示した
のが第７図である。この第７図によれば、例えば３ビツ
トのカラムアドレスがＡＯ−Ｌ、Ａｌ−Ｌ及びＡ２−Ｌ
の状態のときにカラム選択線Ｃ８Ｏが選択される。
［発明の効果］
以上説明したようにこの発明によれば、従来に比べてチ
ップサイズの縮小化を図ることができるスタティック型
半導体記憶装置を提供することができる。
ップサイズの縮小化を図ることができるスタティック型
半導体記憶装置を提供することができる。
第１図はこの発明に係るスタティック型半導体記憶装置
の一実施例によるメモリセルアレイの構成を示す回路図
、第２図は上記第１図のメモリセルアレイを構成するメ
モリセルの具体的な構成を示す回路図、第３図はこの発
明のスタテイ・ツク型半導体記憶装置の全体の構成を示
す回路図、第４図及び第５図はそれぞれ上記第３図の記
憶装置の動作を示すタイミングチャート、第６図は上記
メモリセルアレイの一具体例を示す回路図、第７図は上
記第６図のメモリセルアレイにおけるカラム選択線と選
択アドレスとの関係を示す図、第８図は従来のスタティ
ック型半導体記憶装置のメモリセルアレイを示す回路図
である。 ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＣ・・・
メモリセル、２０・・・メモリセルアレイ、２１・・・
ロウデコーダ、２３・・・カラムデコーダ・スイッチ回
路、２４・・・カラムデコーダ、３０・・・リード−ラ
イト回路。 出願人代理人 弁理士 鈴江武彦 ＢＬＯＢＬＩ ＢＬ２ ＢＬ３ｊｌ！
１ 図 第２図 ＷＬＯ 第 ４ｖＡ ｔｏｔｌ ｔ２ 話み比け”−ｙ 第 ５ 図
の一実施例によるメモリセルアレイの構成を示す回路図
、第２図は上記第１図のメモリセルアレイを構成するメ
モリセルの具体的な構成を示す回路図、第３図はこの発
明のスタテイ・ツク型半導体記憶装置の全体の構成を示
す回路図、第４図及び第５図はそれぞれ上記第３図の記
憶装置の動作を示すタイミングチャート、第６図は上記
メモリセルアレイの一具体例を示す回路図、第７図は上
記第６図のメモリセルアレイにおけるカラム選択線と選
択アドレスとの関係を示す図、第８図は従来のスタティ
ック型半導体記憶装置のメモリセルアレイを示す回路図
である。 ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＣ・・・
メモリセル、２０・・・メモリセルアレイ、２１・・・
ロウデコーダ、２３・・・カラムデコーダ・スイッチ回
路、２４・・・カラムデコーダ、３０・・・リード−ラ
イト回路。 出願人代理人 弁理士 鈴江武彦 ＢＬＯＢＬＩ ＢＬ２ ＢＬ３ｊｌ！
１ 図 第２図 ＷＬＯ 第 ４ｖＡ ｔｏｔｌ ｔ２ 話み比け”−ｙ 第 ５ 図
Claims (2)
- （１）１ビット分のメモリセルが、データを保持するデ
ータ保持回路、上記データ保持回路におけるデータの読
出し、書込みを制御する選択線、上記選択線の信号に基
づいてスイッチ制御される２個のスイッチ素子、上記２
個のスイッチ素子を介して上記データ保持回路と接続さ
れる１対のビット線とで構成され、複数個のメモリセル
を行列状に配置してメモリセルアレイを構成するように
したスタティック型半導体記憶装置において、 行方向で隣接した各２個のメモリセルで隣合う１対のビ
ット線を共通にしたことを特徴とするスタティック型半
導体記憶装置。 - （２）行方向で隣接した各２個のメモリセルが互いに異
なる選択線の信号に基づいてデータの読出し、書込み制
御が行われる請求項１記載のスタティック型半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001658A JPH01178199A (ja) | 1988-01-07 | 1988-01-07 | スタティック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001658A JPH01178199A (ja) | 1988-01-07 | 1988-01-07 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01178199A true JPH01178199A (ja) | 1989-07-14 |
Family
ID=11507618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001658A Pending JPH01178199A (ja) | 1988-01-07 | 1988-01-07 | スタティック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01178199A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373468A (en) * | 1993-03-19 | 1994-12-13 | Fujitsu Limited | Semiconductor memory device |
| US5654924A (en) * | 1995-08-29 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of operating with potentials of adjacent bit lines inverted during multi-bit test |
-
1988
- 1988-01-07 JP JP63001658A patent/JPH01178199A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373468A (en) * | 1993-03-19 | 1994-12-13 | Fujitsu Limited | Semiconductor memory device |
| US5654924A (en) * | 1995-08-29 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of operating with potentials of adjacent bit lines inverted during multi-bit test |
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