DE19603084A1 - Halbleitervorrichtung - Google Patents

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor­ richtung gemäß den Oberbegriffen der Ansprüche 1, 4 und 6, und insbesondere auf eine Halbleitervorrichtung mit Speicherzel­ len, die so konstruiert sind, daß sie parasitäre Kapazität entlang der Bitleitungen ausschalten.

2. Beschreibung des Standes der Technik

In letzter Zeit fand der dynamische Direktzugriffsspeicher, der auch als Speicher mit wahlfreiem Zugriff oder RAM bezeich­ net wird (DRAM), als Speichervorrichtung mit großer Kapazität weitverbreite Verwendung. Derartige Speichervorrichtungen wei­ sen jedoch lange Bitleitungen auf und deshalb ist ihr Strom­ verbrauch relativ hoch. Zur Lösung dieses Problems wurde in der japanischen Offenlegungsschrift Hei 5-54633 eine Halblei­ tervorrichtung vorgeschlagen. Dieser Halbleiterspeicher ist ein DRAM, bei dem ein MIS (Metall-Isolator-Halbleiter)-Transi­ stor und ein Kondensator verwendet wird, und eine Prinzipskiz­ ze dieses Halbleiterspeichers ist in Fig. 6 gezeigt.

Dieser Halbleiterspeicher weist eine Vielzahl von Speicherzel­ len 611-618, die in Form einer Matrix mit Reihen und Spalten angeordnet sind, eine Vielzahl von Wortleitungen 621-624, da­ mit die Vielzahl von Speicherzellen 611-618 zu je einer Spalte zugleich ausgewählt werden kann, und Zellenbereiche 661 und 662 auf, die die Vielzahl von Speicherzellen 611-618 enthalten und eine Vielzahl von Bitleitungen 631-634 zur Datenübertra­ gung von den Speicherzellen 611-618 aufweisen, die durch die Wortleitungen 621-624 ausgewählt werden. Jeweilige Bitlei­ tungspaare 631 und 632, 633 und 634 sind mit Leseverstärkern 641 bzw. 642 verbunden. Die Wortleitungen 621-624 sind mit ei­ nem Wortleitungs-Dekodierer 65 und auch mit jeweiligen Spei­ cherzellen 611-618 verbunden. Die Elemente des Wortleitungs- Dekodierer 65 sind mit einer Adreßleitung 68 verbunden. Die Leseverstärker 641 und 642 und der Wortleitungs-Dekodierer 65 sind in peripheren Bereichen der Zellenbereiche 661 und 662 angeordnet.

Diese Speichervorrichtung weist einen Schalter-Schaltkreis 67 mit einer Vielzahl von Metalloxid-(MOS)-Transistoren auf. Der Schalter-Schaltkreis 67 ist zwischen den Speicherzellenberei­ chen 661 und 662 vorgesehen, um den in den Bitleitungen 631- 634 fließenden Ladungs- und Entladungsstrom zu verringern. Der Schalter-Schaltkreis 67 und die mit ihm verbundenen Bitleitun­ gen 633 und 634, die wiederum auf der rechten Seite des Zel­ lenbereichs 662 mit dem Leseverstärker 642 verbunden sind, sind mit einer Signalleitung 67a verbunden, während der Schal­ ter-Schaltkreis 67 und die mit ihm verbundenen Bitleitungen 631 und 632, die wiederum auf der linken Seite des Zellenbe­ reichs 661 mit dem Leseverstärker 641 verbunden sind, sind mit einer Signalleitung 67b verbunden. Wenn durch den Wortlei­ tungs-Dekodierer 65 eine der Wortleitungen 623 und 624 ausge­ wählt wird, macht ein Steuerkreis 69 MOS-Transistoren 671 und 672 in dem Schalter-Schaltkreis 67 nicht-leitend. Darüberhi­ naus macht ein Steuerkreis 69, wenn durch den Wortleitungs-De­ kodierer 65 eine der Wortleitungen 621 und 622 ausgewählt wird, MOS-Transistoren 673 und 674 im Schalter-Schaltkreis 67 nicht-leitend. Daher beträgt der in den Bitleitungen 631-634 fließende Ladungs- und Entladungsstrom in einem solchen Fall etwa 3/4 dessen, was er bei Nichtvorhandensein der MOS-Transi­ storen 671-674 betragen würde.

Die Speicherzellenbereiche 661 und 662 sind, wie es in Fig. 7 gezeigt ist, in einer herkömmlichen Anordnung ausgebildet. Diese zeigt als ein Beispiel die Anordnung einer gestapelten Zelle, die auf den Bitleitungen 631-634 Kondensatoren bildet. Diese Zellen sind so angeordnet, daß die Wortleitungen 621-624 und die Bitleitungen 631-634 orthogonal zueinander liegen, und gestapelte Kondensatoren 74 derselben Größe auf Kondensator­ kontakten 75 angeordnet sind. Jeder Source-Drain-Bereich 73 ist durch Kontakte 75 mit einem gestapelten Kondensator 74 verbunden, und Bitleitungen 631-634 sind durch Kontakte 72 verbunden. Somit weisen alle Speicherzellen denselben Aufbau auf, und alle Kondensatoren weisen dieselbe Kapazität auf.

Der oben erwähnte Halbleiterspeicher weist entlang der Bitlei­ tungen 631-634 eine verringerte parasitäre Kapazität auf, wenn eine der Speicherzellen 613, 614, 615 und 616 durch den Wort­ leitungs-Dekodierer 65 ausgewählt wird, da jede Bitleitung durch den Steuerkreis 69 in zwei Leitungen geteilt ist. Infol­ gedessen verlängert sich eine Ansprechzeit für einen Zugriff auf Speicherzellen 613, 614, 615 und 616. Wenn jedoch durch den Wortleitungs-Dekodierer 65 eine der Speicherzellen 611, 612, 617 und 618 ausgewählt wird, teilt der Steuerkreis 69 die dazugehörigen Bitleitungen 631-634 nicht in zwei Leitungen. Infolgedessen verlängert sich eine Ansprechzeit in diesem Fall nicht. Deshalb gibt es bei dieser herkömmlichen Speichervor­ richtung eine Vielzahl von Ansprechzeiten. Als eine Gegenmaß­ nahme muß die Betriebszeit der Leseverstärker 641, 642 ent­ sprechend der Signaldifferenz geändert werden, was zu einem komplizierten Schaltkreis führt. Da auch der Mindestwert des Lesesignals gleich demjenigen in dem Fall ist, in dem die Bit­ leitungen 631-634 nicht geteilt sind, muß der Mindestwert der Zellenkapazität ebenfalls gleich demjenigen in dem Fall sein, in dem die Bitleitungen 631-634 nicht in eine Vielzahl von Leitungen geteilt sind.

Zusammenfassung der Erfindung

Demgegenüber liegt der vorliegenden Erfindung die Aufgabe zu­ grunde, eine Halbleiterspeichervorrichtung gemäß den Oberbe­ griffen der Ansprüche 1, 4 und 6 zu schaffen, die in der Lage ist, mit derselben Ansprechzeit auf alle ihre Speicherzellen zuzugreifen.

Diese Aufgabe wird erfindungsgemäß durch die Ansprüche 1, 4 und 6 gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.

Bevorzugt ist es vorgesehen, daß die Halbleitervorrichtung der vorliegenden Erfindung eine Bitleitung, eine erste mit der Bitleitung verbundene Speicherzelle, wobei die erste Speicher­ zelle einen ersten Kondensator zur Datenspeicherung aufweist, wobei der erste Kondensator eine erste Kapazität aufweist, und eine zweite mit der Bitleitung verbundene Speicherzelle auf­ weist, wobei die zweite Speicherzelle einen zweiten Kondensa­ tor zur Datenspeicherung aufweist, wobei der zweite Kondensa­ tor eine zweite Kapazität aufweist, und sich die erste Kapazi­ tät von der zweiten Kapazität unterscheidet. Deshalb kann eine Zugriffszeit für das Zugreifen auf die erste Speicherzelle gleich einer Zugriffszeit für das Zugreifen auf die zweite Speicherzelle gemacht werden, da sich die erste Kapazität um ein vorher festgelegtes Ausmaß von der zweiten Kapazität un­ terscheidet.

Kurze Beschreibung der Zeichnungen

Die oben erwähnte und andere Aufgaben und Merkmale der vorlie­ genden Erfindung gehen aus der folgenden Beschreibung in Ver­ bindung mit den beigefügten Zeichnungen deutlicher hervor.

Es zeigen:

Fig. 1 eine Prinzipskizze, die einen Halbleiterspeicher ge­ mäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2(A) eine Darstellung, die die Anordnung von Speicherzel­ len zeigt, die in dem in Fig. 1 gezeigten Halblei­ terspeicher verwendet werden;

Fig. 2(B) und 2(C) Querschnittsansichten des in Fig. 2(A) ge­ zeigten Aufbaus;

Fig. 3 eine Prinzipskizze, die einen Halbleiterspeicher ge­ mäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 4(A) und 4(B) Schaltkreisdiagramme jeder der beiden in Fig. 3 gezeigten Speicherzellenarten;

Fig. 5(A) eine Darstellung, die die Anordnung von Speicherzel­ len zeigt, die in dem in Fig. 3 gezeigten Halblei­ terspeicher verwendet werden;

Fig. 5(B) und 5(C) Querschnittsansichten des in Fig. 5(A) ge­ zeigten Aufbaus;

Fig. 6 eine Prinzipskizze, die einen herkömmlichen Halblei­ terspeicher zeigt; und

Fig. 7 eine Darstellung, die die Anordnung von Speicherzel­ len zeigt, die in dem in Fig. 6 gezeigten herkömmli­ chen Halbleiterspeicher verwendet werden.

Ausführliche Beschreibung der bevorzugten Ausführungsformen

Der in Fig. 1 gezeigte Halbleiterspeicher weist eine Vielzahl von Speicherzellen 2101-2116, die in Form einer Matrix mit Reihen und Spalten angeordnet sind, eine Vielzahl von Wortlei­ tungen 251-258, um basierend auf einem Wortleitungs-Dekodierer 25 eine Spalte von Speicherzellen 2101-2116 auszuwählen, und Speicherzellenbereiche 261-264 auf, von denen jeder eine Spal­ te von Speicherzellen 2101-2116 enthält und eine Vielzahl von Bitleitungen 231-234 zur Datenübertragung von den Speicherzel­ len 2101-2116 aufweist, die durch den Wortleitungs-Dekodierer 25 ausgewählt werden. Ein Paar Bitleitungen 231, 232 und 233, 234 sind mit Leseverstärkern 241 bzw. 242 verbunden. Der Wort­ leitungs-Dekodierer 25 ist mit einer Adressenleitung 22 und mit allen Wortleitungen 251-258 verbunden. Die Leseverstärker 241 und 242 und der Wortleitungs-Dekodierer 25 sind in peri­ pheren Bereichen der Zellenbereiche 261-264 angeordnet. Die Leseverstärker 241 und 242 sind alternativ auf der linken Sei­ te des Speicherzellenbereichs 261 bzw. auf der rechten Seite des Speicherzellenbereichs 264 angeordnet.

Eine Vielzahl von MOS-Transistoren 271 und 272, 273 und 274 und 275 und 276 ist zwischen den Speicherzellenbereichen 261 und 262, den Speicherzellenbereichen 262 und 263 bzw. den Speicherzellenbereichen 263 und 264 vorgesehen, um den in den Bitleitungen 231-234 fließenden Ladungs- und Entladungsstrom zu verringern. Jede der Bitleitungen 231-234 ist durch die MOS-Transitoren 271-276 gleichmäßig in vier Leitungen aufge­ teilt. Jeder der MOS-Tranistoren 271, 273 und 275 ist mit ei­ ner zugehörigen Signalleitung 291a, 292a bzw. 293a verbunden, und jeder der MOS-Tranistoren 272, 274 und 276 ist mit einer zugehörigen Signalleitung 291b, 292b bzw. 293b verbunden. Wenn durch den Wortleitungs-Dekodierer 25 eine bestimmte Wortlei­ tung 251-258 ausgewählt wird, werden die angrenzend an jede Speicherzelle und auf der gegenüberliegenden Seite ihres dazu­ gehörigen Leseverstärkers angeordneten Schalter 291-293 nicht­ leitend gemacht. Wenn durch den Wortleitungs-Dekodierer 25 zum Beispiel die Speicherzelle 2114 ausgewählt wird, wird der mit der Signalleitung 293a verbundene MOS-Transistor 275 nicht­ leitend gemacht, um die Betriebslänge der Bitleitung 233 auf ein Viertel ihrer Gesamtlänge zu verringern. Daher beträgt der Ladungs- und Entladungsstrom etwa 5/8 desjenigen im Falle des Nichtvorhandenseins des MOS-Transitors 275.

Jede der Speicherzellen 2101-2116 weist einen MOS-Transistor und einen Kondensator auf, und jeder der Kondensatoren weist als eine Funktion der parasitären Kapazität entlang der Bit­ leitungen 231-234 eine unterschiedliche Kapazität auf. Die Speicherzelle 2104 weist zum Beispiel den kleinsten Kondensa­ tor C1 auf, da die parasitäre Kapazität der Bitleitung 231 am geringsten ist, wenn der MOS-Transistor 272 nicht-leitend ge­ macht wird und die Speicherzelle 2104 durch den Wortleitungs- Dekodierer 25 ausgewählt wird. Die Speicherzelle 2108 weist einen Kondensator C2 auf, der größer ist als der Kondensator C1 der Speicherzelle 2104, da die parasitäre Kapazität der Bitleitung 231 größer wird, wenn der MOS-Transistor 274 nicht­ leitend gemacht wird und die Speicherzelle 2108 durch den Wortleitungs-Dekodierer 25 ausgewählt wird. Ähnlich weist die Speicherzelle 2112 einen Kondensator C3 auf, der größer ist als der Kondensator C2, und die Speicherzelle 2116 weist den größten Kondensator C4 auf. Wenn die parasitäre Kapazität der Bitleitung am geringsten ist, lädt oder entlädt der kleinste Kondensator C1 langsam die Bitleitung, und wenn die parasitäre Kapazität der Bitleitung größer oder am größten ist, lädt oder entlädt der größere oder größte Kondensator C2, C3 oder C4 schnell die Bitleitung. Infolgedessen kann die Zugriffszeit zum Auslesen von Daten aus den verschiedenen Speicherzellen 2104, 2108, 2112 und 2116 gleich gemacht werden. Somit ist die Kapazität des Zellen-Kondensators vorzugsweise proportional zur parasitären Bitleitungs-Kapazität, wie C1 : C2 : C3 : C4 = PCL1 : PCL2 : PCL3 : PCL4 eingestellt. Jedes der PCL1, PCL2, PCL3 und PCL4 geben eine parasitäre Kapazität der Bitleitung 231 an, wenn die Transistoren 272 nicht-leitend sind, die Transistoren 274 nicht-leitend sind, die Transistoren 276 nicht-leitend sind, bzw. alle Transistoren 272, 274 bzw. 276 leitend sind.

Fig. 2(A) zeigt die Anordnung der Speicherzellen, die in dem in Fig. 1 gezeigten Halbleiterspeicher verwendet werden. Der Aufbau der Speicherzelle entspricht der gestapelten Zellenart, bei der Kondensatoren 141 und 142 auf Bitleitungen 231-234 ausgebildet sind. Die Speicherzelle ist so ausgebildet, daß die Wortleitungen 257 und 258 orthogonal zu den Bitleitungen 231-234 sind, und gestapelte Kondensatoren 141 und 142 mit ei­ ner Größe, die proportional zur Kapazität der Bitleitungen ist, auf Kondensatorkontakten 15 angeordnet sind. Jeder Source-Drain-Bereich 16 ist durch die Kondensatorkontakte 15 mit den gestapelten Kondensator 141 und 142, und durch Kontak­ te 17 mit den Bitleitungen 231-234 verbunden. Fig. 2(B) und 2(C) zeigen je eine Querschnittsansicht entlang der Linien a-a′ und b-b′ gemäß Fig. 2(A). Diese Figuren zeigen den Spei­ cherzellenbereich 264, in dem der Source-Drain-Bereich auf ei­ nem Halbleitersubstrat 11 ausgebildet ist, ein Feld-Isolator auf einem Halbleitersubstrat 11 ausgebildet ist, jede der Wortleitungen 257 und 258 über einen (in Fig. 2(B) nicht ge­ zeigten) Gate-Isolator auf einem Halbleitersubstrat 11 ausge­ bildet ist, und der gestapelte Kondensator 141 oberhalb der Wortleitung 257 und der Bitleitung 231 ausgebildet und über den Kondensatorkontakt 15 mit dem Source-Drain-Bereich verbun­ den ist, wobei zwischen einer Gegenelektrode 12 und dem gesta­ pelten Kondensator 141 eine Kapazität hergestellt wird.

Fig. 3 ist eine Prinzipskizze, die einen Halbleiterspeicher gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Dieser Halbleiterspeicher weist eine Vielzahl von Spei­ cherzellen 3101-3116, die in Form einer Matrix mit Reihen und Spalten angeordnet ist, eine Vielzahl von Wortleitungen 351- 358 zum Auswählen einer Spalte von Speicherzellen 3101-3116, und Zellenbereiche 361 und 362 auf, die eine Vielzahl von Speicherzellen 3101-3116 enthalten und eine Vielzahl von Bit­ leitungen 331-334 zur Datenübertragung von den Speicherzellen 3101-3116 aufweisen, die durch einen Wortleitungs-Dekodierer 35 ausgewählt werden. Ein Paar Bitleitungen 331 und 333, und 332 und 334 sind mit Leseverstärkern 341 bzw. 342 verbunden. Die Wortleitungen 351-358 sind mit dem Wortleitungs-Dekodierer 35 verbunden, und der Wortleitungs-Dekodierer 35 ist mit einer Adressenleitung 38 verbunden. Die Leseverstärker 341 und 342 und der Wortleitungs-Dekodierer 35 sind in peripheren Berei­ chen der Zellenbereiche 361 und 362 angeordnet. Die Lesever­ stärker 341 und 342 sind alternativ auf den linken und rechten Seiten der Zellenbereiche 361 bzw. 362 angeordnet. Die Bitlei­ tungen 331 und 333 sind mit dem linken Leseverstärker 341 ver­ bunden, und die Bitleitungen 332 und 334 sind mit dem rechten Leseverstärker 342 verbunden, und die Speicherzellen 3101-3116 sind diagonal angeordnet (vgl. 1989 ISSCC, Seiten 248-249, "A 45 ns 16 Mb DRAM with a Triple-Well Structure").

Bei dieser Ausführungsform verringert auch ein zwischen den Speicherzellenbereichen 361 und 362 vorgesehener Schalter- Schaltkreis 37 den in den Bitleitungen 331-334 fließenden La­ dungs- und Entladungsstrom. Jede der Bitleitungen 331-334 ist durch den Schalter-Schaltkreis 37 in zwei Leitungen geteilt.

Fig. 4(A) und 4(B) zeigen den Aufbau jeder der in Fig. 3 ge­ zeigten Speicherzellen. Die Speicherzellen 3101, 3102, 3105, 3106, 3111, 3112, 3115 und 3116 weisen einen solchen Aufbau auf, wie er in Fig. 4(B) gezeigt ist, so daß jede dieser Spei­ cherzellen eine ganze Bitleitung 331-334 lädt. Deshalb weist jede dieser Speicherzellen zum schnellen Laden der Bitleitun­ gen 331-334 einen Transistor TR1 und einen größeren Kondensa­ tor C12 auf. Die Speicherzellen 3103, 3104, 3107, 3108, 3109, 3110, 3113 und 3114 weisen einen solchen Aufbau auf, wie er in Fig. 4(A) gezeigt ist, so daß jede dieser Speicherzellen die Hälfte einer Bitleitung 331-334 lädt. Deshalb weist jede die­ ser Speicherzellen zum langsamen Laden der Bitleitungen 331- 334 einen Transistor TR1 und einen kleineren Kondensator C11 auf.

Fig. 5(A) ist eine Darstellung, die die Anordnung des Spei­ cherzellenbereichs 361 zeigt, der in dem in Fig. 3 gezeigten Halbleiterspeicher verwendet wird. Der Aufbau der Speicherzel­ le entspricht der gestapelten Zellenart, bei der Kondensato­ ren, wie im Falle von Fig. 2(A), oberhalb von Bitleitungen 331-334 ausgebildet sind. Die Wortleitungen 351-354 und die Bitleitungen 331-334 sind orthogonal zueinander, und die ge­ stapelten Kondensatoren C11 und C12 mit einer Größe, die pro­ portional zur zugehörigen Kapazität der Bitleitungen ist, sind auf Kondensatorkontakten 45 angeordnet. Bei diesem Beispiel sind, da die Bitleitungen 331-334 abwechselnd und die Spei­ cherzellen diagonal angeordnet sind, Kondensatoren mit einer großen Fläche und Kondensatoren mit einer kleinen Fläche in der Richtung der Bitleitungen angeordnet. Infolgedessen kann, obwohl der Bereich geladen wird, eine rechtwinklige Form bei­ behalten werden (vgl. 1991 "Electronic Information Communi­ cation Learned Society Spring Season National Convention", Dokument Nr. C-665).

Fig. 5(B) und 5(C) sind Querschnittsansichten entlang der Li­ nien a-a′ und b-b′ gemäß Fig. 5(A). Diese Figuren zeigen den Speicherzellenbereich 361, in dem der Source-Drain-Bereich 40 auf einem Halbleitersubstrat 11 ausgebildet und über einen Kontakt 44 mit der Bitleitung 331 verbunden ist, ein Feld-Iso­ lator 13 auf einem Halbleitersubstrat 11 ausgebildet ist, jede der Wortleitungen 351-354 über einen (in Fig. 5(B) nicht ge­ zeigten) Gate-Isolator oder direkt auf einem Halbleitersub­ strat 11 ausgebildet ist, und die gestapelten Kondensatoren 41 und 42 oberhalb der Wortleitung 351-354 und der Bitleitung 331 ausgebildet und über den Kondensatorkontakt 45 mit dem Source- Drain-Bereich 40 verbunden sind, wobei zwischen der Gegenelek­ trode 12 und den gestapelten Kondensatoren 41 und 42 eine Ka­ pazität hergestellt wird.

Wie oben beschrieben, werden entsprechend der vorliegenden Er­ findung, im Gegensatz zur herkömmlichen Zellenanordnung, bei der die Zellenverstärker abwechselnd angeordnet sind und eine Bitleitung durch MOS-Transistoren in eine Vielzahl von Leitun­ gen geteilt ist, die folgenden Vorteile erzielt:

• 1. Da der Zellen-Kondensator eine zur parasitären Bitleitungs- Kapazität proportional gesetzte Kapazität aufweist, werden al­ le Signale aus den Zellen zueinander gleich. Infolgedessen ist eine Anpassung der Lesezeit nicht notwendig, was eine Ver­ einfachung des Schaltkreises ermöglicht.
• 2. In dem Fall, in dem eine Bitleitung in m Leitungssegmente geteilt ist, sind alle Lesesignale durch das Herstellungs­ verfahren mit Kondensatorengleichheit {(½ m) (m + 1)Cbb + Cbs}/(Cbb + Cbs) mal so groß, wie wenn die Bitleitung ungeteilt ist, wodurch das Herstellungsverfahren eines Zellen-Kondensators vereinfacht wird.

Hier ist Cbb = der durch die Bitleitung beigetragene Teil der Bitleitungs-Kapazität, und
Cbs = der durch den Leseverstärker beigetragene Teil der Bit­ leitungs-Kapazität.

Es ist festzuhalten, daß der Aufbau der Speicherzelle der ge­ stapelten Zellenart, bei der Kondensatoren auf Bitleitungen angeordnet sein können, der gestapelten Zellenart, bei der Kondensatoren unterhalb der Bitleitungen angeordnet sein kön­ nen, der gefurchten Zellenart, bei der Kondensatoren in Lö­ chern ausgebildet sind, die in einem Halbleitersubstrat fest­ gelegt sind, oder der ebenen Zellenart, bei der Kondensatoren auf der Oberfläche des Halbleitersubstrats ausgebildet sind, entsprechen kann.

Die obige Beschreibung verschiedener bevorzugter Ausführungs­ beispiele der Erfindung wurde lediglich zu Darstellungs- und Beschreibungszwecken dargelegt. Sie soll die Erfindung nicht erschöpfen oder auf genaue offenbarte Formen beschränken, und in Anbetracht der obigen Lehre sind Abänderungen und Abwei­ chungen möglich oder diese können bei praktischer Anwendung der Erfindung erreicht werden. Die Ausführungsformen wurden ausgewählt und beschrieben, um die Prinzipien der Erfindung und ihre praktische Anwendung zu erklären, damit ein Fachmann die Erfindung in verschiedenen Ausführungsformen und mit ver­ schiedenen Abänderungen, wie sie für die bestimmte erwogene Verwendung geeignet sind, nutzen kann. Der Umfang der Erfin­ dung soll durch die hier beigefügten Ansprüche und deren Äqui­ valente definiert werden.

Claims (7)

1. Halbleitervorrichtung, dadurch gekennzeich­ net, daß sie folgendes aufweist:
erste und zweite Bitleitungen;
einen Schalter-Schaltkreis, der zwischen den ersten und zwei­ ten Bitleitungen verbunden ist;
eine erste Speicherzelle, die mit der ersten Bitleitung ver­ bunden ist;
eine zweite Speicherzelle, die mit der zweiten Bitleitung ver­ bunden ist; und
einen Steuerkreis, um den Schalter-Schaltkreis so zu steuern, daß, wenn auf die erste Speicherzelle zugegriffen wird, der Schalter-Schaltkreis durch den Steuerkreis nicht-leitend ge­ macht wird, um die erste Bitleitung und die zweite Bitleitung zu trennen, und, wenn auf die zweite Speicherzelle zugegriffen wird, der Schalter-Schaltkreis durch den Steuerkreis leitend gemacht wird, um die zweite Bitleitung mit der ersten Bitlei­ tung zu verbinden;
wobei eine erste Zugriffszeit für einen Zugriff auf die erste Speicherzelle gleich einer zweiten Zugriffszeit für einen Zu­ griff auf die zweite Speicherzelle ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeich­ net, daß die ersten und zweiten Zugriffszeiten Zeiten zum Aus­ lesen von Daten aus der ersten Speicherzelle und der zweiten Speicherzelle sind.

3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeich­ net, daß die erste Speicherzelle einen ersten Transistor und einen ersten Kondensator aufweist, und die zweite Speicherzel­ le einen zweiten Transistor und einen zweiten Kondensator auf­ weist.

4. Halbleitervorrichtung, dadurch gekennzeichnet, daß sie fol­ gendes aufweist:
erste und zweite Bitleitungen;
einen Schalter-Schaltkreis, der zwischen den ersten und zwei­ ten Bitleitungen verbunden ist;
einen Leseverstärker, der mit der ersten Bitleitung verbunden ist und der über den Schalter-Schaltkreis und die erste Bit­ leitung mit der zweiten Bitleitung verbunden ist;
eine erste Speicherzelle, die mit der ersten Bitleitung ver­ bunden ist, wobei die erste Speicherzelle einen ersten Konden­ sator mit einer ersten Kapazität aufweist;
eine zweite Speicherzelle, die mit der zweiten Bitleitung ver­ bunden ist, wobei die zweite Speicherzelle einen zweiten Kon­ densator mit einer zweiten Kapazität aufweist; und
einen Steuerkreis, um den Schalter-Schaltkreis so zu steuern, daß, wenn auf die erste Speicherzelle zugegriffen wird, der Schalter-Schaltkreis durch den Steuerkreis nicht-leitend mach­ bar ist, um die erste Bitleitung und die zweite Bitleitung zu trennen, und, wenn auf die zweite Speicherzelle zugegriffen wird, der Schalter-Schaltkreis durch den Steuerkreis leitend machbar ist, um die zweite Bitleitung mit der ersten Bitlei­ tung zu verbinden;
wobei die erste Kapazität kleiner als die zweite Kapazität ist.

5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeich­ net, daß ein Verhältnis der ersten Kapazität zur zweiten Kapa­ zität gleich einem Verhältnis einer ersten parasitären Kapazi­ tät der ersten Bitleitung zu einer zweiten parasitären Kapazi­ tät der ersten Bitleitung und der zweiten Bitleitung ist.

6. Halbleitervorrichtung, dadurch gekennzeichnet, daß sie fol­ gendes aufweist:
eine Bitleitung;
eine erste Speicherzelle, die mit der Bitleitung verbunden ist, wobei die erste Speicherzelle einen ersten Kondensator zur Speicherung von Daten aufweist, wobei der erste Kondensa­ tor eine erste Kapazität aufweist; und
eine zweite Speicherzelle, die mit der Bitleitung verbunden ist, wobei die zweite Speicherzelle einen zweiten Kondensator zur Speicherung von Daten aufweist, wobei der zweite Kondensa­ tor eine zweite Kapazität aufweist;
wobei sich die erste Kapazität von der zweiten Kapazität un­ terscheidet.

7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeich­ net, daß eine Zugriffszeit für einen Zugriff auf die erste Speicherzelle gleich einer Zugriffszeit für einen Zugriff auf die zweite Speicherzelle ist.