JPH0276258A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ビット線対メモリ・セルの配置構成を改良した半導体記
憶装置に関し、 従来の製造プロセスを全く変更することなく、ビット線
容量を小さくして消費電力の低減を可能にすると共にＤ
ＲＡＭの特性及び機能に影響を与えることなくメモリ・
セル面積の縮小化を実現することを目的とし、 ビット線コンタクト領域である一つのソース令頁域及び
該ソース領域の両側をビット線と交わる方向に延在する
一対のワード線であるゲート電極及びチャネル領域を介
して前記ソース領域と対向する蓄積電極コンタクト領域
である一対のドレイン領域及びそれぞれのドレイン領域
上に在る電荷蓄積キャパシタで構成される一対のメモリ
・セルを基本単位とするユニット・セルを備え、該ユニ
ット・セルを一本のビット線の両側に沿わせる共に一方
の側に対して他方の側が２ピンチずれた状態で規則的に
配列して一本のユニット・セル列をなし且つ両ユニット
・セル列を構成する前記基本単位のユニット・セルは全
て前記一本のピント線に接続されてなるよう構成する。

〔産業上の利用分野〕

本発明は、ビット線対メモリ・セルの配置構成を改良し
た半導体記憶装置に関する。

近年、ダイナミック・ランダム・アクセス・メモリ　（
ｄｙｎａｍｉｃ　　ｒａｎｄｏｍ　　ａｃｃｅｓ　ｓ　
　ｍ’ｅｍｏ　ｒ　ｙ　：　ＤＲＡＭ）は更に高集積化
が進展し、例えば１６Ｍビットのものが実用化されよう
としている状態にある。

そのようなりＲＡＭに於いては、消費電力が著しく増大
するのは当然であり、従って、それに起因する多くの問
題を回避する為の対策が必要となる。例えば、前記した
ように消費電力が大きいことから、発熱量が大になって
、従来の標準的なパッケージがもたないので、回路を改
良して発熱を抑制するなどもその一つである。

〔従来の技術〕

現在までに、ＤＲＡＭは種々な面で長足の進歩を遂げて
来た。例えば、ビット線にしても、オープン・ビット線
形式から、雑音に耐性があるフォールデソト・ビット線
形式が現れ、また、メモリ・セルに於ける電荷蓄積キャ
パシタにしても、通常の三次元スタックド・キャパシタ
から始まって、電荷蓄積量が飛躍的に増大した樹枝状多
層スタックド・キャパシタが現れ、更に、その樹枝状多
層スタックド・キャパシタを改良したものが実現されて
いる。

第１５図乃至第１７図は通常の三次元スタックド・キャ
パシタを持つＤＲＡＭ　（要すれば、「日経エレクトロ
ニクスＪ　　１９８５　６−３　　第２０９頁乃至第２
３１頁　参照）を説明する為の要部平面図、第１５図に
見られる線Ｘ−Ｘに沿う要部切断側面図、要部回路図を
それぞれ表している。

図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコン（ＳｉＯｚ）からなるフィールド絶縁膜、３は
５ｉ０２からなるゲート絶縁膜、４１及び４！はワード
線である多結晶シリコンからなるゲート電極、５はビッ
ト線コンタクト領域であるｎ＋型ソース領域、６は電荷
蓄積キャパシタの蓄積電極コンタクト領域であるｎ＋型
ドレイン領域、７はＳ　ｉ　Ｏ２からなる眉間絶縁膜、
８は電荷蓄積キャパシタの多結晶シリコンからなる蓄積
電極、９は電荷蓄積キャパシタのＳ　ｉ　Ｏ２からなる
誘電体膜、１０は電荷蓄積キャパシタの多結晶シリコン
からなる対向電極（セル・プレート）、１１は燐珪酸ガ
ラス（ｐｈｏｓｐｈｏｓ　ｉ　１１ｃａｔｅ　　ｇｌａ
ｓｓ：ＰＳＧ）からなる眉間絶縁膜、１２はアルミニウ
ム（ＡＩ）からなるビット線をそれぞれ示している。

このメモリ・セルに於いては、電荷蓄積キャパシタに蓄
積された電荷が記憶情報であるから、その電荷蓄積キャ
パシタに於ける容量が大きいほどＳ／Ｎが良好になる。

然しなから、ＤＲＡＭが微細化されるにつれ、電荷蓄積
キャパシタも面積を縮小しなければ成らない旨の制約を
受け、容量の不足が懸念されるようになった。

そこで、電荷蓄積量を飛躍的に増大させた樹枝状多層ス
タックド・キャパシタが登場した。

第１８図は樹枝状多層スタックド・キャパシタを持つＤ
ＲＡＭ　（要すれば、特願昭６２−２２０６３号を参照
）の要部切断側面図を表し、第１５図乃至第１７図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。

図から明らかなように、電荷蓄積キャパシタシこ於ける
蓄積電極８、誘電体膜９、対向電極１０はそれぞれ樹枝
状に張り出した部分をもっていることから、その容量は
第１５図に見られる電荷蓄積キャパシタに比較すると増
加していることが明らかであり、この構成を採る限り、
例えば１６ＭビットのＤＲＡＭのように、更に微細化す
る必要があるものに於いても充分に対処することができ
、容量に関しては何等の不安もなくなったと考えて良い
。

ところで、前記説明したように、第１８図に見られるＤ
ＲＡＭは容量に関しては充分であるが、大容量化したこ
とに起因して製造プロセスの面で問題が残った。即ち、
電荷蓄積キャパシタの丈が高くなったことに依って段差
が大きくなり、ビット線１２の形成が困難になったこと
である。然しなから、このような問題も既に解決された
。

第１９図は第１８図に見られるＤＲＡＭを改良したそれ
を説明する為の要部切断側面図を表し、第１８図に於い
て用いた記号と同記号は同部分を示すか或いは同じ意味
を持つものとする。

図に於いて、１３は窒化シリコン（Ｓｉ３Ｎ４）からな
る層間絶縁膜、１４はＳ　ｉ　Ｏ２からなる眉間絶縁膜
、１５，１７．１９は多結晶シリコンからなる蓄積電極
、２０はＳ　ｉ　Ｏ２からなる誘電体膜、２１は多結晶
シリコンからなる対向電極（セル・プレート）をそれぞ
れ示している。尚、ビット！ｖ１１２は多結晶シリコン
とタングステン・シリサイド（ＷＳｉｚ）を積層して構
成されている。

ここに見られるＤＲＡＭでは、ビット線１２が耐熱性材
料で構成されていることから、製造プロセスの初期の段
階、特に、電荷蓄積キャパシタを形成する前、従って、
大きな段差が存在しない状態で形成することができるの
で、第１８図に見られるＤＲＡＭの問題を完全に解消す
ることができるばかりか、電荷蓄積キャパシタに於ける
樹枝状の張り出し部分を更に多層にして大容量化するこ
とが可能である。

〔発明が解決しようとする課題〕

前記したように、ＤＲＡＭを微細化するに際して、ビッ
ト線下層配置の樹枝状多層スタックド・キャパシタを採
用することに依って、電荷蓄積キャパシタの容量に関す
る問題は殆ど解消されたと考えて良いが、更に大容量の
ＤＲＡＭ、例えば、１６ＭビットのＤＲＡＭを商業的に
実用化するには未だ問題なしとは言えない。

即ち、ビット線については、前記したように、オープン
・ビット線形式から雑音抑止に有利なフォールプツト・
ビット線形式に進化した旨を説明したが、前記樹枝状多
層スタックド・キャパシタを採用することで、微細化し
た場合にも充分な容量を確保して良好なＳ／Ｎを得るこ
とができる見通しがついた現在となってみれば、フォー
ルプツト・ビット線形式に比較してビット線容量を小さ
くして出力信号電圧の増加及び消費電力の低減を図るこ
とができるオープン・ビット線形式の方が好ましい状態
となってきた。

唯、従来のオープン・ビット線形式そのもののＤＲＡＭ
では、ビット線容量の低減はそれ程期待できないし、長
年、フォールプツト・ビット線形式で培ってきたプロセ
ス的に確立した技術を無にすることは得策ではないので
、それを活かした新たなオープン・ビット線形式のＤＲ
ＡＭが必要と考えられる。

ここでビット線に於ける寄生容量に関して説明しよう。

第１５図乃至第１９図について説明した電荷蓄積キャパ
シタの容量をＣｅ、Ｌいビット線１２に寄生する容量を
Ｃ６い初期ビット線電圧■。、蓄積キャパシタ電圧Ｖｌ
、ワード線オン電圧■とすると、ワード線４１がオンに
なった場合、ＣＩＬＶＯ＋　ＣＣＩＩＬＬ−（Ｃｓｔ”
Ｃｃ＊ｔｔ）　Ｖであり、出力信号電圧はビット線容量
と電荷蓄積キャパシタ容量の比に大きく依存する。従っ
て、ビット線容量は可能な限り小さくすることが好まし
い。

また、ＤＲＡＭに於いては、情報の消滅を防ぐ為、一定
周期毎にリフレッシュ、即ち、読み出し再書込み動作を
実施する。この再書込みの際、ビット線を電源電圧まで
充電し、電荷蓄積キャパシタにハイ・レベル（“Ｈ”レ
ベル）を書き込む必要があり、この充電電流が全消費電
力の２程度を占める。この充放電電流は、当然、ビット
線容量、に比例することになるから、この面でも小さく
することが望まれる。

このようなことから、ＤＲＡＭの集積度が増大すると、
消費電力は飛躍的に増大し、低価格の集積回路封止材で
あるプラスチック・パッケージは熱的な限界を越えるよ
うな状態になる。

さて、では、ビット線容量の低減をどのようにして実施
するかであるが、これについて最も簡単で確実な手段は
、ビット線の長さを短くすることである。

第２０図は従来のフォールプツト・ビット線形式のＤＲ
ＡＭを説明する為の要部平面図を表している。

図に於いて、４．及び４２はワード線、７Ａ、。

及び７Ａｚ＋はビット線コンタクト窓、７Ｂ１．及び７
Ｂ２１は蓄積電極コンタクト窓、８１１及び８□、は蓄
積電極、１２．及び１２ｚはビット線、２３．。

及び２３゜は活性領域をそれぞれ示している。尚、図の
右端に示した目盛に於けるａは最小線幅、ｂ及びＣは位
置合わせ余裕であり、これらについては後に説明する。

また、活性領域に於いては、ビット線コンタクト窓が設
けられている側はソース領域、そして、蓄積電極コンタ
クト窓が設けられている側はドレイン領域であることは
云うまでもない。

第２１図は第２０図に見られるＤＲＡＭに於けるセンス
増幅器（Ｓ／Ａ）　、ビット線、メモリ・セルそれぞれ
の対応関係を解説する為の要部説明図を表し、第２０図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。　　・ 図に於いて、１２．並びに１２．はビット線、２４１並
びに２４□はセンス増幅器、ＭＣはメモリ・セルをそれ
ぞれ示している。尚、メモリ・セルＭＣは２個を−組み
にしてユニット・セルを構成している。

このフォールプツト・ビット線形式のＤＲＡＭに於いて
は、ビット線１２．．１２□　・・・・が長大なものに
なっていて、大きな容量が寄生していることは勿論であ
る。

ところで、前記説明した従来のフォールプツト・ビット
線形式のＤＲＡＭは、ビット線容量が大きいのもさるこ
とながら、メモリ・セルの面積についても問題がある。

ここで、第２０図並びに第２１図に見られるＤＲＡＭの
センス増幅器ピンチについて考察して見よう。

第２２図（Ａ）並びに（Ｂ）と第２３図（Ａ）並びに（
Ｂ）は位置合わせ余裕について説明する為のＤＲＡＭの
要部切断側面図を表している。

図に於いて、３１はシリコン半導体基板、３２は５ｉ０
２からなる絶縁膜、３３は第一層目の多結晶シリコン電
極、３４は第二層目の多結晶シリコン電極をそれぞれ示
している。

第２２図は位置合わせ余裕すをもたせる意味を説明して
いる。即ち、（Ａ）に見られるように多結晶シリコン電
極３４が位置合わせ余裕すをもつように大きめに形成し
ないと、（Ｂ）に見られるように、そのパターニング時
に電極コンタクト窓との間にずれを生じた場合、下地の
シリコン半導体基板３１がエツチングされてしまう。

第２３図は位置合わせ余裕Ｃをもたせる意味を説明して
いる。即ち、（Ａ）に見られるように多結晶シリコン電
極３４をシリコン半導体基板３１にコンタクトさせる為
の電極コンタクト窓と多結晶シリコンを極３３との間に
位置合わせ余裕Ｃをもつように絶縁膜３２の選択的エツ
チングをしないと、（Ｂ）に見られるように、多結晶シ
リコン電極３３と多結晶シリコン電極３４との間に短絡
を生ずることになる。

このようなことから、位置合わせ余裕については、ｂ＜
ｃであることが理解されよう。

さて、前記位置合わせ余裕す及びＣ１最小線幅ａを採り
入れて第２０図に見られるＤＲＡＭについてセンス増幅
器ピッチを計算する。

この場合、図の右端に表示しである目盛を全て加算すれ
ば良く、 センス増幅器ピッチ＝４ａ＋４ｃ となっている。

このセンス増幅器ピッチをＤＲＡＭとしての機能や特性
に影響を与えることなく更に小さくできれば、当然、メ
モリ・セルの面積は小さくなるのであるから、高集積化
する上で良い結果を生むことになる。

本発明は、従来の製造プロセスを全く変更することなく
、ビット線容量を小さくして消費電力の低減を可能にす
ると共にＤＲＡＭの特性及び機能に影響を与えることな
くメモリ・セル面積の縮小化を実現しようとする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明する為のセンス増幅器（Ｓ
／Ａ）　、ビット線、メモリ・セルそれぞれの対応関係
を解説する為の要部説明図を表し、第２１図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。

図から明らかなように、本発明のＤＲＡＭに於いては、
ユニット・セルの配置は第２１図について説明した従来
のフォールプツト・ビット線形式に依るＤＲＡＭと全く
変わりない。即ち、隣接するユニット・セル列に於ける
各ユニット・セルが相互に２ピンチ宛ずれた千鳥状に配
置されている。

第２図はビット線及びセンス増幅器を省略してユニット
・セルのみを表した要部説明図であり、第１図に於いて
用いた記号と同記号は同部分を示すか或いは同し意味を
持つものとする。

この図に依ると、ユニット・セルの配置関係が明瞭に把
握できよう。

さて、本発明に於けるＤＲＡＭと従来のフォールプツト
・ビット線形式のＤＲＡＭとが相違している点は、前記
したように２ピンチずれている一本のユニット・セル列
が一本のビット線に接続されてオープン・ビット線形式
を採っていることである。

このようにすると、ビット線の長さは第２１図について
説明したフォールプツト・ビット線形式に比較するとＡ
となり、その分だけ寄生容量も少なくなることは明らか
である。

また、後に、実施例に基づき具体的に説明するが、セン
ス増幅器ピッチは第２１図について説明したフォールプ
ツト・ビット線形式のものと比較すると小さくすること
ができ、従って、メモリ・セルの面積も小さくすること
ができる。尚、この場合、ＤＲＡＭの機能及び特性が損
なわれないことは勿論である。

本発明に於いて、センス増幅器ピンチを小さくすること
ができたのは、前記したユニット・セルの配置関係に負
うところが大きい。

因みに、従来のオープン・ビット線形式に於けるユニッ
ト・セルの配置は、一本のビット線の片側に直線状に列
をなしていて、しかも、各ビット線に接続されているユ
ニット・セルのピンチは同じであり、例えば％ピッチ宛
ずらすようなことはしていない。

前記したようなことから、本発明の半導体記憶装置では
、ビット線コンタクト領域である一つのソース領域（例
えばｎ１型ソース領域）及び該ソース領域の両側をビッ
ト線（例えばビット線１２など）と交わる方向に延在す
る一対のワード線であるゲート電極（例えばゲート電極
４．，４．など）及びチャネル領域を介して前記ソース
領域と対向する蓄積電極コンタクト領域である一対のド
レイン領域（例えばｎ１型ドレイン領域６）及びそれぞ
れのドレイン領域上に在る電荷蓄積キャパシタ（例えば
多結晶シリコン膜１５，１７．１９からなる蓄積電極、
誘電体膜２０、対向電極２１などからなる）で構成され
る一対のメモリ・セル（例えば２個のメモリ・セルＭＣ
）を基本単位とするユニット・セルを備え、該ユニット
・セルは一本のビット線の両側に沿わせると共に一方の
側に対して他方の側が２ピンチずれた状態で規則的に配
列して一本のユニット・セル列となし且つ両ユニット・
セル列を構成する前記基本単位のユニット・セルは全て
前記一本のビット線に接続されてなるよう構成する。

〔作用〕

前記手段を採ることに依り、ユニット・セルの配置は従
来のフォールプツト・ビット線形式と全く同じでありな
がら、ビット線の長さが２になるから寄生容量もＡとな
り、従って、出力信号電圧は２倍程度に向上し、そして
、消費電力は２程度に低減される。また、二側のユニッ
ト・セル列に対して一本のビット線が対応するようにし
であることから、メモリ・セル・アレイ内のピント線の
本数は２になり、従って、ビット線間隔を大きくして短
絡を防止したり、活性領域にビット線コンタクト用凸部
を設ける必要がなく、素子分離幅を大きくして活性領域
どうしの短絡を防止したり、活性領域面積を小さくして
α線など放射線の入射確率を低減することでソフト・エ
ラー耐性を向上することができる。

ここで、活性領域に設けるビット線コンタクト用凸部に
ついて更に詳細に説明する。これは、例えば、第２０図
に見られるビット線コンタクト窓７Ａ１．の近傍を参照
すると判り易いのであるが、ビット線コンタクト窓７Ａ
１１に対応させる為に活性領域を横方向に張り出した部
分を指していて、このような構成にする理由は、ビット
％１１２　、及び１２□を分離させる間隔を充分に確保
する為、ビット線コンタクト窓？Ａｚを蓄積電極コンタ
クト窓７Ｂ１１に比較して紙面の上方にずらせて配設し
であることから必要になるものである。

〔実施例〕

第３図は本発明一実施例の要部平面図を表し、第２０図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。

図に於いて、７Ａ、□並びに７Ａｚ□はビット線コンタ
クト窓、７Ｂ＋ｚ並びに７Ｂ２□は蓄積電極コンタクト
窓、８１□並びに８□２は蓄積電極、２３３１並びに２
３４１は活性領域をそれぞれ示している。

第１図及び第３図に見られるＤＲＡＭに於けるセンス増
幅器ピッチについて計算する。

これは、第２０図及び第２１図に見られる従来例で行っ
たのと同様にすれば良く、第３図の右端に表示しである
目盛全てを加算するものであり、センス増幅器ピッチ＝
４３＋２ｂ＋２０となる。従って、第２０図及び第２１
図に見られる従来例が４ａ＋４ｃであったのと比較する
と明らかに小さい。ここで、 ａ＝０．７　（μｍ〕 ｂ＝０．３　Ｃμｍ〕 ｃ＝０．４５　Ｃμｍ〕 程度として計算してみると、本発明に依る場合、６．５
〔％〕程度小さくなる。

第４図乃至第１４図は本発明一実施例を製造する場合を
解説する為の工程要所に於ける半導体記憶装置の要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、第１図乃至第３図及び第１５図乃至第２３図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。また、第４図乃至第１４図では
第３図に於いて略１メモリ・セル分をＸ方向に切断して
表しである。

第４図参照 （１１Ｓ　ｉ　３　Ｎ４膜など耐酸化性マスクを用いた
選択的熱酸化法を適用することに依り、ｐ型シリコン半
導体基板１に５ｉｏｚからなるフィールド絶縁膜２を形
成する。

次いで、前記耐酸化性マスクを除去してｐ型シリコン半
導体基板１に於ける活性領域を表出させる。

次いで、同じく熱酸化法を適用することに依り、Ｓ　ｉ
　Ｏ２からなるゲート絶縁膜３を形成する。

次いで、化学気相堆積（ｃｈｅｍｉｃａｌｖａｐｏｒ　
　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに
依り、多結晶シリコン膜を形成する。

次いで、通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及び反応性イオン・エツチング（ｒｅａ
ｃｔｉｖｅ　　ｉｏｎ　　ｅｔｃｈｉｎｇ：ＲＩＥ）法
を適用することに依り、前記多結晶シリコン膜のパター
ニングを行ってワード線であるゲート電極４１及び４□
などを形成する。

次いで、イオン注入法を適用することに依り、ゲート電
極４．及び４□をマスクとしてｎ型不純物の導入を行い
、また、活性化の為の熱処理を行ってビット線コンタク
ト領域であるｎ＋＋ソース領域５及び蓄積電極コンタク
ト領域であるｎ＋型トドレイン領域６形成する。

第５図参照 （２１ＣＶＤ法を適用することに依り、Ｓ　ｉ　０２か
らなる眉間絶縁膜７を形成する。尚、この層間絶縁膜７
にはＳ　ｉ　３　Ｎ　４を採用することもできる。

次いで、通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びＲＩＥ法を適用することに依り、眉
間絶縁膜７の選択的エツチングを行ってビット線コンタ
クト窓７Ａを形成する。

第６図参照 ＋３１ＣＶＤ法を適用することに依り、多結晶シリコン
膜を形成する。

次いで、ＣＶＤ法を適用することに依り、タングステン
（Ｗ）膜を形成する。

次いで、通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びＲＩＢ法を適用することに依り、前
記多結晶シリコン膜及びＷ膜のパターニングを行ってビ
ット線１２を形成する。

次いで、熱処理を行って、ビットｖＡ１２に於ける多結
晶シリコンとＷとを反応させてタングステン・シリサイ
ド（ＷＳｉ２）にする。

第７図参照 （４１ＣＶＤ法を適用することに依り、５ｉ３Ｎ４から
なる層間絶縁膜１３を形成する。

第８図参照 ＜５１ＣＶＤ法を適用することに依り、５ｉｏ２膜１４
、不純物含有多結晶シリコン膜１５．５ｉ０２膜１６、
不純物含有多結晶シリコン膜１７．５ｉ０２膜１８を順
に成長させる。

第９図参照 （６）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びＲＩＥ法を適用することに依り、５ｉ
ｏ２膜１８などの選択的エツチングを行って表面からｎ
＋型トドレイン領域６表面に達する蓄積電極コンタクト
窓７Ｂを形成する。

第１０図参照 （７１ＣＶＤ法を適用することに依り、不純物含有多結
晶シリコン膜１９を成長させる。

第１１図参照 （８）　　通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセス並びにＲＩＥ法を適用することに依り
、不純物含有多結晶シリコン膜１９．５ｉ０２１１１１
Ｂ、不純物含有多結晶シリコン膜１７、Ｓ　ｉ０２膜１
６、不純物含有多結晶シリコン膜１５のパターニングを
行って蓄積電極パターンを形成する。

第１２図参照 （９）　　フン酸をエンチャントとする浸漬法を適用す
ることに依り、Ｓ　ｉ０２膜１８及び１６を除去する。

この工程に依って樹枝状多層蓄積電極が完成されたこと
になる。

第１３図参照 αω　熱酸化法を通用することに依り、不純物含有多結
晶シリコン膜１９．１７．１５の各表面にＳ　ｉ　Ｏ２
からなる誘電体膜２０を形成する。

第１４図参照 αω　ＣＶＤ法を適用することに依り、不純物含有多結
晶シリコンからなる対向電極（セル・プレート）２１を
形成する。

（２）　この後、通常の技法を適用することに依り、パ
ッシベーション膜、ボンディング・パッドなどを形成し
て完成する。

〔発明の効果〕

本発明に依る半導体記憶装置に於いては、ユニット・セ
ルを一本のビット線の両側に沿わせると共に一方の側に
対して他方の側が２ビッチずれた状態で規則的に配列し
て一本のユニット・セル列となし且つ両ユニット・セル
列を構成する各ユニット・セルが全て前記一本のビット
線に接続されてなるよう構成する。

前記構成を採ることに依り、ユニット・セルの配置は従
来のフォールデソト・ビットｂｉ形式と全く同じであり
ながら、ビ・ノド線の長さが２になるから寄生容量もＡ
となり、従って、出力信号電圧は２倍程度に向上し、そ
して、消費電力は２程度に低減される。また、二側のユ
ニット・セル列に対して一本のビット線が対応するよう
にしであることから、メモリ・セル・アレイ内のビット
線の本数は２になり、従って、ビット線間隔を大きくし
て短絡を防止したり、活性領域にビット線コンタクト用
凸部を設ける必要がなく、素子分離幅を大きくして活性
領域どうしの短絡を防止したり、活性領域面積を小さく
してα線など放射線の入射確率を低減することでソフト
・エラー耐性を向上できるなど多くの効果を奏すること
ができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する為の半導体記憶装置の
要部説明図、第２図は第１図に見られるユニット・セル
の配置を説明する為の要部説明図、第３図は本発明一実
施例の要部平面図、第４図〜第１４図は本発明一実施例
を製造する場合を説明する為の工程要所に於ける半導体
記憶装置の要部切断側面図、第１５図は従来の半導体記
憶装置を説明する為の要部平面図、第１６図は第１５図
に見られる線Ｘ−Ｘに沿う要部切断側面図、第１７図は
第１５図に見られる半導体記憶装置の要部回路図、第１
８図は樹枝状多層スタックド・キャパシタを有する半導
体記憶装置の要部切断側面図、第１９図は改良された半
導体記憶装置の要部切断側面図、第２０図はフォールプ
ツト・ビット線形式の半導体記憶装置を説明する為の要
部平面図、第２１図は第２０図に見られる半導体記憶装
置に於ける諸部分の配置を解説する為の要部説明図、第
２２図（Ａ）並びに（Ｂ）と第２３図（Ａ）並びに（Ｂ
）は位置合わせ余裕について説明する為の半導体記憶装
置の要部切断側面図をそれぞれ示している。 図に於いて、工はｐ型シリコン半導体基板、２はＳ　ｉ
　Ｏ２からなるフィールド絶縁膜、３はＳｉＯ２からな
るゲート絶縁膜、４Ｉ並びに４□はワード線である多結
晶シリコンからなるゲート電極、５はビット線コンタク
ト領域であるｎ＋＋ソース領域、６は電荷蓄積キャパシ
タの蓄積電極コンタクトＭＢ域であるｎ＋型トドレイン
領域７はＳ　ｉ　Ｑ　２からなる眉間絶縁膜、８は電荷
蓄積キャパシタの多結晶シリコンからなる蓄積電極、９
は電荷蓄積キャパシタのＳ　ｉ　Ｏ２からなる誘電体膜
、１ｏは電荷蓄積キャパシタの多結晶シリコンからなる
対向電極（セル・プレート）、１１はＰＳＧからなる眉
間絶縁膜、１２はＡＩ！或いはＷ　Ｓ　ｉ　２からなる
ビット線をそれぞれ示している。 Ｃ ム　Ｏ−００−００−０ ０−ＯＭ　　　　　　０−０ Ｍ　　　　　　Ｍ　　　　　Ｏ−０ 第２図 第４図 一実施例を製造する場合１こついて説明する為の工程要
所に於ける半導体記憶装置の要部切断側面図第５図 第６図 第７図 第８図 第１１図 第１２図 第１５図 第１６図 改良された￥導体記憶装置の要部切断側面図第１９図 第２１図 （Ａ）　　　　　　　　　　　　　　　　（Ｂ）第２２
図 （Ａ）’　　　　　　　　　　（Ｂ） 第２３図

Claims (1)

1. 【特許請求の範囲】 ビット線コンタクト領域である一つのソース領域 及び該ソース領域の両側をビット線と交わる方向に延在
   する一対のワード線であるゲート電極及びチャネル領域
   を介して前記ソース領域と対向する蓄積電極コンタクト
   領域である一対のドレイン領域 及びそれぞれのドレイン領域上に在る電荷蓄積キャパシ
   タ で構成される一対のメモリ・セルを基本単位とするユニ
   ット・セルを備え、 該ユニット・セルを一本のビット線の両側に沿わせると
   共に一方の側に対して他方の側が１／２ビッチずれた状
   態で規則的に配列して一本のユニット・セル列となし且
   つ両ユニット・セル列を構成する前記基本単位のユニッ
   ト・セルは全て前記一本のビット線に接続されてなるこ
   と を特徴とする半導体記憶装置。