DE19603084B4 - Halbleiterspeichervorrichtung mit Bitleitungsabschnitten - Google Patents

Halbleiterspeichervorrichtung mit Bitleitungsabschnitten Download PDF

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Abstract

Halbleiterspeichervorrichtung, mit
ersten und zweiten Bitleitungsabschnitten von Bitleitungen (231, 232; 233, 234) mit je einer ersten und einer zweiten parasitären Kapazität; einem Schalter-Schaltkreis, der zwischen dem Ende des ersten und dem zweiten Bitleitungsabschnitt verbunden ist;
einem Leseverstärker (241, 242), der mit dem anderen Ende des ersten Bitleitungsabschnitts verbunden ist und der über den Schalter-Schaltkreis und den ersten Bitleitungsabschnitt mit dem zweiten Bitleitungsabschnitt verbunden ist;
einer ersten Speicherzelle, die mit dem ersten Bitleitungsabschnitt verbunden ist und einen ersten Kondensator (C1) mit einer ersten Kapazität aufweist;
einer zweiten Speicherzelle, die mit dem zweiten Bitleitungsabschnitt verbunden ist und einen zweiten Kondensator (C2) mit einer zweiten Kapazität aufweist;
einem Steuerkreis, mit welchem der Schalter-Schaltkreis so steuerbar ist, daß bei Zugriff auf die erste Speicherzelle der Schalter-Schaltkreis durch den Steuerkreis nicht-leitend gemacht wird, um den ersten Bitleitungsabschnitt und den zweiten Bitleitungsabschnitt zu trennen, und bei Zugriff auf die zweite Speicherzelle...

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Anspruchs 1 und insbesondere auf eine Halbleiterspeichervorrichtung mit Bitleitungsabschnitten, die so konstruiert sind, daß sie parasitäre Kapazität entlang der Bitleitungen ausschalten.
  • In letzter Zeit fand der dynamische Direktzugriffsspeicher, der auch als Speicher mit wahlfreiem Zugriff oder RAM bezeichnet wird (DRAM), als Speichervorrichtung mit großer Kapazität weitverbreite Verwendung. Derartige Speichervorrichtungen weisen jedoch lange Bitleitungen auf und deshalb ist ihr Stromverbrauch relativ hoch. Zur Lösung dieses Problems wurde in der japanischen Offenlegungsschrift Hei 5-54633 eine Halbleitervorrichtung vorgeschlagen. Dieser Halbleiterspeicher ist ein DRAM, bei dem ein MIS (Metall-Isolator-Halbleiter)-Transistor und ein Kondensator verwendet wird, und eine Prinzipskizze dieses Halbleiterspeichers ist in 6 gezeigt.
  • Dieser Halbleiterspeicher weist eine Vielzahl von Speicherzellen 611-618, die in Form einer Matrix mit Reihen und Spalten angeordnet sind, eine Vielzahl von Wortleitungen 621-624, damit die Vielzahl von Speicherzellen 611-618 zu je einer Spalte zugleich ausgewählt werden kann, und Zellenbereiche 661 und 662 auf, die die Vielzahl von Speicherzellen 611-618 enthalten und eine Vielzahl von Bitleitungen 631-634 zur Datenübertragung von den Speicherzellen 611-618 aufweisen, die durch die Wortleitungen 621-624 ausgewählt werden. Jeweilige Bitleitungspaare 631 und 632, 633 und 634 sind mit Leseverstärkern 641 bzw. 642 verbunden. Die Wortleitungen 621-624 sind mit ei nem Wortleitungs-Dekodierer 65 und auch mit jeweiligen Speicherzellen 611-618 verbunden. Die Elemente des Wortleitungs-Dekodierer 65 sind mit einer Adressleitung 68 verbunden. Die Leseverstärker 641 und 642 und der Wortleitungs-Dekodierer 65 sind in peripheren Bereichen der Zellenbereiche 661 und 662 angeordnet.
  • Diese Speichervorrichtung weist einen Schalter-Schaltkreis 67 mit einer Vielzahl von Metalloxid-(MOS)-Transistoren auf. Der Schalter-Schaltkreis 67 ist zwischen den Speicherzellenbereichen 661 und 662 vorgesehen, um den in den Bitleitungen 631-634 fließenden Ladungs- und Entladungsstrom zu verringern. Der Schalter-Schaltkreis 67 und die mit ihm verbundenen Bitleitungen 633 und 634, die wiederum auf der rechten Seite des Zellenbereichs 662 mit dem Leseverstärker 642 verbunden sind, sind mit einer Signalleitung 67a verbunden, während der Schalter-Schaltkreis 67 und die mit ihm verbundenen Bitleitungen 631 und 632, die wiederum auf der linken Seite des Zellenbereichs 661 mit dem Leseverstärker 641 verbunden sind, sind mit einer Signalleitung 67b verbunden. Wenn durch den Wortleitungs-Dekodierer 65 eine der Wortleitungen 623 und 624 ausgewählt wird, macht ein Steuerkreis 69 MOS-Transistoren 671 und 672 in dem Schalter-Schaltkreis 67 nicht-leitend. Darüberhinaus macht ein Steuerkreis 69, wenn durch den Wortleitungs-Dekodierer 65 eine der Wortleitungen 621 und 622 ausgewählt wird, MOS-Transistoren 673 und 674 im Schalter-Schaltkreis 67 nicht-leitend. Daher beträgt der in den Bitleitungen 631-634 fließende Ladungs- und Entladungsstrom in einem solchen Fall etwa 3/4 dessen, was er bei Nichtvorhandensein der MOS-Transistoren 671-674 betragen würde.
  • Die Speicherzellenbereiche 661 und 662 sind, wie es in 7 gezeigt ist, in einer herkömmlichen Anordnung ausgebildet. Diese zeigt als ein Beispiel die Anordnung einer gestapelten Zelle, die auf den Bitleitungen 631-634 Kondensatoren bildet. Diese Zellen sind so angeordnet, daß die Wortleitungen 621-624 und die Bitleitungen 631-634 orthogonal zueinander liegen, und gestapelte Kondensatoren 74 derselben Größe auf Kondensatorkontakten 75 angeordnet sind. Jeder Source-Drain-Bereich 73 ist durch Kontakte 75 mit einem gestapelten Kondensator 74 verbunden, und Bitleitungen 631-634 sind durch Kontakte 72 verbunden. Somit weisen alle Speicherzellen denselben Aufbau auf, und alle Kondensatoren weisen dieselbe Kapazität auf.
  • Der oben erwähnte Halbleiterspeicher weist entlang der Bitleitungen 631-634 eine verringerte parasitäre Kapazität auf, wenn eine der Speicherzellen 613, 614, 615 und 616 durch den Wortleitungs-Dekodierer 65 ausgewählt wird, da jede Bitleitung durch den Steuerkreis 69 in zwei Leitungen geteilt ist. Infolgedessen verlängert sich eine Ansprechzeit für einen Zugriff auf Speicherzellen 613, 614, 615 und 616. Wenn jedoch durch den Wortleitungs-Dekodierer 65 eine der Speicherzellen 611, 612, 617 und 618 ausgewählt wird, teilt der Steuerkreis 69 die dazugehörigen Bitleitungen 631-634 nicht in zwei Leitungen. Infolgedessen verlängert sich eine Ansprechzeit in diesem Fall nicht. Deshalb gibt es bei dieser herkömmlichen Speichervorrichtung eine Vielzahl von Ansprechzeiten. Als eine Gegenmaßnahme muß die Betriebszeit der Leseverstärker 641, 642 entsprechend der Signaldifferenz geändert werden, was zu einem komplizierten Schaltkreis führt. Da auch der Mindestwert des Lesesignals gleich demjenigen in dem Fall ist, in dem die Bitleitungen 631-634 nicht geteilt sind, muß der Mindestwert der Zellenkapazität ebenfalls gleich demjenigen in dem Fall sein, in dem die Bitleitungen 631-634 nicht in eine Vielzahl von Leitungen geteilt sind.
    •
  • Demgegenüber liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff von Anspruch 1 zu schaffen, die in der Lage ist, mit derselben Ansprechzeit auf alle ihre Speicherzellen zuzugreifen.
  • Diese Aufgabe wird erfindungsgemäß durch Anspruch 1 gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.
  • Bevorzugt ist es vorgesehen, daß die Halbleitervorrichtung der vorliegenden Erfindung eine Bitleitung, eine erste mit der Bitleitung verbundene Speicherzelle, wobei die erste Speicherzelle einen ersten Kondensator zur Datenspeicherung aufweist, wobei der erste Kondensator eine erste Kapazität aufweist, und eine zweite mit der Bitleitung verbundene Speicherzelle aufweist, wobei die zweite Speicherzelle einen zweiten Kondensator zur Datenspeicherung aufweist, wobei der zweite Kondensator eine zweite Kapazität aufweist, und sich die erste Kapazität von der zweiten Kapazität unterscheidet. Deshalb kann eine Zugriffszeit für das Zugreifen auf die erste Speicherzelle gleich einer Zugriffszeit für das Zugreifen auf die zweite Speicherzelle gemacht werden, da sich die erste Kapzität um ein vorher festgelegtes Ausmaß von der zweiten Kapazität unterscheidet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die oben erwähnte und andere Aufgaben und Merkmale der vorliegenden Erfindung gehen aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlicher hervor.
  • Es zeigen:
  • 1 eine Prinzipskizze, die einen Halbleiterspeicher gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
  • 2(A) eine Darstellung, die die Anordnung von Speicherzellen zeigt, die in dem in 1 gezeigten Halbleiterspeicher verwendet werden;
  • 2(B) und 2(C) Querschnittsansichten des in 2(A) gezeigten Aufbaus;
  • 3 eine Prinzipskizze, die einen Halbleiterspeicher gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
  • 4(A) und 4(B) Schaltkreisdiagramme jeder der beiden in 3 gezeigten Speicherzellenarten;
  • 5(A) eine Darstellung, die die Anordnung von Speicherzellen zeigt, die in dem in 3 gezeigten Halbleiterspeicher verwendet werden;
  • 5(B) und 5(C) Querschnittsansichten des in 5(A) gezeigten Aufbaus;
  • 6 eine Prinzipskizze, die einen herkömmlichen Halbleiterspeicher zeigt; und
  • 7 eine Darstellung, die die Anordnung von Speicherzellen zeigt, die in dem in 6 gezeigten herkömmlichen Halbleiterspeicher verwendet werden.
    •
  • Der in 1 gezeigte Halbleiterspeicher weist eine Vielzahl von Speicherzellen 2101-2116, die in Form einer Matrix mit Reihen und Spalten angeordnet sind, eine Vielzahl von Wortleitungen 251-258, um basierend auf einem Wortleitungs-Dekodierer 25 eine Spalte von Speicherzellen 2101-2116 auszuwählen, und Speicherzellenbereiche 261-264 auf, von denen jeder eine Spalte von Speicherzellen 2101-2116 enthält und eine Vielzahl von Bitleitungen 231-234 zur Datenübertragung von den Speicherzellen 2101-2116 aufweist, die durch den Wortleitungs-Dekodierer 25 ausgewählt werden. Ein Paar Bitleitungen 231, 232 und 233, 234 sind mit Leseverstärkern 241 bzw. 242 verbunden. Der Wortleitungs-Dekodierer 25 ist mit einer Adressenleitung 22 und mit allen Wortleitungen 251-258 verbunden. Die Leseverstärker 241 und 242 und der Wortleitungs-Dekodierer 25 sind in peripheren Bereichen der Zellenbereiche 261-264 angeordnet. Die Leseverstärker 241 und 242 sind alternativ auf der linken Seite des Speicherzellenbereichs 261 bzw. auf der rechten Seite des Speicherzellenbereichs 264 angeordnet.
  • Eine Vielzahl von MOS-Transistoren 271 und 272, 273 und 274 und 275 und 276 ist zwischen den Speicherzellenbereichen 261 und 262, den Speicherzellenbereichen 262 und 263 bzw. den Speicherzellenbereichen 263 und 264 vorgesehen, um den in den Bitleitungen 231-234 fließenden Ladungs- und Entladungsstrom zu verringern. Jede der Bitleitungen 231-234 ist durch die MOS-Transitoren 271-276 gleichmäßig in vier Leitungen aufgeteilt. Jeder der MOS-Tranistoren 271, 273 und 275 ist mit einer zugehörigen Signalleitung 291a, 292a bzw. 293a verbunden, und jeder der MOS-Tranistoren 272, 274 und 276 ist mit einer zugehörigen Signalleitung 291b, 292b bzw. 293b verbunden. Wenn durch den Wortleitungs-Dekodierer 25 eine bestimmte Wortleitung 251-258 ausgewählt wird, werden die angrenzend an jede Speicherzelle und auf der gegenüberliegenden Seite ihres dazugehörigen Leseverstärkers angeordneten Schalter 271-273 nichtleitend gemacht. Wenn durch den Wortleitungs-Dekodierer 25 zum Beispiel die Speicherzelle 2114 aüsgewählt wird, wird der mit der Signalleitung 293a verbundene MOS-Transistor 275 nichtleitend gemacht, um die Betriebslänge der Bitleitung 233 auf ein Viertel ihrer Gesamtlänge zu verringern. Daher beträgt der Ladungs- und Entladungsstrom etwa 5/8 desjenigen im Falle des Nichtvorhandenseins des MOS-Transitors 275.
  • Jede der Speicherzellen 2101-2116 weist einen MOS-Transistor und einen Kondensator auf, und jeder der Kondensatoren weist als eine Funktion der parasitären Kapazität entlang der Bitleitungen 231-234 eine unterschiedliche Kapazität auf. Die Speicherzelle 2104 weist zum Beispiel den kleinsten Kondensator C1 auf, da die parasitäre Kapazität der Bitleitung 231 am geringsten ist, wenn der MOS-Transistor 272 nicht-leitend gemacht wird und die Speicherzelle 2104 durch den Wortleitungs-Dekodierer 25 ausgewählt wird. Die Speicherzelle 2108 weist einen Kondensator C2 auf, der größer ist als der Kondensator C1 der Speicherzelle 2104, da die parasitäre Kapazität der Bitleitung 231 größer wird, wenn der MOS-Transitor 274 nichtleitend gemacht wird und die Speicherzelle 2108 durch den Wortleitungs-Dekodierer 25 ausgewählt wird. Ähnlich weist die Speicherzelle 2112 einen Kondensator C3 auf, der größer ist als der Kondensator C2, und die Speicherzelle 2116 weist den größten Kondensator C4 auf. Wenn die parasitäre Kapazität der Bitleitung am geringsten ist, ist der kleinste Kondensator C1 vorgesehen, die Bitleitung langsam zu laden oder zu entladen, um die ensprechenden Bitleitungen in einer bestimmten Zeit zu laden oder zu entladen, und wenn die parasitäre Kapazität der Bitleitung größer oder am größten ist, ist der größere oder größte Kondensator C2, C3 oder C4 vorgesehen, die Bitleitung schnell zu laden oder entladen, um die ensprechenden Bitleitungen in einer bestimmten Zeit zu laden oder zu entladen. Infolgedessen kann die Zugriffszeit zum Auslesen von Daten aus den verschiedenen Speicherzellen 2104, 2108, 2112 und 2116 gleich gemacht werden. Somit ist die Kapazität des Zellen-Kondensators vorzugsweise proportional zur parasitären Bitleitungs-Kapazität, wie C1 : C2 : C3 : C4 = PCL1 : PCL2 : PCL3 PCL4 eingestellt. Jedes der PCL1, PCL2, PCL3 und PCL4 geben eine parasitäre Kapazität der Bitleitung 231 an, wenn die Transistoren 272 nicht-leitend sind, die Transistoren 274 nicht-leitend sind, die Transistoren 276 nicht-leitend sind, bzw. alle Transistoren 272, 274 bzw. 276 leitend sind.
  • 2(A) zeigt die Anordnung der Speicherzellen, die in dem in 1 gezeigten Halbleiterspeicher verwendet werden. Der Aufbau der Speicherzelle entspricht der gestapelten Zellenart, bei der Kondensatoren 141 und 142 auf Bitleitungen 231-234 ausgebildet sind. Die Speicherzelle ist so ausgebildet, daß die Wortleitungen 257 und 258 orthogonal zu den Bitleitungen 231-234 sind, und gestapelte Kondensatoren 141 und 142 mit einer Größe, die proportional zur Kapazität der Bitleitungen ist, auf Kondensatorkontakten 15 angeordnet sind. Jeder Source-Drain-Bereich 16 ist durch die Kondensatorkontakte 15 mit den gestapelten Kondensator 141 und 142, und durch Kontakte 17 mit den Bitleitungen 231-234 verbunden. 2(B) und 2(C) zeigen je eine Querschnittsansicht entlang der Linien a-a' und b-b' gemäß 2(A). Diese Figuren zeigen den Speicherzellenbereich 264, in dem der Source-Drain-Bereich auf einem Halbleitersubstrat 11 ausgebildet ist, ein Feld-Isolator auf einem Halbleitersubstrat 11 ausgebildet ist, jede der Wortleitungen 257 und 258 über einen (in 2(B) nicht gezeigten) Gate-Isolator auf einem Halbleitersubstrat 11 ausgebildet ist, und der gestapelte Kondensator 141 oberhalb der Wortleitung 257 und der Bitleitung 231 ausgebildet und über den Kondensatorkontakt 15 mit dem Source-Drain-Bereich verbunden ist, wobei zwischen einer Gegenelektrode 12 und dem gestapelten Kondensator 141 eine Kapazität hergestellt wird.
  • 3 ist eine Prinzipskizze, die einen Halbleiterspeicher gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Dieser Halbleiterspeicher weist eine Vielzahl von Speicherzellen 3101-3116, die in Form einer Matrix mit Reihen und Spalten angeordnet ist, eine Vielzahl von Wortleitungen 351-358 zum Auswählen einer Spalte von Speicherzellen 3101-3116, und Zellenbereiche 361 und 362 auf, die eine Vielzahl von Speicherzellen 3101-3116 enthalten und eine Vielzahl von Bitleitungen 331-334 zur Datenübertragung von den Speicherzellen 3101-3116 aufweisen, die durch einen Wortleitungs-Dekodierer 35 ausgewählt werden. Ein Paar Bitleitungen 331 und 333, und 332 und 334 sind mit Leseverstärkern 341 bzw. 342 verbunden. Die Wortleitungen 351-358 sind mit dem Wortleitungs-Dekodierer 35 verbunden, und der Wortleitungs-Dekodierer 35 ist mit einer Adressenleitung 38 verbunden. Die Leseverstärker 341 und 342 und der Wortleitungs-Dekodierer 35 sind in peripheren Bereichen der Zellenbereiche 361 und 362 angeordnet. Die Leseverstärker 341 und 342 sind alternativ auf den linken und rechten Seiten der Zellenbereiche 361 bzw. 362 angeordnet. Die Bitleitungen 331 und 333 sind mit dem linken Leseverstärker 341 verbunden, und die Bitleitungen 332 und 334 sind mit dem rechten Leseverstärker 342 verbunden, und die Speicherzellen 3101-3116 sind diagonal angeordnet (vgl. 1989 ISSCC, Seiten 248-249, "A 45 ns 16 Mb DRAM with a Triple-Well Structure").
  • Bei dieser Ausführungsform verringert auch ein zwischen den Speicherzellenbereichen 361 und 362 vorgesehener Schalter-Schaltkreis 37 den in den Bitleitungen 331-334 fließenden Ladungs- und Entladungsstrom. Jede der Bitleitungen 331-334 ist durch den Schalter-Schaltkreis 37 in zwei Leitungen geteilt.
  • 4(A) und 4(B) zeigen den Aufbau jeder der in 3 gezeigten Speicherzellen. Die Speicherzellen 3101, 3102, 3105, 3106, 3111, 3112, 3115 und 3116 weisen einen solchen Aufbau auf, wie er in 4(B) gezeigt ist, so daß jede dieser Speicherzellen eine ganze Bitleitung 331-334 lädt. Deshalb weist jede dieser Speicherzellen zum schnellen Laden der Bitleitungen 331-334 einen Transistor TR1 und einen größeren Kondensator C12 auf. Die Speicherzellen 3103, 3104, 3107, 3108, 3109, 3110, 3113 und 3114 weisen einen solchen Aufbau auf, wie er in 4(A) gezeigt ist, so daß jede dieser Speicherzellen die Hälfte einer Bitleitung 331-334 lädt. Deshalb weist jede dieser Speicherzellen zum langsamen Laden der Bitleitungen 331-334 einen Transistor TR1 und einen kleineren Kondensator C11 auf.
  • 5(A) ist eine Darstellung, die die Anordnung des Speicherzellenbereichs 361 zeigt, der in dem in 3 gezeigten Halbleiterspeicher verwendet wird. Der Aufbau der Speicherzelle entspricht der gestapelten Zellenart, bei der Kondensato ren, wie im Falle von 2(A), oberhalb von Bitleitungen 331-334 ausgebildet sind. Die Wortleitungen 351-354 und die Bitleitungen 331-334 sind orthogonal zueinander, und die gestapelten Kondensatoren C11 und C12 mit einer Größe, die proportional zur zugehörigen Kapazität der Bitleitungen ist, sind auf Kondensatorkontakten 45 angeordnet. Bei diesem Beispiel sind, da die Bitleitungen 331-334 abwechselnd und die Speicherzellen diagonal angeordnet sind, Kondensatoren mit einer großen Fläche und Kondensatoren mit einer kleinen Fläche in der Richtung der Bitleitungen angeordnet. Infolgedessen kann, obwohl der Bereich geladen wird, eine rechtwinklige Form beibehalten werden (vgl. 1991 "Electronic Information Communication Learned Society Spring Season National Convention", Dokument Nr. C-665).
  • 5(B) und 5(C) sind Querschnittsansichten entlang der Linien a-a' und b-b' gemäß 5(A). Diese Figuren zeigen den Speicherzellenbereich 361, in dem der Source-Drain-Bereich 40 auf einem Halbleitersubstrat 11 ausgebildet und über einen Kontakt 44 mit der Bitleitung 331 verbunden ist, ein Feld-Isolator 13 auf einem Halbleitersubstrat 11 ausgebildet ist, jede der Wortleitungen 351-354 über einen (in 5(B) nicht gezeigten) Gate-Isolator oder direkt auf einem Halbleitersubstrat 11 ausgebildet ist, und die gestapelten Kondensatoren 41 und 42 oberhalb der Wortleitung 351-354 und der Bitleitung 331 ausgebildet und über den Kondensatorkontakt 45 mit dem Source-Drain-Bereich 40 verbunden sind, wobei zwischen der Gegenelektrode 12 und den gestapelten Kondensatoren 41 und 42 eine Kapazität hergestellt wird.
  • Wie oben beschrieben, werden entsprechend der vorliegenden Erfindung, im Gegensatz zur herkömmlichen Zellenanordnung, bei der die Zellenverstärker abwechselnd angeordnet sind und eine Bitleitung durch MOS-Transistoren in eine Vielzahl von Leitungen geteilt ist, die folgenden Vorteile erzielt:
    • 1. Da der Zellen-Kondensator eine zur parasitären Bitleitungs-Kapazität proportional gesetzte Kapazität aufweist, werden alle Signale aus den Zellen zueinander gleich. Infolgedesesen ist eine Anpassung der Lesezeit nicht notwendig, was eine Vereinfachung des Schaltkreises ermöglicht.
    • 2. In dem Fall, in dem eine Bitleitung in m Leitungssegmente geteilt ist, sind alle Lesesignale durch das Herstellungsverfahren mit Kondensatorengleichheit {(½m)(m + 1)Cbb + Cbs}/(Cbb + Cbs) mal so groß, wie wenn die Bitleitung ungeteilt ist, wodurch das Herstellungsverfahren eines Zellen-Kondensators vereinfacht wird.
  • Hier ist Cbb = der durch die Bitleitung beigetragene Teil der Bitleitungs-Kapazität, und
    Cbs = der durch den Leseverstärker beigetragene Teil der Bitleitungs-Kapazität.
  • Es ist festzuhalten, daß der Aufbau der Speicherzelle der gestapelten Zellenart, bei der Kondensatoren auf Bitleitungen angeordnet sein können, der gestapelten Zellenart, bei der Kondensatoren unterhalb der Bitleitungen angeordnet sein können, der gefurchten Zellenart, bei der Kondensatoren in Löchern ausgebildet sind, die in einem Halbleitersubstrat festgelegt sind, oder der ebenen Zellenart, bei der Kondensatoren auf der Oberfläche des Halbleitersubstrats ausgebildet sind, entsprechen kann.

Claims (4)

  1. Halbleiterspeichervorrichtung, mit ersten und zweiten Bitleitungsabschnitten von Bitleitungen (231, 232; 233, 234) mit je einer ersten und einer zweiten parasitären Kapazität; einem Schalter-Schaltkreis, der zwischen dem Ende des ersten und dem zweiten Bitleitungsabschnitt verbunden ist; einem Leseverstärker (241, 242), der mit dem anderen Ende des ersten Bitleitungsabschnitts verbunden ist und der über den Schalter-Schaltkreis und den ersten Bitleitungsabschnitt mit dem zweiten Bitleitungsabschnitt verbunden ist; einer ersten Speicherzelle, die mit dem ersten Bitleitungsabschnitt verbunden ist und einen ersten Kondensator (C1) mit einer ersten Kapazität aufweist; einer zweiten Speicherzelle, die mit dem zweiten Bitleitungsabschnitt verbunden ist und einen zweiten Kondensator (C2) mit einer zweiten Kapazität aufweist; einem Steuerkreis, mit welchem der Schalter-Schaltkreis so steuerbar ist, daß bei Zugriff auf die erste Speicherzelle der Schalter-Schaltkreis durch den Steuerkreis nicht-leitend gemacht wird, um den ersten Bitleitungsabschnitt und den zweiten Bitleitungsabschnitt zu trennen, und bei Zugriff auf die zweite Speicherzelle der Schalter-Schaltkreis durch den Steuerkreis elektrisch leitend wird, um den zweiten Bitleitungsabschnitt mit dem ersten Bitleitungsabschnitt zu verbinden; dadurch gekennzeichnet, daß die erste Kapazität kleiner als die zweite Kapazität ist.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine erste Zugriffszeit für einen Zugriff auf die erste Speicherzelle gleich einer zweiten Zugriffszeit für einen Zugriff auf die zweite Speicherzelle ist, wobei die ersten und zweiten Zugriffszeiten Zeiten zum Auslesen von Daten aus der ersten Speicherzelle und der zweiten Speicherzelle sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Speicherzelle einen ersten Transistor und einen ersten Kondensator aufweist, und die zweite Speicherzelle einen zweiten Transistor und einen zweiten Kondensator aufweist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Verhältnis der ersten Kapazität zur zweiten Kapazität gleich einem Verhältnis der ersten parasitären Kapazität zu einer Summe der ersten parasitären Kapazität und der zweiten parasitären Kapazität ist.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016390A (en) * 1998-01-29 2000-01-18 Artisan Components, Inc. Method and apparatus for eliminating bitline voltage offsets in memory devices
JP2000019709A (ja) * 1998-07-03 2000-01-21 Hitachi Ltd 半導体装置及びパターン形成方法
US6292387B1 (en) * 2000-01-20 2001-09-18 Micron Technology, Inc. Selective device coupling
DE60137788D1 (de) * 2001-12-27 2009-04-09 St Microelectronics Srl Architektur einer nichtflüchtigen Phasenwechsel -Speichermatrix
DE10301856B4 (de) 2003-01-17 2005-04-21 Infineon Technologies Ag Integrierter Speicher mit Trennschaltungen an Bitleitungs-Verkreuzungsstellen
DE10334125A1 (de) * 2003-07-25 2005-03-03 Infineon Technologies Ag Halbleiterspeichervorrichtung
US7274594B2 (en) * 2005-04-11 2007-09-25 Stmicroelectronics S.R.L. Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor
US7791976B2 (en) * 2008-04-24 2010-09-07 Qualcomm Incorporated Systems and methods for dynamic power savings in electronic memory operation
US8055958B2 (en) * 2008-12-11 2011-11-08 Samsung Electronics Co., Ltd. Replacement data storage circuit storing address of defective memory cell
WO2011096270A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101924231B1 (ko) * 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101952456B1 (ko) * 2010-10-29 2019-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
US8883624B1 (en) 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
KR20160099757A (ko) * 2015-02-12 2016-08-23 에스케이하이닉스 주식회사 전원 발생 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63197370A (ja) * 1987-02-12 1988-08-16 Fujitsu Ltd 半導体装置とその製造方法
JPS63257991A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体記憶装置
US4807195A (en) * 1987-05-18 1989-02-21 International Business Machines Corporation Apparatus and method for providing a dual sense amplifier with divided bit line isolation
JP2618938B2 (ja) * 1987-11-25 1997-06-11 株式会社東芝 半導体記憶装置
JPH0276258A (ja) * 1988-09-13 1990-03-15 Fujitsu Ltd 半導体記憶装置
JPH03116965A (ja) * 1989-09-29 1991-05-17 Mitsubishi Electric Corp メモリセル構造
JPH0834257B2 (ja) * 1990-04-20 1996-03-29 株式会社東芝 半導体メモリセル
JPH07122989B2 (ja) * 1990-06-27 1995-12-25 株式会社東芝 半導体記憶装置
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
JP3089731B2 (ja) * 1990-09-29 2000-09-18 日本電気株式会社 半導体メモリ装置
JP3159496B2 (ja) * 1991-01-14 2001-04-23 松下電子工業株式会社 半導体メモリ装置
JP2660111B2 (ja) * 1991-02-13 1997-10-08 株式会社東芝 半導体メモリセル
JP2564046B2 (ja) * 1991-02-13 1996-12-18 株式会社東芝 半導体記憶装置
JP3181311B2 (ja) * 1991-05-29 2001-07-03 株式会社東芝 半導体記憶装置
JPH0554633A (ja) * 1991-08-26 1993-03-05 Nec Corp 半導体記憶装置
US5625602A (en) * 1991-11-18 1997-04-29 Kabushiki Kaisha Toshiba NAND-type dynamic RAM having temporary storage register and sense amplifier coupled to multi-open bit lines
JP3464803B2 (ja) * 1991-11-27 2003-11-10 株式会社東芝 半導体メモリセル
JPH06302189A (ja) * 1993-02-22 1994-10-28 Toshiba Corp 半導体記憶装置
JP3237971B2 (ja) * 1993-09-02 2001-12-10 株式会社東芝 半導体記憶装置
JP3272888B2 (ja) * 1993-12-28 2002-04-08 株式会社東芝 半導体記憶装置
US5452244A (en) * 1994-08-10 1995-09-19 Cirrus Logic, Inc. Electronic memory and methods for making and using the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP 5-54633 mit Abstract (englisch) *
PRINCE, Betty: Simiconductor Memories, Second Edition, Chinchester (u.a.): John Wiley & Sons, 1991, S. 171 *

Also Published As

Publication number Publication date
KR960030236A (ko) 1996-08-17
KR100201736B1 (ko) 1999-06-15
TW285739B (de) 1996-09-11
JP2783271B2 (ja) 1998-08-06
US5801983A (en) 1998-09-01
DE19603084A1 (de) 1996-10-24
JPH08203267A (ja) 1996-08-09

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