DE19516487C1 - Verfahren zur vertikalen Integration mikroelektronischer Systeme - Google Patents

Verfahren zur vertikalen Integration mikroelektronischer Systeme

Info

Publication number
DE19516487C1
DE19516487C1 DE19516487A DE19516487A DE19516487C1 DE 19516487 C1 DE19516487 C1 DE 19516487C1 DE 19516487 A DE19516487 A DE 19516487A DE 19516487 A DE19516487 A DE 19516487A DE 19516487 C1 DE19516487 C1 DE 19516487C1
Authority
DE
Germany
Prior art keywords
substrate
metallization
via holes
layer
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19516487A
Other languages
English (en)
Inventor
Peter Dr Ramm
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority to DE19516487A priority Critical patent/DE19516487C1/de
Priority to GB9608877A priority patent/GB2300518B/en
Priority to KR19960014161A priority patent/KR960043162A/ko
Priority to US08/642,047 priority patent/US5851894A/en
Priority to FR9605555A priority patent/FR2734664B1/fr
Priority to JP11277296A priority patent/JP3999828B2/ja
Application granted granted Critical
Publication of DE19516487C1 publication Critical patent/DE19516487C1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/94—Laser ablative material removal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die Erfindung betrifft ein Verfahren zur vertikalen Integration mikroelektronischer Systeme. Vertikale Verbindungen ermöglichen die Herstellung dreidimensional integrierter Schaltungen. Die Vorteile eines dreidimensional integrierten mikroelektronischen Systems sind u. a. die bei gleichen Designregeln erreichbaren höheren Packungsdichten und Schaltgeschwindigkeiten gegen­ über zweidimensionalen Systemen (Planartechnologie). Letzteres ist zum einen bedingt durch kürzere Leitungswege zwischen den einzelnen Bauelementen oder Schaltungen, zum anderen durch die Möglichkeit der parallelen Informa­ tionsverarbeitung. Die Steigerung der Leistungsfähigkeit des Systems ist bei Realisierung einer Verbindungstechnik mit örtlich frei wählbaren höchstinte­ grierbaren vertikalen Kontakten optimal.
Zur Herstellung dreidimensionaler Schaltungsanordnungen mit frei wählbaren vertikalen Kontakten sind folgende Verfahren bekannt:
Y. Akasaka, Proc. IEEE 74 (1986) 1703, schlägt vor, auf eine fertig prozessierte Bauelementeschicht polykristallines Silizium abzuscheiden und zu rekri­ stallisieren, so daß in der rekristallisierten Schicht weitere Bauelemente gefertigt werden können. Nachteile dieser Methode sind die ausbeutereduzierende De­ gradation der Bauelemente in der unteren Ebene durch die hohe thermische Belastung beim Rekristallisierungsprozeß, sowie die notwendigerweise serielle Prozessierung des Gesamtsystems. Letzteres bedingt zum einen entsprechend lange Durchlaufzei­ ten bei der Fertigung und hat zum anderen eine Ausbeuteminderung durch Aufsummierung der prozeßbedingten Ausfälle zur Folge. Beides erhöht die Fertigungskosten beträchtlich gegenüber einer Prozessierung der einzelnen Ebenen getrennt voneinander in verschiedenen Substraten.
In der US 4,902,637 ist ein Verfahren zur Herstellung einer dreidimensionalen Halbleiteranord­ nung beschrieben, bei dem auf eine fertigprozessierte Bauelementeschicht eine Isolationsschicht sowie eine weitere Bauelementeschicht aufgebracht werden. Übereinanderliegende Bauelemente der unterschiedlichen Schichten werden durch die Isolationsschicht hindurch über Vialöcher direkt miteinander verbunden, um die Leitungswege kurz zu halten. Nachteilig an diesem Verfahren ist jedoch auch hier, wie bei dem bereits genannten Verfahren, die serielle Prozessierung des Ge­ samtsystems und die damit verbundenen langen Durchlaufzeiten bei der Fertigung.
Aus Y. Hayashi et al., Proc. 8th Int. Workshop on Future Electron Devices, 1990, Seite 85, ist es bekannt, zunächst die einzelnen Bauelementeebenen getrennt voneinander in verschiedenen Substraten herzustellen. Anschließend werden die Substrate auf wenige Mikrometer gedünnt, mit Vorder- und Rückseitenkontakten versehen und mittels eines Bondverfahrens vertikal verbunden. Für die Bereitstellung der Vorder- und Rückseitenkontakte sind jedoch Sonderprozesse notwendig, die in der Standard-Halbleiterfertigung (CMOS) nicht vorgesehen sind, nämlich Bearbeitung MOS- inkompatibler Materialien (z. B. Gold) und Rückseitenstrukturierung des Substrates.
Ein weiteres Verfahren zur Herstellung dreidimensionaler Schaltungsanordnungen ist in der US 4,612,083 beschrieben. Bei dem Verfahren werden die einzelnen Bauelementeebenen getrennt voneinander in verschiedenen Substraten prozessiert. Durch eine Isolationsschicht und eine Adhä­ sionsschicht auf den Bauelementeebenen werden über Kontaktlöcher leitende Verbindungen, die an der Oberfläche der Adhäsionsschicht freiliegen, zu den einzelnen Bauelementen des jeweiligen Substrates hergestellt. Die Oberflächen der beiden Substrate werden schließlich über die Adhäsi­ onsschichten so miteinander verbunden, daß sich die freiliegenden Kontakte berühren.
Bei der Verbindung zweier fertig prozessierter Bauelementesubstrate ist eine genaue Justage der beiden Substrate über Justiermarken vor dem Zusammenfügen erforderlich. Soll eine Rückseiten­ strukturierung vermieden werden, so wurden die Justiermarken bisher im Bereich der Vorderseite der Substrate aufgebracht und die Justage erfolgt im infraroten Durchlichtverfahren (bekannt z. B. vom sogenannten Flip-Chip-Bonden). Die zum Zeitpunkt des Zusammenfügens vorliegende Schichtfolge des oberen Substrats schließt eine optische Durchlichtjustierung der Bauelemente­ ebenen zueinander im sichtbaren Spektralbereich aus.
Die Anwendung des infraroten Durchlichtverfahrens bedingt jedoch eine in der Halbleiterfertigung unübliche Spezialausrüstung, insbesondere ein Bondgerät mit integrierter Infrarotdurchlichtjustie­ rung. Die zu justierenden Substrate müssen zudem ausschließlich polierte Oberflächen aufweisen (Handling-Substrat und unteres Bauelementesubstrat), da sonst das Infrarotlicht an den Grenzflä­ chen diffus gestreut wird und somit die Justiermarken nicht abgebildet werden können. Die Ju­ stiergenauigkeit ist selbst bei Verwendung von polierten Oberflä­ chen aufgrund der größeren Wellenlänge des Infrarotlichtes im Vergleich zu sichtbarem Licht um etwa einen Faktor zwei kleiner als bei Justierung im sicht­ baren Spektralbereich, so daß die Packungsdichte der vertikalen Verbindung nur ca. 25% des mit sichtbarem Licht erreichbaren Wertes beträgt. Darüber hinaus bewirkt der komplexe Schichtaufbau einer Integrierten Schaltung mit einer Vielzahl von Grenzflächen und den damit verbundenen Reflexionen eine weitere Verringerung der Justiergenauigkeit beim Durchlichtverfahren. Weiterhin bewirkt diese Methode eine Einschränkung der Designfreiheit und der Substratauswahl, da in den Bereichen der Justiermarken eine gute Strah­ lungstransmission erforderlich ist.
Aus der JP 63-213943 A2 ist schließlich ein Verfahren zur vertikalen Integration mi­ kroelektronischer Systeme bekannt, bei dem die Prozessierung zweier Bauele­ menteebenen in unterschiedlichen Substraten (Top- und Bottomsubstrat) erfolgt. Bei dem Verfahren wird das Topsubstrat zunächst mit Vialöchern verse­ hen, die sämtliche Lagen mit Schaltungsstrukturen dieses Substrates durch­ dringen. Das Topsubstrat wird dann vorderseitig mit einem Hilfssubstrat ver­ bunden, rückseitig gedünnt und auf die Vorderseite des Bottomsubstrates auf­ gebracht. Das Hilfssubstrat wird entfernt und die vorhandenen Vialöcher werden bis zur Metallisierung des Bottomsubstrates geöffnet. Die Vialöcher werden aufgefüllt und die Verbindung zur Metallisierungsebene des Topsubstrates wird über Kontaktlöcher hergestellt. Das Dünnen des Topsubstrates vor dem Zu­ sammenfügen mit dem Bottomsubstrat erfordert jedoch eine spezielle Handling­ technik für das Topsubstrat. Die Handlingtechnik besteht im Aufbringen und späteren Entfernen eines Hilfssubstrates (Handlingsubstrat). Diese zusätzlichen Fertigungsschritte erhöhen die Herstellungskosten. Das Wiederentfernen des Hilfssubstrates nach erfolgtem Dünnen des Topsubstrates verringert zudem die Ausbeute der Bauteile, da hierbei Bauelementeschichten beschädigt werden können.
Ein weiteres Merkmal des Verfahrens besteht darin, daß nach dem Zusammen­ fügen der Substrate zu einem Bauelementestapel die Strukturierung der Verbindungsmetallisierung, die durch Abscheidung metallischen Materials auf der Oberfläche der oberen Bauelementeebene erzeugt wurde, erforderlich ist. Die hierzu notwendigen Lithographieschritte bringen u. a. die folgenden Nach­ teile mit sich: Hohe Anforderungen an die Lack- und Belichtungstechnik wegen des nicht dem Standard entsprechenden Substratmaterials (Stapel gedünnter und geklebter Substrate) sowie Ausbeuteminderung bei der Lithographie für die Metallstrukturierung wegen der vorliegenden starken Topographie nach ausge­ führter Via-Technik in Folge von Lackdickeninhomogenitäten und Lackbenet­ zungsproblemen bis hin zu Lackabrissen.
Die Nachteile der genannten Verfahren bestehen also insbesondere in hohen Durchlaufzeiten der Substrate bei der Fertigung, hohen Fertigungskosten, Aus­ beuteminderung oder in der notwendigen Anwendung von Sonderprozessen, die inkompatibel zur Standard-Halbleiterfertigung sind.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur vertikalen In­ tegration mit frei wählbaren vertikalen Kontakten anzugeben- das mit CMOS- kompatiblen Standard-Halbleitertechnologien durchführbar ist und eine hohe Ausbeute aufweist.
Diese Aufgabe wird erfindungsgemäß mit dem Verfahren nach Anspruch 1 ge­ löst. Besondere Ausgestaltungen des Verfahrens sind Gegenstand der Unter­ ansprüche.
Beim erfindungsgemäßen Verfahren werden die einzelnen Bauelementelagen in unterschiedlichen Substraten unabhängig voneinander prozessiert und nachfolgend zusammengefügt. Zunächst wird das fertigprozessierte Substrat (erstes Substrat; im folgenden als Topsubstrat bezeichnet) mit einem oder mehreren Bauelementelagen und Metallisierungsebenen, dessen Bauelemente­ lagen in der fertigen integrierten Schaltungsstruktur oberhalb der Bauele­ mentelagen eines weiteren Substrates (zweites Substrat; im folgenden als Bottomsubstrat bezeichnet) liegen sollen, vorderseitig mit Vialöchern versehen.
Vorzugsweise kann hierzu eine Maskierungsschicht verwendet werden, die vor­ zugsweise eine planarisierende Funktion übernimmt oder planarisiert wird.
Die Vialöcher werden an der Stelle geöffnet (z. B. durch Ätzen), an der später ein vertikaler Kontakt zwischen Metallisierungslagen des Topsubstrates und des Bottomsubstrates erzeugt werden soll, und durchdringen alle im Topsubstrat vorhandenen Bauelementelagen und Metallisierungsebenen. Die Vialöcher, die vorzugsweise gemäß Anspruch 2 die zu kontaktierende Metallisierungsschicht öffnen, enden vorzugsweise einige Mikrometer unterhalb der Bauelementelagen des Topsubstrates, bei Verwendung eines SOI-Substrates vorzugsweise an der vergrabenen Oxidschicht (Anspruch 4).
Anschließend wird ein weiteres fertigprozessiertes Substrat mit einem oder meh­ reren Bauelementelagen und Metallisierungsebenen, das Bottomsubstrat, mit dem Topsubstrat verbunden. Hierzu wird vorzugsweise gemäß Anspruch 7 die Vorderseite des Bottomsubstrates, d. h. die Oberfläche der oberen Bau­ elementelage des Bottomsubstrates, mit einer transparenten Haftschicht verse­ hen. Die Haftschicht kann gleichzeitig eine passivierende und/oder planarisie­ rende Funktion übernehmen (Anspruch 8). Alternativ kann gemäß Anspruch 9 auf die Haftschicht verzichtet, vorzugsweise gemäß Anspruch 10 eine planarisie­ rende oder planarisierte Schicht erzeugt, und nach entsprechender Oberflä­ chenaktivierung eine direkte Bindung mit der Oberfläche der oberen Bauelemen­ telage des Topsubstrates hergestellt werden (Direct Bonding Verfahren). Dann werden Topsubstrat und Bottomsubstrat aufeinander justiert und die Vorderseite des Topsubstrates mit der Vorderseite des Bottomsubstrates verbunden. Die Justage kann dabei mit Hilfe einer Splitoptik anhand von Justiermarken im sichtbaren Spektralbereich erfolgen (Anspruch 2). Die Justiermarken können hierbei im Topsubstrat und im Bottomsubstrat jeweils in der obersten Metallisie­ rungsebene enthalten sein oder im Topsubstrat analog zu den Vialöchern, d. h. vorzugsweise durch Ätzung von Justierstrukturen von der Vorderseite des Topsubstrates, hergestellt sein.
Anschließend wird das mit dem Bottomsubstrat verbundene Topsubstrat von der Rückseite her bis an die Vialöcher gedünnt. Das Dünnen kann beispielswei­ se durch naß- oder trockenchemisches Ätzen und/oder durch mechanisches und/oder chemomechanisches Schleifen erfolgen (Anspruch 5). Bei Verwen­ dung eines SOI-Substrates als Topsubstrat kann hierbei das SOI-Silizium als Ätzstopp dienen (Anspruch 6).
Die nun geöffneten Vialöcher werden durch die verbleibenden Schichten (z. B. Haftschicht und Passivierungsschicht des Bottomsubstrates) bis auf die Metal­ lisierungsschicht einer Metallisierungsebene des Bottomsubstrates vertieft (z. B. durch Ätzen). Hierbei ist kein Lithographieschritt erforderlich, da das mit Vialö­ chern strukturierte Topsubstrat als Maskierung dient (sog. Hardmask; Anspruch 11).
Über diese Vialöcher wird schließlich der elektrische Kontakt zwischen der Me­ tallisierung einer Metallisierungsebene des Top- und der Metallisierung einer Metallisierungsebene des Bottomsubstrates hergestellt.
Hierzu wird vorzugsweise gemäß Anspruch 12 metallisches Material auf dem Substratstapel abgeschieden, welches die Vialöcher durch die Metallisierung des Topsubstrates bis hinab zur Metallisierung des Bottom­ substrates bedeckt, und anschließend mit Hilfe eines anisotropen Ätzprozesses oder eines chemomechanischen Schleifprozesses auf der Substratoberfläche entfernt, so daß lediglich in den Vialöchern Material verbleibt (sog. Plug- Technik). Durch diese metallischen Plugs ist die vertikale Integration der Bau­ elementelagen von Top- und Bottomsubstrat hergestellt. Abschließend kann durch Aufbringen einer dielektrischen Schicht die Vorderseite des Bauelemen­ testapels passiviert werden.
Diese Ausführungsform ermöglicht die Durchführung des erfindungsgemäßen Verfahrens ohne Lithographieschritte am zusammengefügten Substratstapel. Hierdurch wird das Verfahren vereinfacht und dessen Ausbeute zusätzlich er­ höht.
Die vertikale Integration mit einer weiteren Bauelementeebene kann gemäß dem beschriebenen Verfahren realisiert werden, indem der vorliegende Substratsta­ pel analog einem Bottomsubstrat mit den metallischen Plugs als Bottommetalli­ sierung behandelt wird. Die vertikale Verbindung zwischen zwei oder mehreren Bauelementeebenen wird hierbei durch das Design der entsprechenden Metal­ lisierungsebenen festgelegt.
Aufgrund der Prozessierung einzelner Bauelementelagen getrennt voneinander in unterschiedlichen Substraten (parallele Prozessierung) ergibt sich mit dem er­ findungsgemäßen Verfahren eine deutliche Verringerung der Durchlaufzeiten bei der Fertigung der vertikalen Schaltungsstruktur und somit eine Senkung der Fertigungskosten.
Beim erfindungsgemäßen Verfahren werden vorteilhafterweise nur CMOS- kompatible Technologien eingesetzt, da insbesondere auf eine Rückseiten­ strukturierung der Substrate verzichtet werden kann.
Die Fertigung der Vialöcher noch am einzelnen Substrat (d. h. auf Scheiben­ ebene) ermöglicht die Einbeziehung dieses Verfahrensschrittes in die Prozes­ sierung des einzelnen Substrates (parallele Prozessierung). Der Verzicht auf Hilfssubstrate und die Vermeidung jeglicher Lithographieschritte an zusam­ mengefügten Bauelementestapeln führt in vorteilhafter Weise zu einer Reduzie­ rung der Durchlaufzeiten und zu einer Ausbeutesteigerung.
Ein weiterer Vorteil des Verfahrens besteht darin, daß zur Justage der einzelnen Bauelementelagen übereinander eine Split-Optik im sichtbaren Spektralbereich eingesetzt werden kann. Daher müssen im Gegensatz zu Durchlichtverfahren weder die Schichtfolge unterhalb der Justiermarken im Topsubstrat noch die Schichtfolge unterhalb der Justiermarken im Bottomsubstrat transparent sein. Eine höhere Justiergenauigkeit und somit eine höhere Packungsdichte sind damit im Vergleich zu Infrarotdurchlichtverfahren erreichbar. Das Aufbringen von Justiermarken kann hierbei bereits bei der Prozessierung der einzelnen Substrate in der jeweils obersten Bauelementelage jedes Substrates erfolgen und erfordert keine zusätzlichen Techniken.
Das erfindungsgemäße Verfahren wird im folgenden anhand eines Ausfüh­ rungsbeispiels und der Zeichnungen näher erläutert.
Dabei zeigen:
Fig. 1 beispielhaft den Verfahrensablauf des erfindungsgemäßen Verfahrens anhand der Strukturen eines Top- und eines Bottomsubstrates nach unterschiedlichen Verfahrensschritten; hierzu:
Fig. 1a ein Topsubstrat mit Bauelementeebenen Dreilagenmetallisierung und passivierter Oberfläche;
Fig. 1b das Topsubstrat nach
  • - Plasmaoxid-Deposition,
  • - Aufbringen einer Lackmaske,
  • - Fototechnik für die Vialöcher, und
  • - anisotropem Ätzen der Vialöcher;
Fig. 1c das Topsubstrat nach
  • - Lackentfernen und
  • - Trenchätzen der Vialöcher bis ins Silizium;
Fig. 1d das Zusammenfügen von Top- und Bottomsubstrat nach
  • - Passivierung der Oberfläche des Bottomsubstrats und
  • - Aufbringen einer Klebeschicht auf das Bottomsubstrat;
Fig. 1e das Top- und Bottomsubstrat (den Substratstapel) nach
  • - justiertem Zusammenfügen (Kleben) und
  • - Dünnen auf der Seite des Topsubstrates bis an die Vialöcher;
Fig. 1f den Substratstapel nach dem Vertiefen der Vialöcher bis auf eine Metallisierung des Bottomsubstrates;
Fig. 1g den Substratstapel nach
  • - Abscheidung einer Barriere- und Haftschicht und
  • - nachfolgender Abscheidung metallischen Materials;
Fig. 1h den Substratstapel nach
  • - Abschleifen der Stapeloberfläche und
  • - Aufbringen einer Schutzschicht;
Das Topsubstrat 1 ist in diesem Beispiel eine Bulk-Siliziumscheibe (2: Silizium) mit fertig prozessierten MOS-Schaltungen in der Chipebene 3 und Dreilagenme­ tallisierung, passiviert mit einer Oxid/Nitrid-Schutzschicht 4, wie in Fig. 1a gezeigt. Die Metallisierung 5 der obersten Metallisierungsebene ist z. B. eine Aluminiumlegierung. Unterhalb der Metallisierungsebene befinden sich undo­ tierte und dotierte Oxidschichten. Als Maskierung für späteres Trockenätzen wird zunächst eine als Hardmask dienende Schicht wie z. B. Plasmaoxid 6 ab­ geschieden und eine Fototechnik für die Vialöcher 7 durchgeführt. Mit Hilfe einer Lackmaske 18 werden das Plasmaoxid 6, die Oxid/Nitrid-Schutzschicht 4, die Metallisierung 5 sowie darunterliegende Oxidschichten der Chipebene 3 anisotrop geätzt. Das Ergebnis ist in Fig. 1b dargestellt. Nach dem Lackentfer­ nen wird im sogenannten Trenchätzverfahren ca. 10 µm tief ins Silizium 2 geätzt (siehe Fig. 1c). Bei Verwendung von SOI-Material als Topsubstrat 1 wird bis zur Oberfläche des vergrabenen Oxids geätzt (SiO₂ als Ätzstopp).
Auf die Bottomscheibe 8 (9: Silizium) mit fertig prozessierten MOS-Schaltungen in der Chipebene Bottom 10, Dreilagenmetallisierung (Metallisierung 11) und Passivierung 12 wird eine Polyimidschicht 13 als Inter-Chip-Kleber aufge­ schleudert, so daß die Oberflächentopographie eingeebnet wird. Dann erfolgt das Kleben von Top- 1 und Bottomsubstrat 8 (Polyimidschicht 13 auf Plasma­ oxid 6) in einem Scheibenbondgerät mit Splitoptik-Justierung, wie es beim Flip- Chip-Bonden standardmäßig Verwendung findet (vgl. Fig. 1d).
Nach dem optisch justierten Kleben des Top- 1 und Bottomsubstrates 8 wird der nun vorliegende Substratstapel 14 mechanisch, naßchemisch und chemome­ chanisch gedünnt, bis die Vialöcher 7 geöffnet sind (vgl. Fig. 1e). Bei Ver­ wendung von SOI-Material statt Bulksilizium 2 wird hierbei zunächst bis auf die Oberfläche des vergrabenen Oxids geätzt (Ätzstopp: SiO₂) und nachfolgend die Oxidschicht entfernt (Ätzstopp: Silizium). Nach dem Dünnen kann der Substratstapel 14 wie eine Standardscheibe prozessiert werden. Die Polyimid­ schicht 13 und die Schutzschicht 12 über dem Metall 11 der Bottommetallisie­ rung werden in den Vialöchern mit dem Silizium 2 als Hardmask anisotrop geätzt. Als Ätzstopp dient hierbei die Metallisierung 11. Das Ergebnis ist in Fig. 1f dargestellt.
Zur elektrischen Verbindung der Topmetallisierung 5 und der Bottommetallisie­ rung 11 wird zunächst eine Titannitridschicht 15 als Haft- und Barriereschicht für die nachfolgende Wolframmetallisierung 16 (durch W-Deposition) abgeschieden.
Mit Hilfe chemomechanischen Schleifens mit einem CMP-Gerät wird die Wolfram(Titannitridschicht 15, 16 von der Oberfläche des Siliziums 2 entfernt, so daß die verbleibenden isolierten Wolfram/Titannitrid-"Stöpsel" (sog. Plugs) die vertikale Verbindung zwischen Top- und Bottombauelementen realisieren. Zur Passivierung des Bauelementestapels wird schließlich eine Oxid/Nitrid-Schutz­ schicht 17 abgeschieden (Fig. 1h).

Claims (12)

1. Verfahren zur vertikalen Integration mikroelektronischer Systeme mit fol­ genden Verfahrensschritten:
  • - Bereitstellen eines ersten Substrates (1), das im Bereich einer ersten Hauptfläche eine oder mehrere erste Lagen (3) mit Schaltungsstrukturen und zumindest eine erste Metallisierungsebene mit einer Metallisierung (5) enthält;
  • - Öffnen von Vialöchern (7) in einem ersten Schritt im Bereich der ersten Hauptfläche des ersten Substrates, wobei die Vialöcher sämtliche erste Lagen mit Schaltungsstrukturen und die Metallisierung (5) durchdringen;
  • - Bereitstellen eines zweiten Substrates (8), das im Bereich einer zweiten Hauptfläche zumindest eine zweite Lage (10) mit Schaltungsstrukturen und zumindest eine zweite Metallisierungsebene mit einer Metallisierung (11) enthält;
  • - Verbinden des ersten Substrates (1) mit dem zweiten Substrat (8), wobei die Seite der ersten Hauptfläche des ersten Substrates und die Seite der zweiten Hauptfläche des zweiten Substrates justiert zusammengeführt werden, so daß ein Substratstapel (14) entsteht;
  • - Dünnen des Substratstapels (14) auf der Seite des ersten Substrates (1) bis die Vialöcher (7) auf dieser Seite geöffnet sind;
  • - Vertiefen der vorhandenen Vialöcher (7) in einem zweiten Schritt bis zur Metallisierung (11) der zweiten Metallisierungsebene des zweiten Substrates (8);
  • - Herstellen einer elektrisch leitfähigen Verbindung zwischen der Metalli­ sierung (5) der ersten und der Metallisierung (11) der zweiten Metallisie­ rungsebene über die vertieften Vialöcher (7).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das justierte Zusammenführen des ersten und zweiten Substrates mittels einer Split-Optik im sichtbaren Spektralbereich anhand von Justier­ marken erfolgt, die das erste Substrat (1) im Bereich der ersten Hauptflä­ che und das zweite Substrat (8) im Bereich der zweiten Hauptfläche ent­ hält.
3. Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß das Öffnen der Vialöcher durch Ätzen erfolgt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Vialöcher im ersten Schritt zunächst mit einem anisotropen Ätzver­ fahren durch alle ersten Lagen mit Schaltungsstrukturen und dann mit einem Trenchätzverfahren bis etwa 10 µm unterhalb der ersten Lagen ge­ öffnet werden, wobei eine vergrabene Oxidschicht als Ätzstopp dienen kann.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Dünnen des Substratstapels (14) mittels Ätzens und/oder Schleifens erfolgt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß bei Verwendung eines SOI-Substrates als erstes Substrat (1) das Dünnen durch Ätzen bis an die vergrabene Oxidschicht des SOI-Substra­ tes als Ätzstoppschicht und nachfolgendes Entfernen dieser Oxidschicht mit dem Substratmaterial als Ätzstoppschicht erfolgt.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Verbinden der Substrate mittels einer transparenten Haftschicht erfolgt, die auf die zweite Hauptfläche des zweiten Substrates aufgebracht wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß eine passivierende und/oder planarisierende Haftschicht verwendet wird.
9. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Verbinden der Substrate mittels direkter Bindung (Direct Bonding Verfahren) erfolgt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß vor dem Verbinden eine planarisierende und/oder planarisierte Schicht erzeugt wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Vertiefen der vorhandenen Vialöcher (7) im zweiten Schritt durch anisotropes Ätzen erfolgt, wobei das Substratmaterial des ersten Substra­ tes (1) als Hardmask dient.
12. Verfahren nach einem der Ansprüche bis 1 bis 11, dadurch gekennzeichnet, daß die Herstellung einer elektrisch leitfähigen Verbindung zwischen der ersten und der zweiten Metallisierungsebene folgende Verfahrensschritte umfaßt:
  • - Abscheidung einer Haft- und Barriereschicht in den Vialöchern (7);
  • - Abscheidung eines metallischen Materials in den Vialöchern;
  • - Chemomechanisches Abschleifen der Haft- und Barriereschicht und des metallischen Materials von der Oberfläche des Substratstapels (14).
DE19516487A 1995-05-05 1995-05-05 Verfahren zur vertikalen Integration mikroelektronischer Systeme Expired - Lifetime DE19516487C1 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE19516487A DE19516487C1 (de) 1995-05-05 1995-05-05 Verfahren zur vertikalen Integration mikroelektronischer Systeme
GB9608877A GB2300518B (en) 1995-05-05 1996-04-30 A method of vertical integration for microelectronic systems
KR19960014161A KR960043162A (de) 1995-05-05 1996-05-02
US08/642,047 US5851894A (en) 1995-05-05 1996-05-03 Method of vertically integrating microelectronic systems
FR9605555A FR2734664B1 (fr) 1995-05-05 1996-05-03 Procede pour realiser l'integration verticale de systemes de la microelectronique
JP11277296A JP3999828B2 (ja) 1995-05-05 1996-05-07 マイクロエレクトロニックシステムを垂直方向で集積する方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19516487A DE19516487C1 (de) 1995-05-05 1995-05-05 Verfahren zur vertikalen Integration mikroelektronischer Systeme

Publications (1)

Publication Number Publication Date
DE19516487C1 true DE19516487C1 (de) 1996-07-25

Family

ID=7761140

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19516487A Expired - Lifetime DE19516487C1 (de) 1995-05-05 1995-05-05 Verfahren zur vertikalen Integration mikroelektronischer Systeme

Country Status (6)

Country Link
US (1) US5851894A (de)
JP (1) JP3999828B2 (de)
KR (1) KR960043162A (de)
DE (1) DE19516487C1 (de)
FR (1) FR2734664B1 (de)
GB (1) GB2300518B (de)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999049509A1 (de) * 1998-03-26 1999-09-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verdrahtungsverfahren zur herstellung einer vertikalen integrierten schaltungsstruktur und vertikale integrierte schaltungsstruktur
DE19818968A1 (de) * 1998-04-28 1999-11-11 Fraunhofer Ges Forschung Verfahren zur Herstellung eines Transponders, Verfahren zur Herstellung einer Chipkarte, die einen Transponder aufweist, sowie nach dem erfindungsgemäßen Verfahren hergestellter Transponder und nach dem erfindungsgemäßen Verfahren hergestellte Chipkarte
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
WO2000035007A1 (de) * 1998-12-08 2000-06-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von aktiven schaltungsebenen und unter verwendung desselben erzeugte vertikale integrierte schaltung
DE19946715C1 (de) * 1999-09-29 2001-05-03 Infineon Technologies Ag Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme
DE102005022017B3 (de) * 2005-05-12 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel
WO2010104610A2 (en) * 2009-03-13 2010-09-16 Tessera Technologies Hungary Kft. Stacked microelectronic assemblies having vias extending through bond pads
US8076788B2 (en) 2006-10-10 2011-12-13 Tessera, Inc. Off-chip vias in stacked chips
US8426957B2 (en) 2006-10-10 2013-04-23 Tessera, Inc. Edge connect wafer level stacking
US8431435B2 (en) 2006-10-10 2013-04-30 Tessera, Inc. Edge connect wafer level stacking
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8513794B2 (en) 2007-08-09 2013-08-20 Tessera, Inc. Stacked assembly including plurality of stacked microelectronic elements
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
JPH11191575A (ja) * 1997-12-25 1999-07-13 Shinkawa Ltd フリップチップボンディング用部品、フリップチップボンディング確認用部品及びフリップチップボンディング方法
US6365488B1 (en) * 1998-03-05 2002-04-02 Industrial Technology Research Institute Method of manufacturing SOI wafer with buried layer
US5986344A (en) * 1998-04-14 1999-11-16 Advanced Micro Devices, Inc. Anti-reflective coating layer for semiconductor device
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6984571B1 (en) * 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6935023B2 (en) 2000-03-08 2005-08-30 Hewlett-Packard Development Company, L.P. Method of forming electrical connection for fluid ejection device
US6563133B1 (en) 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
EP1195808B1 (de) * 2000-10-04 2007-08-15 Infineon Technologies AG Verfahren zur Herstellung eines dünnen selbsttragenden Halbleitervorrichtungsfilms und einer dreidimensionalen Halbleitervorrichtung
US6902872B2 (en) 2002-07-29 2005-06-07 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US6867073B1 (en) * 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
JP2005150686A (ja) * 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
US7453150B1 (en) * 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
US7390740B2 (en) * 2004-09-02 2008-06-24 Micron Technology, Inc. Sloped vias in a substrate, spring-like contacts, and methods of making
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
US7977227B2 (en) * 2005-08-15 2011-07-12 Macronix International Co., Ltd. Method of manufacturing a non-volatile memory device
TWI427646B (zh) 2006-04-14 2014-02-21 Bourns Inc 具表面可裝設配置之傳導聚合物電子裝置及其製造方法
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US8193092B2 (en) 2007-07-31 2012-06-05 Micron Technology, Inc. Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices
DE102009030958B4 (de) * 2008-07-23 2014-01-23 Infineon Technologies Ag Halbleiteranordnung mit einem Verbindungselement und Verfahren zur Herstellung einer solchen
US8158515B2 (en) * 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
JP5957840B2 (ja) * 2011-10-04 2016-07-27 ソニー株式会社 半導体装置の製造方法
FR2990298A1 (fr) * 2012-05-04 2013-11-08 St Microelectronics Sa Empilement de structures semi-conductrices et procede de fabrication correspondant
JP6302644B2 (ja) * 2013-11-11 2018-03-28 株式会社ディスコ ウェーハの加工方法
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612083A (en) * 1984-07-20 1986-09-16 Nec Corporation Process of fabricating three-dimensional semiconductor device
JPS63213943A (ja) * 1987-03-03 1988-09-06 Sharp Corp 三次元半導体集積回路の製造方法
US4902637A (en) * 1986-03-03 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Method for producing a three-dimensional type semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4784970A (en) * 1987-11-18 1988-11-15 Grumman Aerospace Corporation Process for making a double wafer moated signal processor
US4842699A (en) * 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
JPH0215652A (ja) * 1988-07-01 1990-01-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
EP0480301B1 (de) * 1990-10-12 1996-07-24 AXIS S.p.A. Schmelzfixiervorrichtung, die eine Temperatursteuereinrichtung enthält
JP2839376B2 (ja) * 1991-02-05 1998-12-16 三菱電機株式会社 半導体装置の製造方法
DE4314913C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen
JP3360919B2 (ja) * 1993-06-11 2003-01-07 三菱電機株式会社 薄膜太陽電池の製造方法，及び薄膜太陽電池
EP0635885B1 (de) * 1993-07-22 1998-12-16 Raytheon Company Integriertes Schaltungsbauelement hoher Dichte
US5627106A (en) * 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
DE4433833A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612083A (en) * 1984-07-20 1986-09-16 Nec Corporation Process of fabricating three-dimensional semiconductor device
US4902637A (en) * 1986-03-03 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Method for producing a three-dimensional type semiconductor device
JPS63213943A (ja) * 1987-03-03 1988-09-06 Sharp Corp 三次元半導体集積回路の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
AKASAKA, Y.: Three-Dimensional IC Trends. In: Proc. IEEE, Vol. 74, No. 12, Dec. 1986, pp. 1703-1714 *
HAYASHI, Y. et.al.: Culmulatively Bonded IC" (Cubic) Technology for 3D-IC Fabrication. In: Proc. 8th International Workshop on Future Electron Devices, March 14-16, 1990, in Kochi, Japan, p. 85-88 *

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999049509A1 (de) * 1998-03-26 1999-09-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verdrahtungsverfahren zur herstellung einer vertikalen integrierten schaltungsstruktur und vertikale integrierte schaltungsstruktur
DE19813239C1 (de) * 1998-03-26 1999-12-23 Fraunhofer Ges Forschung Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
DE19818968A1 (de) * 1998-04-28 1999-11-11 Fraunhofer Ges Forschung Verfahren zur Herstellung eines Transponders, Verfahren zur Herstellung einer Chipkarte, die einen Transponder aufweist, sowie nach dem erfindungsgemäßen Verfahren hergestellter Transponder und nach dem erfindungsgemäßen Verfahren hergestellte Chipkarte
DE19818968C2 (de) * 1998-04-28 2000-11-30 Fraunhofer Ges Forschung Verfahren zur Herstellung eines Transponders, Verfahren zur Herstellung einer Chipkarte, die einen Transponder aufweist, sowie nach dem erfindungsgemäßen Verfahren hergestellter Transponder und nach dem erfindungsgemäßen Verfahren hergestellte Chipkarte
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
WO2000035007A1 (de) * 1998-12-08 2000-06-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von aktiven schaltungsebenen und unter verwendung desselben erzeugte vertikale integrierte schaltung
DE19946715C1 (de) * 1999-09-29 2001-05-03 Infineon Technologies Ag Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme
DE102005022017B3 (de) * 2005-05-12 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel
US8525347B2 (en) 2005-05-12 2013-09-03 Infineon Technologies Ag Method for producing chip stacks, and associated chip stacks
US9899353B2 (en) 2006-10-10 2018-02-20 Tessera, Inc. Off-chip vias in stacked chips
US8076788B2 (en) 2006-10-10 2011-12-13 Tessera, Inc. Off-chip vias in stacked chips
US8426957B2 (en) 2006-10-10 2013-04-23 Tessera, Inc. Edge connect wafer level stacking
US8431435B2 (en) 2006-10-10 2013-04-30 Tessera, Inc. Edge connect wafer level stacking
US8461673B2 (en) 2006-10-10 2013-06-11 Tessera, Inc. Edge connect wafer level stacking
US9378967B2 (en) 2006-10-10 2016-06-28 Tessera, Inc. Method of making a stacked microelectronic package
US9048234B2 (en) 2006-10-10 2015-06-02 Tessera, Inc. Off-chip vias in stacked chips
US8476774B2 (en) 2006-10-10 2013-07-02 Tessera, Inc. Off-chip VIAS in stacked chips
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US8999810B2 (en) 2006-10-10 2015-04-07 Tessera, Inc. Method of making a stacked microelectronic package
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8883562B2 (en) 2007-07-27 2014-11-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8513794B2 (en) 2007-08-09 2013-08-20 Tessera, Inc. Stacked assembly including plurality of stacked microelectronic elements
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
WO2010104610A3 (en) * 2009-03-13 2011-01-13 Tessera Technologies Hungary Kft. Stacked microelectronic assembly with microelectronic elements having vias extending through bond pads
WO2010104610A2 (en) * 2009-03-13 2010-09-16 Tessera Technologies Hungary Kft. Stacked microelectronic assemblies having vias extending through bond pads
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8835223B2 (en) 2010-09-16 2014-09-16 Tessera, Inc. Chip assembly having via interconnects joined by plating

Also Published As

Publication number Publication date
JP3999828B2 (ja) 2007-10-31
JPH09106963A (ja) 1997-04-22
FR2734664A1 (fr) 1996-11-29
GB9608877D0 (en) 1996-07-03
FR2734664B1 (fr) 1998-08-28
US5851894A (en) 1998-12-22
GB2300518A (en) 1996-11-06
GB2300518B (en) 1999-12-29
KR960043162A (de) 1996-12-23

Similar Documents

Publication Publication Date Title
DE19516487C1 (de) Verfahren zur vertikalen Integration mikroelektronischer Systeme
EP0703623B1 (de) Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
DE19813239C1 (de) Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
EP0703618B1 (de) Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
EP0862788B1 (de) Herstellungsverfahren eines vertikal integrierten halbleiterbauelements
DE4490400C2 (de) Verfahren zum Bilden von tiefen, leitenden Durchkontaktierungen und eine Verbindungsschicht, die nach diesem Verfahren gebildete Durchkontaktierungen enthält
EP0703619B1 (de) Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
DE4400985C1 (de) Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
DE102008033395B3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
WO2003067646A2 (de) Halbleitersubstrat mit einem elektrisch isolierten bereich, insbesondere zur vertikalintegration
EP0782767A1 (de) Halbleiterstrukturen mit vorteilhaften hochfrequenzeigenschaften sowie verfahren zur herstellung derartiger halbleiterstrukturen
DE19838439C1 (de) Dünnfilmphotodiode und Verfahren zur Herstellung
DE4221432C2 (de) Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile
EP1016140B1 (de) Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte
DE102018200438B4 (de) Voll ausgerichtete Via-Strukturen
DE10244077B4 (de) Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung
DE102004060365A1 (de) Bauelement mit Halbleiterübergang und Verfahren zur Herstellung
DE19851055C2 (de) Verfahren zur Herstellung von monolithisch integrierten Sensoren
DE68914080T2 (de) Kontaktständerstruktur für Halbleitervorrichtungen.
DE10124774B4 (de) Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung
DE19748666C2 (de) Verdrahtungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes mikroelektronisches System und Verwendung des mikroelektronischen Systems in einer Chipkarte
DE19746642C2 (de) Verfahren zur Herstellung eines Halbleiterbauelements sowie dessen Verwendung in einer Chipkarte
DE10359217A1 (de) Elektrische Durchkontaktierung von HL-Chips
DE102018124337A1 (de) Ankerstrukturen und verfahren zur gleichmässigen waferplanarisierung und -bondung
DE19904751C1 (de) Vertikal integrierte Schaltung und Verfahren zum Herstellen einer vertikal integrierten Schaltung

Legal Events

Date Code Title Description
8100 Publication of patent without earlier publication of application
D1 Grant (no unexamined application published) patent law 81
8364 No opposition during term of opposition
R071 Expiry of right
R071 Expiry of right