JP3999828B2 - マイクロエレクトロニックシステムを垂直方向で集積する方法 - Google Patents
マイクロエレクトロニックシステムを垂直方向で集積する方法 Download PDFInfo
- Publication number
- JP3999828B2 JP3999828B2 JP11277296A JP11277296A JP3999828B2 JP 3999828 B2 JP3999828 B2 JP 3999828B2 JP 11277296 A JP11277296 A JP 11277296A JP 11277296 A JP11277296 A JP 11277296A JP 3999828 B2 JP3999828 B2 JP 3999828B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- via hole
- main surface
- film
- metallizing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 50
- 238000004377 microelectronic Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims description 153
- 238000005530 etching Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 11
- 239000007769 metal material Substances 0.000 claims description 9
- 238000001465 metallisation Methods 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000005304 joining Methods 0.000 claims description 4
- 239000002313 adhesive film Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 2
- 230000002779 inactivation Effects 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000001459 lithography Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000001464 adherent effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000009849 deactivation Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 238000001429 visible spectrum Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/94—Laser ablative material removal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロエレクトロニックシステムを垂直方向で集積する方法に関するものである。垂直方向で接合すると、３次元集積回路の製造が可能となる。３次元集積マイクロエレクトロニックシステムの利点は、特に、同じ設計規則において達成可能な実装密度及びスイッチング速度が２次元システム（プレーナ技術）に比べて高いことにある。このことは、一方で個々の素子間又は回路間の伝導路が短いことから、他方で並列情報処理の可能性から生じる。場所を自由に選択可能な高集積可能な垂直方向コンタクトで接合技術を実現するときシステムの性能向上は最適となる。
【０００２】
【従来の技術】
自由に選択可能な垂直コンタクトを有する３次元回路配置を製造するために以下の方法が公知である。
【０００３】
Ｙ.Akasaka、Proc.IEEE 74(1986)1703は、再結晶化膜中に他の素子を製作することができるように、処理済み素子膜上に多結晶シリコンを析出させて再結晶させるように提案している。この方法では、欠点として、再結晶操作時の高い熱負荷によって下側平面の素子が劣化して歩留りを低下させ、又システム全体の順次的処理が必要である。順次的処理が必要であることから、一方で製作時の処理時間がそれ相応に長くなり、他方でプロセスに起因した故障が加わることで歩留り低下が帰結する。両方の点とも、異なる基板中で個々の平面を相互に独自に処理するものに比べて製造費をかなり高めることになる。
【０００４】
Ｙ.Hayashi et al., Proc. 8th Int. Workshop on Future Electron Devices,1990,p.85により、異なる基板中にまず個々の素子平面を相互に独自に製造する ことが公知である。引き続き基板は数マイクロメートルに薄膜化され、前面コンタクト及び裏面コンタクトが備えられ、ボンディング法によって垂直方向で接合される。しかし前面コンタクト及び裏面コンタクトを設けるには、標準半導体(CMOS)製作時には予定されていない特殊処理が、つまりMOS不適合性材料（例えば 金）の加工と基板裏面の構造化が必要となる。
【０００５】
２つの処理済み素子基板を接合するとき、組立てる前にアライメントマークを介して両基板の精確なアライメントが必要となる。裏面の構造化を避けるべき場合、アライメントマークは従来基板の前面範囲に設けられ、アライメントは（例えばいわゆるフリップチップボンディングの方から公知の）赤外光透過法で行われる。組立て時点に上側基板に膜系列が存在するので、素子平面を相互に可視スペクトル域で光学式に光透過アライメントを行うことはできない。
【０００６】
しかし赤外光透過法を適用すると、半導体製作において一般的ではない特殊装備、特に、赤外光透過アライメントを一体化したボンディング装置が不可欠となる。しかも、アライメントすべき基板は専ら研磨表面を有していなければならない（ハンドリング基板と下側素子基板）。というのも、さもないと赤外光が界面で拡散され、こうしてアライメントマークを結像することができなくなるからである。研磨表面を使用する場合でも、可視スペクトル域の可視光でアライメントする場合に比べてアライメント精度は赤外光の大きな波長に基づいて因数約１乃至２低く、垂直方向接合の実装密度は可視光で達成可能な値のほぼ２５％にすぎない。更に、多数の界面及びそれに伴う反射を有する集積回路の複雑な膜構造は光透過法のアライメント精度を更に低下させることになる。更にこの方法は、アライメントマークの範囲で十分な放射透過が必要であるので、設計の自由度及び基板選択を狭める。
【０００７】
最後に、異なる基板（トップ基板とボトム基板）中の２つの素子平面の処理を行ってマイクロエレクトロニックシステムを垂直方向で集積する方法がJP63-213943により公知である。この方法では、トップ基板にまずバイアホールが設けら れ、このバイアホールはこの基板の回路構造を有するすべての層を貫通する。トップ基板は次に前面が補助基板と接合され、裏面が薄膜化され、ボトム基板の前面に被着される。補助基板が取り除かれ、既存のバイアホールはボトム基板のメタライジングに至るまで開通される。バイアホールが充填され、トップ基板のメタライジング平面との接合はコンタクトホールを介して実現される。しかし、ボトム基板と組立てる前のトップ基板の薄膜化はトップ基板用に特殊なハンドリング技術を必要とする。このハンドリング技術とは補助基板（ハンドリング基板）の取付けと後の除去である。この付加的製作工程が製造費を高める。しかも、トップ基板の薄膜化後に補助基板を再び除去すると、その際に素子膜が破損することがあるので、素子の歩留りが低下する。
【０００８】
この方法の他の特徴として、基板を組立てて素子スタックとしたのち、金属材料の析出によって上側素子平面の表面に生成した接合メタライジングを構造化する必要がある。そのために必要となるリソグラフィ工程は特に以下の欠点を伴っている。基板材料（薄膜化して接着された基板のスタック）が規格に合致していないのでレジスト・露光技術に対する要求条件が厳しく、レジスト膜厚の不均一さの結果、及びレジストに亀裂が生じるまでのレジスト湿潤問題の結果、バイア技術の実施後に強いトポグラフィが存在するので、金属構造化のためのリソグラフィのとき歩留りが低下する。
【０００９】
【発明が解決しようとする課題】
従って前記方法の欠点は、特に、製作時に基板の処理時間が長く、製作費が高く、歩留りが低下し、又は標準半導体製作に適合しない特殊プロセスを適用する必要があることにある。
【００１０】
そこで本発明の課題は、CMOS適合性標準半導体技術で実施することができ、歩留りの高い、自由に選択可能な垂直方向コンタクトで垂直方向で集積する方法を明示することである。
【００１１】
【課題を解決するための手段】
この課題が、本発明によれば、請求項１に記載された方法で解決される。この方法の特殊な構成は従属請求項の対象である。
【００１２】
本発明による方法では、異なる基板中の個々の素子層が相互に独自に処理され、その後に組立てられる。単数又は複数の素子層とメタライジング平面とを有する処理済み基板（第１基板；以下、トップ基板と称する）の前面にまずバイアホールが備えられる。この基板の素子層は仕上げられた集積回路構造のなかで他の基板（第２基板；以下、ボトム基板と称する）の素子層より上にくる。
【００１３】
バイアホールを設けるために好ましくはマスキング膜を使用することができ、この膜は好ましくは平坦化の働きを引き受け又は平坦化される。バイアホールは、トップ基板のメタライジング層とボトム基板のメタライジング層との間に後に垂直方向コンタクトが生成されることになる箇所で（例えばエッチングによって）開通され、トップ基板中に存在するすべての素子層及びメタライジング平面を貫通する。好ましくは請求項１に明示するように被接触メタライジング膜に開通されるバイアホールは、好ましくはトップ基板の素子層の下数マイクロメートルで成端し、SOI基板を使用する場合には好ましくは埋込み酸化膜で成端する。
【００１４】
引き続き、単数又は複数の素子層及びメタライジング平面を有する他の処理済み基板、ボトム基板が、トップ基板と接合される。このために好ましくは請求項５に明示するようにボトム基板の前面に、即ちボトム基板の上側素子層の表面に、透明付着膜が備えられる。この付着膜は同時に不活性化及び／又は平坦化の働きを引き受けることができる（請求項６）。選択的に、請求項７に明示するように付着膜を省くことができ、好ましくは請求項８に明示するように平坦化する膜又は平坦化された膜を生成することができ、適宜な表面処理後にトップ基板の上側素子層表面との直接的結合を実現することができる（ダイレクトボンディング法）。次にトップ基板とボトム基板が上下でアライメントされ、トップ基板の前面がボトム基板の前面と接合される。アライメントはアライメントマークに基づいてスプリット光学系によって可視スペクトル域内で行うことができる。その際、アライメントマークはトップ基板、ボトム基板のそれぞれ一番上のメタライジング平面に含まれることができ、又はトップ基板中にバイアホールと同様に、即ち好ましくはトップ基板前面のアライメント構造をエッチングすることによって、製造しておくことができる。
【００１５】
引き続き、ボトム基板に接合されたトップ基板が裏面の方からバイアホールに至るまで薄膜化される。この薄膜化は例えばウエットエッチング又はドライエッチング及び／又は機械研磨及び／又はメカノケミカル研磨によって行うことができる（請求項３）。SOI基板をトップ基板として使用する場合、SOIシリコンをエッチングストップとして利用することができる（請求項４）。
【００１６】
いまや開通したバイアホールは残存膜（例えばボトム基板の付着膜とパッシベーション膜）を通してボトム基板のメタライジング平面のメタライジング膜に至るまで（例えばエッチングによって）深化される。この場合、バイアホールで構造化されるトップ基板がマスキングとして役立つので（いわゆるハードマスク；請求項９）、リソグラフィ工程は必要でない。
【００１７】
このバイアホールを介して、最後に、トップ基板メタライジング平面のメタライジングとボトム基板メタライジング平面のメタライジングとの間に電気コンタクトが実現される。
【００１８】
このために好ましくは、請求項１０に明示するように、金属材料が基板スタック上に析出されて、トップ基板のメタライジングを通してボトム基板のメタライジングに至るまでバイアホールを覆い、引き続き異方性エッチング操作又はメカノケミカル研磨操作によって基板表面から金属材料が除去され、金属材料はバイアホール内に残るだけとなる（いわゆるプラグ技術）。この金属プラグによってトップ基板、ボトム基板の素子層の垂直方向集積が実現されている。最後に、誘電体膜を被着することによって素子スタックの前面は不活性化することができる。
【００１９】
他の素子平面の１つと垂直方向で集積することは、上記方法により、ボトムメタライジングとして金属プラグを有するボトム基板と同様に既存の基板スタックを処理することによって実現することができる。２つ以上の素子平面間の垂直方向接合は当該メタライジング平面の設計によって固定される。
【００２０】
本発明方法では、異なる基板中で個々の素子層が相互に独自に処理（並列処理）されることに基づいて、垂直方向回路構造の製作時に処理時間が著しく減少し、従って製作費が低下する。
【００２１】
本発明方法では、特に基板裏面の構造化を省くことができるので、有利にはCMOS適合性技術のみが利用される。
【００２２】
個々の基板に（即ちウェーハ平面に）なおバイアホールが製作されるので、この工程を個々の基板の処理に含めることが可能となる（並列処理）。補助基板が省かれ、組立てた素子スタックに対するリソグラフィ工程が何ら必要でないので、有利なことに処理時間が減少し又歩留りが高まる。
【００２３】
この方法の他の利点として、個々の素子層を上下でアライメントするために可視スペクトル域のスプリット光学系を利用することができる。それ故に、光透過法とは異なり、トップ基板中のアライメントマークより下の膜系列もボトム基板中のアライメントマークより下の膜系列も透明である必要はない。こうして赤外光透過法に比べて高いアライメント精度が、従って高い実装密度が、達成可能である。その際、アライメントマークの被着は既に個々の基板を処理するときに各基板のそれぞれ一番上の素子層内で行うことができ、付加的技術を必要とはしない。
【００２４】
【発明の実施の形態】
以下、１実施例を図面に基づいて本発明を詳細に説明する。
【００２５】
各々図は、さまざまな工程後のトップ基板及びボトム基板の構造を基に本発明方法の操作経過を例示する図である。
【００２６】
図１は、素子平面と３層メタライジングと不活性化表面とを有するトップ基板を示す。
【００２７】
図２は、−プラズマ酸化物の堆積、
−レジストマスクの被着、
−バイアホールのための写真技術、
−バイアホールの異方性エッチング
後のトップ基板を示す。
【００２８】
図３は、−レジスト除去、
−シリコン内に至るまでのバイアホールのトレンチエッチング
後のトップ基板を示す。
【００２９】
図４は、−ボトム基板表面の不活性化、
−ボトム基板への接着膜の被着
後の組立てられたトップ基板及びボトム基板を示す。
【００３０】
図５は、−アライメントして組立て（接着し）、
−バイアホールに至るまでトップ基板の側で薄膜化
後のトップ基板及びボトム基板（基板スタック）を示す。
【００３１】
図６は、ボトム基板のメタライジングに至るまでバイアホールを深化したのちの基板スタックを示す。
【００３２】
図７は、−障壁・付着膜の析出、
−後続の金属材料の析出
後の基板スタックを示す。
【００３３】
図８は、−スタック表面の研磨、
−保護膜の被着
後の基板スタックを示す。
【００３４】
トップ基板１はこの実施例ではバルクシリコンウェーハ（２：シリコン）であり、チップ平面３に処理済みMOS回路と３層メタライジングとを有し、図１に示 すように酸化物／窒化物保護膜４で不活性化されている。一番上のメタライジング平面のメタライジング５は例えばアルミニウム合金である。メタライジング平面の下にノンドープ酸化膜とドープド酸化膜がある。後に行うドライエッチングのためのマスキングとして、まず、ハードマスクとして役立つ例えばプラズマ酸化物６等の膜が析出され、バイアホール７のための写真技術が行われる。レジストマスク１８によってプラズマ酸化物６、酸化物／窒化物保護膜４、メタライジング５、そしてその下にあるチップ平面３の酸化膜が異方性エッチングされる。結果が図２に図示されている。レジスト除去後、いわゆるトレンチエッチング法でシリコン２内にまで深さ約１０μｍがエッチングされる（図３参照）。SOI材 料をトップ基板１として使用する場合、埋込み酸化物の表面に至るまでエッチングされる（SiO2がエッチングストップ）。
【００３５】
ボトムウェーハ８（９：シリコン）はボトムチップ平面１０中の処理済みMOS回路と３層メタライジング（メタライジング１１）とパッシベーション１２とを有し、このボトムウェーハ上にポリイミド膜１３がインターチップ接着剤としてスピン塗布され、表面が平らにされる。次に、フリップチップボンディングにおいて標準的に使用されるスプリット光学アライメント式ウェーハボンディング装置においてトップ基板１とボトム基板８との（ポリイミド膜１３のプラズマ酸化物６への）接着が行われる（図４参照）。
【００３６】
光学的にアライメントしてトップ基板１とボトム基板８を接着したのち、存在する基板スタック１４はバイアホール７が開通するまで機械的、湿化学的及び化学機械的に薄膜化される（図５参照）。バルクシリコン２の代わりにSOI材料を 使用する場合、まず埋込み酸化物の表面に至るまでエッチングされ（エッチングストップ：SiO2）、次に酸化膜が除去される（エッチングストップ：シリコン）。薄膜化後、基板スタック１４は標準ウェーハと同様に処理することができる。ボトムメタライジングの金属１１上にあるポリイミド膜１３と保護膜１２は、シリコン２をハードマスクとしてバイアホール内でエッチングされる。エッチングストップとして役立つのはこの場合メタライジング１１である。結果が図６に図示されている。
【００３７】
トップメタライジング５とボトムメタライジング１１とを電気的に接続するためにまず窒化チタン膜１５が後続のタングステンメタライジング１６（Ｗ堆積）のための付着兼障壁膜として析出される。
【００３８】
CMP装置を使ったメカノケミカル研磨によってタングステン／窒化チタン膜１ ５、１６がシリコン２の表面から除去され、残存する分離されたタングステン／窒化チタン“栓”（いわゆるプラグ）がトップ素子とボトム素子との間の垂直方向接合を実現する。最後に、素子スタックを不活性化するために酸化物／窒化物保護膜１７が析出される（図８）。
【００３９】
【発明の効果】
以上詳述したように本実施態様によれば、リソグラフィ工程を行うことなく、組立てた基板スタックで本発明方法を実行することができる。これによりこの方法が簡素となり、その歩留りが付加的に高まる。
【図面の簡単な説明】
【図１】本発明における１実施例のトップ基板を示す図である。
【図２】本発明における１実施例のトップ基板を示す図である。
【図３】本発明における１実施例のトップ基板を示す図である。
【図４】本発明における１実施例のトップ基板及びボトム基板を示す図である。
【図５】本発明における１実施例のトップ基板及びボトム基板（基板スタック）を示す図である。
【図６】本発明における１実施例の基板スタックを示す図である。
【図７】本発明における１実施例の基板スタックを示す図である。
【図８】本発明における１実施例の基板スタックを示す図である。
【符号の説明】
１ 第１基板（トップ基板）
３ 第１層
５，１１ メタライジング
７ バイアホール
８ 第２基板（ボトム基板）
１４ 基板スタック
【発明の属する技術分野】
本発明は、マイクロエレクトロニックシステムを垂直方向で集積する方法に関するものである。垂直方向で接合すると、３次元集積回路の製造が可能となる。３次元集積マイクロエレクトロニックシステムの利点は、特に、同じ設計規則において達成可能な実装密度及びスイッチング速度が２次元システム（プレーナ技術）に比べて高いことにある。このことは、一方で個々の素子間又は回路間の伝導路が短いことから、他方で並列情報処理の可能性から生じる。場所を自由に選択可能な高集積可能な垂直方向コンタクトで接合技術を実現するときシステムの性能向上は最適となる。
【０００２】
【従来の技術】
自由に選択可能な垂直コンタクトを有する３次元回路配置を製造するために以下の方法が公知である。
【０００３】
Ｙ.Akasaka、Proc.IEEE 74(1986)1703は、再結晶化膜中に他の素子を製作することができるように、処理済み素子膜上に多結晶シリコンを析出させて再結晶させるように提案している。この方法では、欠点として、再結晶操作時の高い熱負荷によって下側平面の素子が劣化して歩留りを低下させ、又システム全体の順次的処理が必要である。順次的処理が必要であることから、一方で製作時の処理時間がそれ相応に長くなり、他方でプロセスに起因した故障が加わることで歩留り低下が帰結する。両方の点とも、異なる基板中で個々の平面を相互に独自に処理するものに比べて製造費をかなり高めることになる。
【０００４】
Ｙ.Hayashi et al., Proc. 8th Int. Workshop on Future Electron Devices,1990,p.85により、異なる基板中にまず個々の素子平面を相互に独自に製造する ことが公知である。引き続き基板は数マイクロメートルに薄膜化され、前面コンタクト及び裏面コンタクトが備えられ、ボンディング法によって垂直方向で接合される。しかし前面コンタクト及び裏面コンタクトを設けるには、標準半導体(CMOS)製作時には予定されていない特殊処理が、つまりMOS不適合性材料（例えば 金）の加工と基板裏面の構造化が必要となる。
【０００５】
２つの処理済み素子基板を接合するとき、組立てる前にアライメントマークを介して両基板の精確なアライメントが必要となる。裏面の構造化を避けるべき場合、アライメントマークは従来基板の前面範囲に設けられ、アライメントは（例えばいわゆるフリップチップボンディングの方から公知の）赤外光透過法で行われる。組立て時点に上側基板に膜系列が存在するので、素子平面を相互に可視スペクトル域で光学式に光透過アライメントを行うことはできない。
【０００６】
しかし赤外光透過法を適用すると、半導体製作において一般的ではない特殊装備、特に、赤外光透過アライメントを一体化したボンディング装置が不可欠となる。しかも、アライメントすべき基板は専ら研磨表面を有していなければならない（ハンドリング基板と下側素子基板）。というのも、さもないと赤外光が界面で拡散され、こうしてアライメントマークを結像することができなくなるからである。研磨表面を使用する場合でも、可視スペクトル域の可視光でアライメントする場合に比べてアライメント精度は赤外光の大きな波長に基づいて因数約１乃至２低く、垂直方向接合の実装密度は可視光で達成可能な値のほぼ２５％にすぎない。更に、多数の界面及びそれに伴う反射を有する集積回路の複雑な膜構造は光透過法のアライメント精度を更に低下させることになる。更にこの方法は、アライメントマークの範囲で十分な放射透過が必要であるので、設計の自由度及び基板選択を狭める。
【０００７】
最後に、異なる基板（トップ基板とボトム基板）中の２つの素子平面の処理を行ってマイクロエレクトロニックシステムを垂直方向で集積する方法がJP63-213943により公知である。この方法では、トップ基板にまずバイアホールが設けら れ、このバイアホールはこの基板の回路構造を有するすべての層を貫通する。トップ基板は次に前面が補助基板と接合され、裏面が薄膜化され、ボトム基板の前面に被着される。補助基板が取り除かれ、既存のバイアホールはボトム基板のメタライジングに至るまで開通される。バイアホールが充填され、トップ基板のメタライジング平面との接合はコンタクトホールを介して実現される。しかし、ボトム基板と組立てる前のトップ基板の薄膜化はトップ基板用に特殊なハンドリング技術を必要とする。このハンドリング技術とは補助基板（ハンドリング基板）の取付けと後の除去である。この付加的製作工程が製造費を高める。しかも、トップ基板の薄膜化後に補助基板を再び除去すると、その際に素子膜が破損することがあるので、素子の歩留りが低下する。
【０００８】
この方法の他の特徴として、基板を組立てて素子スタックとしたのち、金属材料の析出によって上側素子平面の表面に生成した接合メタライジングを構造化する必要がある。そのために必要となるリソグラフィ工程は特に以下の欠点を伴っている。基板材料（薄膜化して接着された基板のスタック）が規格に合致していないのでレジスト・露光技術に対する要求条件が厳しく、レジスト膜厚の不均一さの結果、及びレジストに亀裂が生じるまでのレジスト湿潤問題の結果、バイア技術の実施後に強いトポグラフィが存在するので、金属構造化のためのリソグラフィのとき歩留りが低下する。
【０００９】
【発明が解決しようとする課題】
従って前記方法の欠点は、特に、製作時に基板の処理時間が長く、製作費が高く、歩留りが低下し、又は標準半導体製作に適合しない特殊プロセスを適用する必要があることにある。
【００１０】
そこで本発明の課題は、CMOS適合性標準半導体技術で実施することができ、歩留りの高い、自由に選択可能な垂直方向コンタクトで垂直方向で集積する方法を明示することである。
【００１１】
【課題を解決するための手段】
この課題が、本発明によれば、請求項１に記載された方法で解決される。この方法の特殊な構成は従属請求項の対象である。
【００１２】
本発明による方法では、異なる基板中の個々の素子層が相互に独自に処理され、その後に組立てられる。単数又は複数の素子層とメタライジング平面とを有する処理済み基板（第１基板；以下、トップ基板と称する）の前面にまずバイアホールが備えられる。この基板の素子層は仕上げられた集積回路構造のなかで他の基板（第２基板；以下、ボトム基板と称する）の素子層より上にくる。
【００１３】
バイアホールを設けるために好ましくはマスキング膜を使用することができ、この膜は好ましくは平坦化の働きを引き受け又は平坦化される。バイアホールは、トップ基板のメタライジング層とボトム基板のメタライジング層との間に後に垂直方向コンタクトが生成されることになる箇所で（例えばエッチングによって）開通され、トップ基板中に存在するすべての素子層及びメタライジング平面を貫通する。好ましくは請求項１に明示するように被接触メタライジング膜に開通されるバイアホールは、好ましくはトップ基板の素子層の下数マイクロメートルで成端し、SOI基板を使用する場合には好ましくは埋込み酸化膜で成端する。
【００１４】
引き続き、単数又は複数の素子層及びメタライジング平面を有する他の処理済み基板、ボトム基板が、トップ基板と接合される。このために好ましくは請求項５に明示するようにボトム基板の前面に、即ちボトム基板の上側素子層の表面に、透明付着膜が備えられる。この付着膜は同時に不活性化及び／又は平坦化の働きを引き受けることができる（請求項６）。選択的に、請求項７に明示するように付着膜を省くことができ、好ましくは請求項８に明示するように平坦化する膜又は平坦化された膜を生成することができ、適宜な表面処理後にトップ基板の上側素子層表面との直接的結合を実現することができる（ダイレクトボンディング法）。次にトップ基板とボトム基板が上下でアライメントされ、トップ基板の前面がボトム基板の前面と接合される。アライメントはアライメントマークに基づいてスプリット光学系によって可視スペクトル域内で行うことができる。その際、アライメントマークはトップ基板、ボトム基板のそれぞれ一番上のメタライジング平面に含まれることができ、又はトップ基板中にバイアホールと同様に、即ち好ましくはトップ基板前面のアライメント構造をエッチングすることによって、製造しておくことができる。
【００１５】
引き続き、ボトム基板に接合されたトップ基板が裏面の方からバイアホールに至るまで薄膜化される。この薄膜化は例えばウエットエッチング又はドライエッチング及び／又は機械研磨及び／又はメカノケミカル研磨によって行うことができる（請求項３）。SOI基板をトップ基板として使用する場合、SOIシリコンをエッチングストップとして利用することができる（請求項４）。
【００１６】
いまや開通したバイアホールは残存膜（例えばボトム基板の付着膜とパッシベーション膜）を通してボトム基板のメタライジング平面のメタライジング膜に至るまで（例えばエッチングによって）深化される。この場合、バイアホールで構造化されるトップ基板がマスキングとして役立つので（いわゆるハードマスク；請求項９）、リソグラフィ工程は必要でない。
【００１７】
このバイアホールを介して、最後に、トップ基板メタライジング平面のメタライジングとボトム基板メタライジング平面のメタライジングとの間に電気コンタクトが実現される。
【００１８】
このために好ましくは、請求項１０に明示するように、金属材料が基板スタック上に析出されて、トップ基板のメタライジングを通してボトム基板のメタライジングに至るまでバイアホールを覆い、引き続き異方性エッチング操作又はメカノケミカル研磨操作によって基板表面から金属材料が除去され、金属材料はバイアホール内に残るだけとなる（いわゆるプラグ技術）。この金属プラグによってトップ基板、ボトム基板の素子層の垂直方向集積が実現されている。最後に、誘電体膜を被着することによって素子スタックの前面は不活性化することができる。
【００１９】
他の素子平面の１つと垂直方向で集積することは、上記方法により、ボトムメタライジングとして金属プラグを有するボトム基板と同様に既存の基板スタックを処理することによって実現することができる。２つ以上の素子平面間の垂直方向接合は当該メタライジング平面の設計によって固定される。
【００２０】
本発明方法では、異なる基板中で個々の素子層が相互に独自に処理（並列処理）されることに基づいて、垂直方向回路構造の製作時に処理時間が著しく減少し、従って製作費が低下する。
【００２１】
本発明方法では、特に基板裏面の構造化を省くことができるので、有利にはCMOS適合性技術のみが利用される。
【００２２】
個々の基板に（即ちウェーハ平面に）なおバイアホールが製作されるので、この工程を個々の基板の処理に含めることが可能となる（並列処理）。補助基板が省かれ、組立てた素子スタックに対するリソグラフィ工程が何ら必要でないので、有利なことに処理時間が減少し又歩留りが高まる。
【００２３】
この方法の他の利点として、個々の素子層を上下でアライメントするために可視スペクトル域のスプリット光学系を利用することができる。それ故に、光透過法とは異なり、トップ基板中のアライメントマークより下の膜系列もボトム基板中のアライメントマークより下の膜系列も透明である必要はない。こうして赤外光透過法に比べて高いアライメント精度が、従って高い実装密度が、達成可能である。その際、アライメントマークの被着は既に個々の基板を処理するときに各基板のそれぞれ一番上の素子層内で行うことができ、付加的技術を必要とはしない。
【００２４】
【発明の実施の形態】
以下、１実施例を図面に基づいて本発明を詳細に説明する。
【００２５】
各々図は、さまざまな工程後のトップ基板及びボトム基板の構造を基に本発明方法の操作経過を例示する図である。
【００２６】
図１は、素子平面と３層メタライジングと不活性化表面とを有するトップ基板を示す。
【００２７】
図２は、−プラズマ酸化物の堆積、
−レジストマスクの被着、
−バイアホールのための写真技術、
−バイアホールの異方性エッチング
後のトップ基板を示す。
【００２８】
図３は、−レジスト除去、
−シリコン内に至るまでのバイアホールのトレンチエッチング
後のトップ基板を示す。
【００２９】
図４は、−ボトム基板表面の不活性化、
−ボトム基板への接着膜の被着
後の組立てられたトップ基板及びボトム基板を示す。
【００３０】
図５は、−アライメントして組立て（接着し）、
−バイアホールに至るまでトップ基板の側で薄膜化
後のトップ基板及びボトム基板（基板スタック）を示す。
【００３１】
図６は、ボトム基板のメタライジングに至るまでバイアホールを深化したのちの基板スタックを示す。
【００３２】
図７は、−障壁・付着膜の析出、
−後続の金属材料の析出
後の基板スタックを示す。
【００３３】
図８は、−スタック表面の研磨、
−保護膜の被着
後の基板スタックを示す。
【００３４】
トップ基板１はこの実施例ではバルクシリコンウェーハ（２：シリコン）であり、チップ平面３に処理済みMOS回路と３層メタライジングとを有し、図１に示 すように酸化物／窒化物保護膜４で不活性化されている。一番上のメタライジング平面のメタライジング５は例えばアルミニウム合金である。メタライジング平面の下にノンドープ酸化膜とドープド酸化膜がある。後に行うドライエッチングのためのマスキングとして、まず、ハードマスクとして役立つ例えばプラズマ酸化物６等の膜が析出され、バイアホール７のための写真技術が行われる。レジストマスク１８によってプラズマ酸化物６、酸化物／窒化物保護膜４、メタライジング５、そしてその下にあるチップ平面３の酸化膜が異方性エッチングされる。結果が図２に図示されている。レジスト除去後、いわゆるトレンチエッチング法でシリコン２内にまで深さ約１０μｍがエッチングされる（図３参照）。SOI材 料をトップ基板１として使用する場合、埋込み酸化物の表面に至るまでエッチングされる（SiO2がエッチングストップ）。
【００３５】
ボトムウェーハ８（９：シリコン）はボトムチップ平面１０中の処理済みMOS回路と３層メタライジング（メタライジング１１）とパッシベーション１２とを有し、このボトムウェーハ上にポリイミド膜１３がインターチップ接着剤としてスピン塗布され、表面が平らにされる。次に、フリップチップボンディングにおいて標準的に使用されるスプリット光学アライメント式ウェーハボンディング装置においてトップ基板１とボトム基板８との（ポリイミド膜１３のプラズマ酸化物６への）接着が行われる（図４参照）。
【００３６】
光学的にアライメントしてトップ基板１とボトム基板８を接着したのち、存在する基板スタック１４はバイアホール７が開通するまで機械的、湿化学的及び化学機械的に薄膜化される（図５参照）。バルクシリコン２の代わりにSOI材料を 使用する場合、まず埋込み酸化物の表面に至るまでエッチングされ（エッチングストップ：SiO2）、次に酸化膜が除去される（エッチングストップ：シリコン）。薄膜化後、基板スタック１４は標準ウェーハと同様に処理することができる。ボトムメタライジングの金属１１上にあるポリイミド膜１３と保護膜１２は、シリコン２をハードマスクとしてバイアホール内でエッチングされる。エッチングストップとして役立つのはこの場合メタライジング１１である。結果が図６に図示されている。
【００３７】
トップメタライジング５とボトムメタライジング１１とを電気的に接続するためにまず窒化チタン膜１５が後続のタングステンメタライジング１６（Ｗ堆積）のための付着兼障壁膜として析出される。
【００３８】
CMP装置を使ったメカノケミカル研磨によってタングステン／窒化チタン膜１ ５、１６がシリコン２の表面から除去され、残存する分離されたタングステン／窒化チタン“栓”（いわゆるプラグ）がトップ素子とボトム素子との間の垂直方向接合を実現する。最後に、素子スタックを不活性化するために酸化物／窒化物保護膜１７が析出される（図８）。
【００３９】
【発明の効果】
以上詳述したように本実施態様によれば、リソグラフィ工程を行うことなく、組立てた基板スタックで本発明方法を実行することができる。これによりこの方法が簡素となり、その歩留りが付加的に高まる。
【図面の簡単な説明】
【図１】本発明における１実施例のトップ基板を示す図である。
【図２】本発明における１実施例のトップ基板を示す図である。
【図３】本発明における１実施例のトップ基板を示す図である。
【図４】本発明における１実施例のトップ基板及びボトム基板を示す図である。
【図５】本発明における１実施例のトップ基板及びボトム基板（基板スタック）を示す図である。
【図６】本発明における１実施例の基板スタックを示す図である。
【図７】本発明における１実施例の基板スタックを示す図である。
【図８】本発明における１実施例の基板スタックを示す図である。
【符号の説明】
１ 第１基板（トップ基板）
３ 第１層
５，１１ メタライジング
７ バイアホール
８ 第２基板（ボトム基板）
１４ 基板スタック
Claims (10)
- マイクロエレクトロニックシステムを垂直方向で集積する方法であって、
−回路構造を備えた第１層（３）を含み、メタライジング（５）を備えた少なくとも１つの第１メタライジング平面を前記第１層（３）に重ねた第１基板（１）を用意する工程；
−前記第１基板の前記メタライジング（５）側にある第１主面からバイアホール（７）を開け、前記回路構造を備えた第１層にバイアホールを貫通させる第１工程；
−回路構造を備えた少なくとも１つの第２層（１０）を含み、メタライジング（１１）を備えた少なくとも１つの第２メタライジング平面を前記第２層（１０）に重ねた第２基板（８）を用意する工程；
−第１基板の第１主面と第２基板の前記メタライジング（１１）側にある第２主面を位置合わせすることにより接合し、基板スタック（１４）を生成する工程；
−前記バイアホール（７）が露出するまで、前記基板スタック（１４）を構成する前記第１基板（１）を前記第１主面の反対側から薄膜化する工程；
−前記バイアホール（７）を第２基板（８）へと掘り下げ、第２メタライジング平面のメタライジング（１１）の位置まで貫通させる第２工程；
−第１メタライジング平面のメタライジング（５）と第２メタライジング平面のメタライジング（１１）との間をバイアホール（７）を介して金属材料で接続する工程；
を含み、
前記第１工程は、バイアホール（７）がメタライジング（５）を貫通するように、バイアホールの開通を行うことを特徴とする方法。 - バイアホールの開通がエッチングによって行われることを特徴とする、請求項１に記載の方法。
- 前記第１基板（１）の前記第１主面の反対側からの前記基板スタック（１４）の薄膜化が、エッチングと研磨の両方または一方によって行われることを特徴とする、請求項１または２のいずれかに記載の方法。
- SOI基板が第１基板（１）に使用され、前記第１基板（１）の前記第１主面の反対側からの前記基板スタック（１４）の薄膜化において、エッチングストップ膜として用いられSOI基板の埋込み酸化膜の位置までエッチングによって薄膜化し、次に、エッチングストップ膜として用いられた前記埋め込み酸化膜を除去することを特徴とする、請求項３に記載の方法。
- 第２基板の第２主面に被着される接着膜を利用して基板の接合が行われることを特徴とする、請求項１から４のいずれか１項に記載の方法。
- 前記第１基板の第１主面と前記第２基板の第２主面の接合において、付着膜を用いて不活性化と平坦化の両方または一方を行うことを特徴とする、請求項５に記載の方法。
- 基板の接合が直接的結合（ダイレクトボンディング法）によって行われることを特徴とする、請求項１から６のいずれか１項に記載の方法。
- 平坦化のための層を、前記第１基板の第１主面と前記第２基板の第２主面の接合前に生成することを特徴とする、請求項６に記載の方法。
- 第２工程において既存のバイアホール（７）の深化が異方性エッチングによって行われ、その際、第１基板（１）の基板材料がハードマスクとして役立つことを特徴とする、請求項１から８のいずれか１項に記載の方法。
- 第１メタライジング平面と第２メタライジング平面との間を金属材料で接続する工程が、
−バイアホール（７）内に付着兼障壁膜を析出する工程；
−バイアホール内に金属材料を析出する工程；
−基板スタック（１４）の表面から付着兼障壁膜及び金属材料を化学機械的に研磨除去する工程；
以上の工程を含むことを特徴とする、請求項１から９のいずれか１項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19516487A DE19516487C1 (de) | 1995-05-05 | 1995-05-05 | Verfahren zur vertikalen Integration mikroelektronischer Systeme |
| DE19516487.3 | 1995-05-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106963A JPH09106963A (ja) | 1997-04-22 |
| JP3999828B2 true JP3999828B2 (ja) | 2007-10-31 |
Family
ID=7761140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11277296A Expired - Lifetime JP3999828B2 (ja) | 1995-05-05 | 1996-05-07 | マイクロエレクトロニックシステムを垂直方向で集積する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5851894A (ja) |
| JP (1) | JP3999828B2 (ja) |
| KR (1) | KR960043162A (ja) |
| DE (1) | DE19516487C1 (ja) |
| FR (1) | FR2734664B1 (ja) |
| GB (1) | GB2300518B (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809421B1 (en) * | 1996-12-02 | 2004-10-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| JPH11191575A (ja) * | 1997-12-25 | 1999-07-13 | Shinkawa Ltd | フリップチップボンディング用部品、フリップチップボンディング確認用部品及びフリップチップボンディング方法 |
| US6365488B1 (en) * | 1998-03-05 | 2002-04-02 | Industrial Technology Research Institute | Method of manufacturing SOI wafer with buried layer |
| DE19813239C1 (de) * | 1998-03-26 | 1999-12-23 | Fraunhofer Ges Forschung | Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur |
| US5986344A (en) | 1998-04-14 | 1999-11-16 | Advanced Micro Devices, Inc. | Anti-reflective coating layer for semiconductor device |
| DE19818968C2 (de) * | 1998-04-28 | 2000-11-30 | Fraunhofer Ges Forschung | Verfahren zur Herstellung eines Transponders, Verfahren zur Herstellung einer Chipkarte, die einen Transponder aufweist, sowie nach dem erfindungsgemäßen Verfahren hergestellter Transponder und nach dem erfindungsgemäßen Verfahren hergestellte Chipkarte |
| DE19853703A1 (de) * | 1998-11-20 | 2000-05-25 | Giesecke & Devrient Gmbh | Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises |
| DE19856573C1 (de) * | 1998-12-08 | 2000-05-18 | Fraunhofer Ges Forschung | Verfahren zur vertikalen Integration von aktiven Schaltungsebenen und unter Verwendung desselben erzeugte vertikale integrierte Schaltung |
| DE19946715C1 (de) * | 1999-09-29 | 2001-05-03 | Infineon Technologies Ag | Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme |
| US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6984571B1 (en) | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6902987B1 (en) | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US6935023B2 (en) | 2000-03-08 | 2005-08-30 | Hewlett-Packard Development Company, L.P. | Method of forming electrical connection for fluid ejection device |
| US6563133B1 (en) | 2000-08-09 | 2003-05-13 | Ziptronix, Inc. | Method of epitaxial-like wafer bonding at low temperature and bonded structure |
| EP1195808B1 (en) | 2000-10-04 | 2007-08-15 | Infineon Technologies AG | Method of fabricating a thin, free-standing semiconductor device layer and of making a three-dimensionally integrated circuit |
| US6716737B2 (en) | 2002-07-29 | 2004-04-06 | Hewlett-Packard Development Company, L.P. | Method of forming a through-substrate interconnect |
| US6902872B2 (en) | 2002-07-29 | 2005-06-07 | Hewlett-Packard Development Company, L.P. | Method of forming a through-substrate interconnect |
| US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| US6867073B1 (en) * | 2003-10-21 | 2005-03-15 | Ziptronix, Inc. | Single mask via method and device |
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| US7453150B1 (en) * | 2004-04-01 | 2008-11-18 | Rensselaer Polytechnic Institute | Three-dimensional face-to-face integration assembly |
| US7390740B2 (en) * | 2004-09-02 | 2008-06-24 | Micron Technology, Inc. | Sloped vias in a substrate, spring-like contacts, and methods of making |
| US10374120B2 (en) * | 2005-02-18 | 2019-08-06 | Koninklijke Philips N.V. | High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials |
| US8101498B2 (en) * | 2005-04-21 | 2012-01-24 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
| DE102005022017B3 (de) * | 2005-05-12 | 2006-10-26 | Infineon Technologies Ag | Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel |
| US7977227B2 (en) * | 2005-08-15 | 2011-07-12 | Macronix International Co., Ltd. | Method of manufacturing a non-volatile memory device |
| TWI427646B (zh) | 2006-04-14 | 2014-02-21 | Bourns Inc | 具表面可裝設配置之傳導聚合物電子裝置及其製造方法 |
| US8513789B2 (en) | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
| US7829438B2 (en) | 2006-10-10 | 2010-11-09 | Tessera, Inc. | Edge connect wafer level stacking |
| US7901989B2 (en) | 2006-10-10 | 2011-03-08 | Tessera, Inc. | Reconstituted wafer level stacking |
| US7732301B1 (en) | 2007-04-20 | 2010-06-08 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
| US20090278233A1 (en) * | 2007-07-26 | 2009-11-12 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
| JP5572089B2 (ja) | 2007-07-27 | 2014-08-13 | テッセラ，インコーポレイテッド | 適用後パッド延在部を伴う再構成ウエハ積層パッケージング |
| US8193092B2 (en) * | 2007-07-31 | 2012-06-05 | Micron Technology, Inc. | Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices |
| JP5645662B2 (ja) | 2007-08-03 | 2014-12-24 | テッセラ，インコーポレイテッド | 積層型マイクロエレクトロニクスアセンブリを製造する方法及び積層型マイクロエレクトロニクスユニット |
| US8043895B2 (en) | 2007-08-09 | 2011-10-25 | Tessera, Inc. | Method of fabricating stacked assembly including plurality of stacked microelectronic elements |
| JP5639052B2 (ja) | 2008-06-16 | 2014-12-10 | テッセラ，インコーポレイテッド | ウェハレベルでの縁部の積重ね |
| DE102009030958B4 (de) * | 2008-07-23 | 2014-01-23 | Infineon Technologies Ag | Halbleiteranordnung mit einem Verbindungselement und Verfahren zur Herstellung einer solchen |
| US8158515B2 (en) * | 2009-02-03 | 2012-04-17 | International Business Machines Corporation | Method of making 3D integrated circuits |
| KR101187214B1 (ko) * | 2009-03-13 | 2012-10-02 | 테세라, 인코포레이티드 | 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리 |
| JP5985136B2 (ja) | 2009-03-19 | 2016-09-06 | ソニー株式会社 | 半導体装置とその製造方法、及び電子機器 |
| US8685793B2 (en) | 2010-09-16 | 2014-04-01 | Tessera, Inc. | Chip assembly having via interconnects joined by plating |
| US8686565B2 (en) | 2010-09-16 | 2014-04-01 | Tessera, Inc. | Stacked chip assembly having vertical vias |
| US9070851B2 (en) | 2010-09-24 | 2015-06-30 | Seoul Semiconductor Co., Ltd. | Wafer-level light emitting diode package and method of fabricating the same |
| JP5957840B2 (ja) | 2011-10-04 | 2016-07-27 | ソニー株式会社 | 半導体装置の製造方法 |
| FR2990298A1 (fr) * | 2012-05-04 | 2013-11-08 | St Microelectronics Sa | Empilement de structures semi-conductrices et procede de fabrication correspondant |
| JP6302644B2 (ja) * | 2013-11-11 | 2018-03-28 | 株式会社ディスコ | ウェーハの加工方法 |
| CN205944139U (zh) | 2016-03-30 | 2017-02-08 | 首尔伟傲世有限公司 | 紫外线发光二极管封装件以及包含此的发光二极管模块 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130059A (ja) * | 1984-07-20 | 1986-02-12 | Nec Corp | 半導体装置の製造方法 |
| JPH0612799B2 (ja) * | 1986-03-03 | 1994-02-16 | 三菱電機株式会社 | 積層型半導体装置およびその製造方法 |
| JPH063837B2 (ja) * | 1987-03-03 | 1994-01-12 | シャープ株式会社 | 三次元半導体集積回路の製造方法 |
| US4784970A (en) * | 1987-11-18 | 1988-11-15 | Grumman Aerospace Corporation | Process for making a double wafer moated signal processor |
| US4842699A (en) * | 1988-05-10 | 1989-06-27 | Avantek, Inc. | Method of selective via-hole and heat sink plating using a metal mask |
| JPH0215652A (ja) * | 1988-07-01 | 1990-01-19 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5185292A (en) * | 1989-07-20 | 1993-02-09 | Harris Corporation | Process for forming extremely thin edge-connectable integrated circuit structure |
| DE69121041T2 (de) * | 1990-10-12 | 1997-02-06 | Axis Spa | Schmelzfixiervorrichtung, die eine Temperatursteuereinrichtung enthält |
| JP2839376B2 (ja) * | 1991-02-05 | 1998-12-16 | 三菱電機株式会社 | 半導体装置の製造方法 |
| DE4314913C1 (de) * | 1993-05-05 | 1994-08-25 | Siemens Ag | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen |
| JP3360919B2 (ja) * | 1993-06-11 | 2003-01-07 | 三菱電機株式会社 | 薄膜太陽電池の製造方法，及び薄膜太陽電池 |
| EP0635885B1 (en) * | 1993-07-22 | 1998-12-16 | Raytheon Company | High density circuit assembly |
| US5627106A (en) * | 1994-05-06 | 1997-05-06 | United Microelectronics Corporation | Trench method for three dimensional chip connecting during IC fabrication |
| DE4433845A1 (de) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung |
| DE4433833A1 (de) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten |
-
1995
- 1995-05-05 DE DE19516487A patent/DE19516487C1/de not_active Expired - Lifetime
-
1996
- 1996-04-30 GB GB9608877A patent/GB2300518B/en not_active Expired - Lifetime
- 1996-05-02 KR KR19960014161A patent/KR960043162A/ko active IP Right Grant
- 1996-05-03 US US08/642,047 patent/US5851894A/en not_active Expired - Lifetime
- 1996-05-03 FR FR9605555A patent/FR2734664B1/fr not_active Expired - Lifetime
- 1996-05-07 JP JP11277296A patent/JP3999828B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB9608877D0 (en) | 1996-07-03 |
| US5851894A (en) | 1998-12-22 |
| GB2300518A (en) | 1996-11-06 |
| KR960043162A (ja) | 1996-12-23 |
| FR2734664A1 (fr) | 1996-11-29 |
| JPH09106963A (ja) | 1997-04-22 |
| GB2300518B (en) | 1999-12-29 |
| FR2734664B1 (fr) | 1998-08-28 |
| DE19516487C1 (de) | 1996-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3999828B2 (ja) | マイクロエレクトロニックシステムを垂直方向で集積する方法 | |
| JP3992762B2 (ja) | 集積回路の製造方法 | |
| US6448174B1 (en) | Wiring method for producing a vertical, integrated circuit structure and vertical, integrated circuit structure | |
| KR101018419B1 (ko) | 싱글 마스크 비아 방법 및 장치 | |
| KR100363375B1 (ko) | 캐리어 기판상에 탑재된 집적 회로 디바이스 제조 방법 | |
| US7381629B2 (en) | Method of forming through-wafer interconnects for vertical wafer level packaging | |
| KR100347656B1 (ko) | 3차원회로를형성하기위한방법 | |
| US8222121B2 (en) | Fiducial scheme adapted for stacked integrated circuits | |
| US11678133B2 (en) | Structure for integrated microphone | |
| US6930382B2 (en) | Semiconductor device and method of manufacturing the same | |
| US8426921B2 (en) | Three-dimensional integrated circuits and techniques for fabrication thereof | |
| US8129811B2 (en) | Techniques for three-dimensional circuit integration | |
| US7453150B1 (en) | Three-dimensional face-to-face integration assembly | |
| CN113345857A (zh) | 半导体元件及其制备方法 | |
| CN111916392A (zh) | 半导体装置的制备方法 | |
| AU2004286545B2 (en) | Single mask via method and device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070515 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070706 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070731 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070810 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130817 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |