DE19746642C2 - Verfahren zur Herstellung eines Halbleiterbauelements sowie dessen Verwendung in einer Chipkarte - Google Patents

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiterbauelements mit den Merkmalen des Oberbegriffs von Patentanspruch 1 sowie die Verwendung eines Halbleiterbauelements, das durch solch ein Verfahren herstellbar ist. Insbesondere betrifft die vorliegende Erfindung ein verbessertes Verfahren zur Herstellung einer metallisierten HalbleiterSchaltungsstruktur, welches mit CMOS-kompatiblen Standard-Halbleitertechnologien durchführbar ist und die Anwendung des sogenannten Reverse Engineering zur Aneignung fremden Technologie-Know-hows bzw. zum Auslesen und/oder zur Manipulation der im Bauelement gespeicherten Information erschwert. Durch das erfindungsgemäße Verfahren ist es darüber hinaus möglich, ein gegenüber Umwelteinflüssen geschütztes Halbleiterbauelement herzustellen.

Ein Verfahren mit den Merkmalen des Oberbegriffs von Patentanspruch 1 ist beispielsweise aus G. Schumiki, P. Seegebrecht "Prozeßtechnologie", Springer-Verlag Berlin, ISBN 3-540-17670-5 bekannt. Fig. 5 zeigt ein durch solch ein Verfahren hergestelltes Halbleiterbauelement. In Fig. 5 bezeichnen die mit Bezugszeichen 11 bezeichneten Schichten Passivierungs- bzw. Isolatorschichten, die mit Bezugszeichen 12 bezeichneten Schichten stellen leitende Schichten dar, die beispielsweise aus dotiertem Halbleiter-Material oder aus dotierten Poly-Siliziumschichten aufgebaut sind, und die mit Bezugszeichen 13 bezeichneten Schichten stellen Metallisierungen dar. Die Verdrahtung 13 des Bauelementes wird mittels Deposition und Strukturierung von Metallschichten und dazwischenliegenden Isolatorschichten 11 realisiert. Bei diesem modularen Verfahren werden jeweils Kontaktlöcher durch eine Isolatorschicht 11 bis auf eine leitende Struktur 12, 13 geätzt, sodann eine Metallschicht abgeschieden und nachfolgend Leiterbahnen 13 strukturiert und wiederum mit einer Isolatorschicht 11 bedeckt.

Die mit solchen Halbleiter-Bauelementen verbundenen Probleme bestehen zum einen darin, daß mit Techniken des Reverse Engineering das Design und die Anordnung der Leiterbahnen innerhalb des Bauelements leicht erkannt werden kann und daß daher auch das Verfähren zur Herstellung eines solchen Halbleiter-Bauelements für Dritte leicht nachzuahmen ist.

Beispielsweise können Halbleiter-Bauelemente optisch durchstrahlt werden, und ihr Design kann mittels Elektronenstrahlmikroskopie entweder unter Verwendung von bildgebenden Verfahren oder aber auch unter Verfolgung eines fließenden Stroms leicht "durchschaut" werden. Desweiteren ist es auch üblich, Schicht für Schicht eines Halbleiter-Bauelements mechanisch oder chemisch abzutragen und anschließend die sich jeweils ergebende Oberfläche zu untersuchen.

Hält man sich die enormen Entwicklungskosten für neuartige Halbleiter-Chips vor Augen, so ist klar erkennbar, daß ein großer Bedarf an Möglichkeiten besteht, die Erfolgsaussichten solcher Reverse Engineering-Methoden entscheidend einzudämmen.

Aus der US-Patentschrift US 5 627 106 ist ein Verfahren zum dreidimensionalen Ver­ binden von Chips während der Herstellung Integrierter Schaltkreise unter Verwendung der sogenannten Trench-Technologie bekannt. Bei diesem Verfahren wird ein erstes Halbleiter-Substrat mit mehreren, mit einem leitenden Material gefüllten tiefen Gräben versehen. Durch mehrere Schleif- und selektive Ätzschritte wird erreicht, daß diese Grä­ ben ca. 5 bis 7 µm hervorstehen. Ein zweites Substrat ist mit einer Passivierungs- und einer Polyimidschicht überzogen. In diese Schichten werden Verbindungsfenster geätzt, und die beiden Substrate werden derart ausgerichtet und zusammengefügt, daß die hervorstehenden Gräben des ersten Halbleiter-Substrats in die Verbindungsfenster des zweiten Halbleiter-Substrats passen und eine elektrisch leitende Verbindung darstellen.

Ferner wird in DE 43 14 913 C1 ein Verfahren zur Herstellung eines Halbleiterbau­ elements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halblei­ terbauelementen beschrieben. Dabei weist die Kontaktstrukturierung Metallstifte zur Durchbohrung von Substraten und Kontaktierung leitender Bereiche auf.

Darüber hinaus wird in Tokumitsu, T., et al.: Highly Integrated Three-Dimensional MMIC Technology Applied to Novel Masterslice GaAs-Si-MMiC's US-Z.: IEEE Journal of Solid- State Circuits, Vol. 32, No. 9, September 1997, S. 1334 bis 1341, eine neuartige drei­ dimensionale monolithische integrierte "Masterslice"-Mikrowellenschaltung beschrieben, deren Grundstruktur mehrere Ebenen mit vielen identischen Anordnungseinheiten um­ faßt.

Weiterhin wird in dem Artikel von Kühn, S. A. et al.: Interconnect Capacitances, Crosstalk, and Signal Delay in Vertically Integrated Circuits in: IEDM 95, S. 249 bis 252 der Einfluß der dreidimensionalen Schaltungsstruktur in vertikal Integrierten Schaltungen auf Verbin­ dungskapazitäten, Nebensprechen und Signalverzögerung untersucht.

Ferner werden in dem Artikel von Kleiner, M. B., et al.: Thermal Analysis of Vertically Integrated Circuits in: IEDM 95, S. 487 bis 490, vertikal integrierte Schaltungen thermisch analysiert. Dazu werden die vertikal integrierten Schaltungen durch eine Struktur, die aus Silizium, Aluminium + Siliziumdioxid und Polyimidschichten besteht, dargestellt.

Ein weiteres Problem bekannter Chiparchitekturen besteht darin, daß bei der Anwendung solcher Halbleiter-Bauelemente in Chipkarten Manipulationsmöglichkeiten für Dritte gegeben sind, die die Sicherheit von Chipkarten stark beeinträchtigen. Beispielsweise ist es durch spezielle Techniken möglich, die in den Chipkarten gespeicherte Information zu lesen und ggf. zu verändern.

Bisherige Ansätze zur Lösung der vorstehend genannten Probleme beruhten bei­ spielsweise auf der Verbesserung der verwendeten PIN-Codes durch Verwendung einer Geheimzahl mit einer erhöhten Anzahl an Stellen, um den Mißbrauch von Chipkarten zu unterbinden.

Ansätze zur Lösung des mit den verwendeten Reverse Engineering-Methoden verbundenen Problems beruhten darauf, das Chipkarten-Design möglichst komplex zu gestalten, um die Erfolgsaussichten der vorstehend erwähnten optischen Durchstrahlungs- oder Elektronenmikroskopierverfahren zu verringern. Bei dem Versuch, eine aufzubauende Schaltung möglichst komplex zu gestalten, tritt jedoch wiederum das Problem auf, daß der Integrationsgrad der Schaltung deutlich verschlechtert werden kann und daß das Herstellungsverfahren technologisch aufwendig wird. Genauer gesagt läßt sich der Komplexitätsgrad insbesondere dadurch steigern, daß mehrere, Metallisierungsebenen übereinander angeordnet werden. Aufgrund der Oberflächentopographie ist dafür aber auch eine Anpassung der jeweiligen Größen der Leiterbahnen notwendig, wodurch die Integrationsdichte der Metallisierung bei der entsprechenden Vorrichtung verschlechtert wird.

Aus der US-Patentschrift Nr. 5 563 084, die der DE 44 33 845 A1 entspricht, ist überdies ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung bekannt. Bei diesem Verfahren werden bereits vollständig fertig prozessierte Chips unter Verwendung eines Hilfssubstrats auf ein weiteres Substrat, das seinerseits ebenfalls mehrere Bauelementelagen enthalten kann, aufgebracht. Um die Ausbeute zu erhöhen, wird die Funktionsfähigkeit der einzelnen Chips vor dem Zusammenfügen überprüft.

Der Erfinder der vorliegenden Erfindung hat zur Lösung der vorstehenden Probleme bereits ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements vorgeschlagen, mit den Schritten zum Aufbringen und Strukturieren von Schichten, die in dem Halbleiter- Bauelement enthalten sind, auf einem ersten Substrat, Verbinden der Oberfläche des ersten Substrats, auf der diese einzelnen Schichten aufgebracht sind, mit einem zweiten Substrat, Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberfläche des ersten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmäßiger elektrischer Kontakt Zwischen dem leitenden Strukturelement und dem Bauelement bewirkt wird, und Fertigstellen des Halbleiter-Bauelements.

Dieses Verfahren weist jedoch Probleme bei der Realisierung eines funktionsmäßigen elektrischen Kontakts zwischen dem leitenden Strukturelement und dem Bauelement auf. Genauer gesagt, muß der elektrische Kontakt gezielt zwischen beispielsweise einer Metallisierungsebene und einer ganz bestimmten Stelle des Bauelements hergestellt werden. Dazu ist eine genaue Justierung bei der Herstellung des elektrischen Kontakts erforderlich. Bei der Verwendung beispielsweise eines Halbleiterbauelementesubstrats trifft man jedoch auf die Schwierigkeit, daß diese Justierung nicht einfach durchzuführen ist, da das Halbleiterbauelementesubstrat nicht lichtdurchlässig ist und somit optische Justierverfahren nicht angewendet werden können.

Ein ähnlichen Weg beschreibt auch die Veröffentlichung "Bertagnolli, E. et al., "Interchip Via Technologie", Electrochemical Society Proceedings Volume 97-36, S. 509-520. In ihr wird ein Verfahren zur Herstellung von elektrisch leitenden Verbindungen zwischen verschiedenen Halbleiterbauelementen dargelegt. Mit Hilfe des beschriebenen Verfahrens ist es möglich, auch kompliziert aufgebaute, dreidimensionale Schaltungsstrukturen zu erzeugen, die über elektrische Kontakte mit hoher Verbindungsgüte und geringen elektrischen Verlusten verfügen. Um zwei Bauelemente miteinander zu verbinden, werden die Oberflächen der Halbleiterbauelemente planarisiert, Vialöcher hergestellt, das Ausgangssubstrat des ersten Halbleiterbauelements gedünnt und die Vialöcher geöffnet sowie gereinigt. Anschließend wird das erste Halbleiterbauelement mit dem zweiten verbunden und die Vialöcher als Ätzmaske verwendet, um die Polymid- bzw. Oxidschicht des zweiten Halbleiterbauelements selektiv zu ätzen. Erst jetzt erfolgt ein Verfahrensschritt, mit dem die Vialöcher mit einem elektrisch leitenden Material gefüllt und eine Verbindung zur jeweiligen Metallisierung der Halbleiterbau­ elemente hergestellt wird.

Auch bei dem in dieser Druckschrift beschriebenen Verfahren stellt sich das Problem, das mit aufwendigen Justierverfahren gearbeitet wird. Wie aus den Fig. 2 und 3 hervorgeht, muss mittels einer optischen Justierung, dass geöffnete Vialoch genau oberhalb der zu kontaktierenden Metallisierung positioniert werden, bevor die Polymid- und Oxidschicht an dieser Stelle geätzt werden können.

Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, ein vereinfachtes Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiterbauelements bereitzustellen, so daß die Komplexität der Schaltung erhöht werden kann, ohne die Integrationsdichte zu verschlechtern und das Verfahren technologisch zu aufwendig zu gestalten, wobei insbesondere keine aufwendigen Justierverfahren notwendig sind.

Gemäß der vorliegenden Erfindung wird die Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Ferner wird gemäß der vorliegenden Erfindung ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiterbauelements, das gegenüber Umwelteinflüssen geschützt ist, nach Anspruch 20, ein mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiterbauelement nach Anspruch 22 und 23 sowie die Verwendung dieser Halbleiterbauelemente in einer Chip-Karte bereitgestellt.

Die bevorzugten Ausführungsformen sind Gegenstand der abhängigen Ansprüche.

Das erfindungsgemäße Verfahren zur Herstellung eines Halbleiterbauelementes mit wenigstens einer Bauelementelage, in der elektrisch leitende Strukturelemente aufgebracht und strukturiert sind, die schichtförmig auf einem ersten Substrat aufgebracht sind, umfaßt somit die Abfolge folgender Verfahrensschritte:

• - Öffnen wenigstens eines Vialoches durch die auf dem ersten Substrat vorhandenen Schichten derart, dass sich das wenigstens eine Vialoch in das erste Substrat erstreckt,
• - Füllen des wenigstens einen Vialoches mit einem elektrisch leitenden Material,
• - Elektrisches Kontaktieren der elektrisch leitenden Strukturelemente mit dem wenigstens einen Vialoch,
• - Verbinden der die elektrisch kontaktierten, elektrisch leitenden Strukturelemente aufweisenden Vorderseite des ersten Substrats ausschließlich mit einem zweiten Substrat,
• - Dünnen des ersten Substrats von seiner Rückseite bis das wenigstens eine mit dem elektrisch leitenden Material gefüllte Vialoch freigelegt ist,
• - Elektrisches Kontaktieren des wenigstens einen freigelegten Vialoches von der Rückseite des ersten Substrats.

Bei dem erfindungsgemäßen Verfahren wird die Bauelementelage im Substrat bis vor eine Metallisierungsebene prozessiert. Das heißt, der Ausgangspunkt ist jeweils eine Bauelementelage innerhalb eines Substrates ohne Metallisierung, mit einer oder mit mehreren Metallisierungsebenen. Auf der Vorderseite des Substrats werden Vialöcher geöffnet, die alle vorhandenen Schichten durchdringen und typisch einige pm tief in das Substrat reichen. Anschließend werden die Vialöcher mit einem leitenden Material, beispielsweise Wolfram oder Kupfer gefüllt (sog. Metall-Plugs). Zur elektrischen Isolation der späteren Kontakte werden vorzugsweise die Vialochseitenwände zuvor mit einem isolierenden Material passiviert. Mittels eines Standardmetallisierungsverfahrens werden die gefüllten Vialöcher mit einer leitenden Ebene, beispielsweise einer Metallisierungsebene der Bauelementelage kontaktiert. Hierzu werden vorzugsweise Kontaktlöcher zu einer Metallisierungsebene der Bauelementelage geöffnet und auf die Oberfläche des Bauelementesubstrats und in die Via- und Kontaktlöcher metallisches Material abgeschieden. Nach der Strukturierung dieser Verbindungsmetallisierung wird die Bauelementesubstratoberfläche vorzugsweise mit einer isolierenden Schicht passiviert. Darauf folgend wird ein Hilfssubstrat mit der Vorderseite des Bauelementesubstrats verbunden. Hierzu wird vorzugsweise die Vorderseite des Bauelementesubstrats mit einer Haftschicht versehen. Die Haftschicht kann gleichzeitig eine passivierende und/oder planarisierende Funktion übernehmen. Anschließend wird das Bauelementesubstrat von der Rückseite her bis an die gefüllten Vialöcher gedünnt. Das Dünnen kann beispielsweise durch naßchemisches Ätzen oder durch mechanisches oder chemomechanisches Schleifen erfolgen.

Bei Verwendung eines SOI-Substrats kann hierbei die vergrabenen Isolatorschicht als Ätzstopp dienen. Wird kein SOI-Substrat verwendet, so kann eine der üblichen Endpunkterkennungsmethoden angewendet werden. Beispielsweise stoppt chemomechanisches Schleifen auf Metall, da dieses Schleifverfahren eine hohe Selektivität aufweist. Bei naßchemischen oder Trockenätzverfahren kann der Endpunkt auch durch eine Substanzanalyse ermittelt werden. Andererseits ist die Erkennung des Endpunkts für die Zwecke der vorliegenden Erfindung nicht kritisch, da es auch nicht unbedingt erforderlich ist, daß nach Abschluß des Ätzverfahrens das leitende Material der Vialöcher mit dem Bauelementesubstrat eine planare Oberfläche bildet. Für die Zwecke der vorliegenden Erfindung ist jedoch insbesondere wichtig, daß nach Abschluß des Ätzverfahrens das leitende Material der Vialöcher freiliegt und in darauffolgenden Verfahrensschritten kontaktiert werden kann.

Sodann kann der nach dem Zusammenfügen und Dünnen vorliegende Substratstapel wie ein Standardsubstrat weiterbearbeitet werden, wobei die Oberfläche des gedünnten Bauelementesubstrats nun die Vorderseite darstellt. Diese wird zunächst vorzugsweise durch Abscheidung einer dielektrischen Schicht isoliert. Bei Verwendung eines SOI-Substrats kann auf diesen Schritt verzichtet werden. Nach einem Standardlithographieschritt werden durch die Isolatorschicht Kontaktlöcher auf die zu kontaktierenden Gebiete, das heißt die mit einem leitenden Material gefüllten Vialöcher, geätzt. Über diese Kontakte wird schließlich die Verdrahtung durch bekannte Metallisierungsverfahren, insbesondere Standardmetallisierung, die aus einer oder mehreren Metallisierungsebenen bestehen kann, hergestellt. Die Kontakte können hierbei zwischen beliebigen Metallisierungsebenen des Bauelementesubstrats und der Verdrahtung realisiert werden. Schließlich kann, wie bei der Bauelementeherstellung des Stands der Technik, die Substratscheibe auf die notwendige Dicke reduziert werden, indem der Substratstapel von der Hilfssubstratseite her mechanisch oder/und chemisch gedünnt wird.

Durch die Abfolge der Schritte des erfindungsgemäßen Verfahrens wird ein zusätzliches Substrat in das Bauelement eingebracht. Dieses Substrat kann entweder das Bauelementesubstrat selbst oder, bei einer iterativen Wiederholung der Verfahrensschritte, dasjenige Hilfssubstrat sein, welches in dem vorangehenden Iterationsschritt eingebracht wurde und entsprechend die Rolle des Bauelementesubstrats übernommen hat. Gemäß einer bevorzugten Ausführungsform kann dabei das zusätzliche Substrat beispielsweise zwischen dem Halbleiterbauelement an sich und der oder den zur elektrischen Kontaktierung des Halbleiterbauelements vorgesehenen Metallisierungsebenen angeordnet sein. Das zusätzliche Substrat kann aber auch zwischen einzelnen zur elektrischen Kontaktierung des Halbleiterbauelements vorgesehenen Metallisierungsebenen angeordnet sein. Der Ausdruck "Metallisierungsebenen" umfaßt dabei sämtliche leitende Strukturelemente des Halbleiterbauelements, also beispielsweise Leiterbahnen, Verdrahtungen usw..

Durch eine derartige Einbringung eines zusätzlichen Substrats ist es möglich, die Komplexität der sich ergebenden Schaltung beträchtlich zu erhöhen, ohne den Integrationsgrad der Vorrichtung zu verschlechtern oder das Herstellungsverfahren zu sehr kompliziert zu machen.

Durch die gemäß dem Verfahren der Erfindung verwendete Technik zur Kontaktierung durch die zusätzlich eingebrachte Substratschicht wird darüber hinaus auch die Kontaktierung zwischen dem Bauelement und der zu kontaktierenden Metallisierungsebene in erheblichem Maße vereinfacht.

Das erfindungsgemäße Verfahren kann gemäß einer bevorzugten Ausführungsform noch weiter vereinfacht werden, indem das Dünnen dergestalt ausgeführt wird, daß das in die Vialöcher gefüllte Material über das gedünnte erste Substrat übersteht. Beispielsweise kann dann nämlich der darauf folgende Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen die Schritte zum Aufbringen einer passivierenden Schicht auf das erste Substrat, wobei das in die Vialöcher gefüllte leitende Material freiliegt, und zum Aufbringen einer leitenden Schicht, die in elektrischem Kontakt mit dem in die Vialöcher gefüllten leitenden Material steht, auf die passivierende Schicht umfassen. Durch diese Abfolge kann das Ätzen von Kontaktöchern auf die gefüllten Vialöcher vermieden werden.

Bei dem erfindungsgemäßen Verfahren werden das Bauelementesubstrat und das Hilfssubstrat derart fest miteinander verbunden, daß daraufhin keine zerstörungsfreie Trennung des Schichtenstapels erfolgen kann.

Gemäß einer bevorzugten Ausführungsform ist das zusätzlich in das Bauelement eingebrachte Substrat aus einem Material, das im Bereich sichtbarer Wellenlängen nicht transparent ist, beispielsweise aus Silizium, so daß die Verwendung optischer Durchstrahlungsverfahren verhindert wird. Das zusätzliche Substrat kann zusätzlich noch ein Material enthalten oder aus einem solchen hergestellt sein, das im Bereich kurzwelliger Strahlung, beispielsweise Röntgenstrahlen, nicht transparent ist, so daß die Verwendung von Röntgen-Durchstrahlungsverfahren verhindert wird.

Gemäß der vorliegenden Erfindung kann das zusätzliche Substrat auch ein sogenanntes SOI-Substrat sein, so daß die vergrabene Isolatorschicht bei einem Ätzschritt als ein Ätzstopp dient. Dadurch kann das Herstellungsverfahren weiter vereinfacht werden, und seine Kosten können reduziert werden. Ferner ist es bei Verwendung eines SOI-Substrats möglich, das zusätzliche Substrat gleichmäßiger zu ätzen.

Für die Verbindung der Vorderseite des Bauelementesubstrats mit dem Hilfssubstrat wird die Vorderseite des Bauelementesubstrats vorzugsweise mit einer Haftschicht versehen. Die Haftschicht kann dabei gleichzeitig eine passivierende und/oder planarisierende Funktion übernehmen. Anschließend wird das Bauelementesubstrat von der Rückseite her gedünnt. Das Dünnen kann dabei beispielsweise durch naßchemisches Ätzen oder durch mechanisches oder chemomechanisches Schleifen erfolgen. Der nach dem Zusammenfügen und Dünnen vorliegende Substratstapel kann darauf folgend wie ein Standardsubstrat weiterbearbeitet werden, wobei die Oberfläche des gedünnten Bauelementesubstrats nun die Vorderseite darstellt. Diese wird zunächst durch Abscheidung einer dielektrischen Schicht isoliert, wobei bei Verwendung eines SOI-Substrates unter Umständen auf diese Isolierung verzichtet werden kann. Nach einem Standardlithographieschritt werden durch die Isolatorschicht und die dünne Bauelementesubstratschicht Kontaktlöcher auf die zu kontaktierenden Gebiete geätzt. Über diese Kontakte wird schließlich die Verdrahtung mittels Standardmetallisierung, die aus einer oder mehreren Metallisierungsebenen bestehen kann, hergestellt. Die Kontakte können hierbei zwischen beliebigen Metallisierungsebenen des Bauelementesubstrats und der Verdrahtung realisiert werden. Schließlich kann, wie bei der Bauelementeherstellung gemäß dem Stand der Technik, die Substratscheibe auf die notwendige Dicke reduziert werden, indem der Substratstapel von der Hilfssubstratseite her mechanisch oder/und chemisch gedünnt wird.

Beim erfindungsgemäßen Verfahren werden gegenüber den nach dem heutigen Stand der Technik bekannten Verfahren zur Mehrlagenverdrahtung (übereinander angeordnete strukturierte Metallschichten, isoliert mittels optisch transparenten dielektrischen Schichten) vorteilhafterweise den Möglichkeiten der Produktpiraterie und der Produktmanipulation begegnet, da Teile der Bauelementeverdrahtung auf die gegenüberliegende Seite des Bauelementesubstrats verlagert werden. Zwischen den Bauelementen und Teilen der Verdrahtung befindet sich eine mehrere Mikrometer dicke optisch nicht transparente Substratschicht. Diese vergrabene Substratschicht, sowie die durch das erfindungsgemäße Verfahren bedingte Erhöhtung der Komplexität der Verdrahtung verhindert bzw. erschwert die üblicherweise eingesetzte Techniken zur Analytik des Schaltungsaufbaus und Techniken zur Manipulation der in den Bauelementen gespeicherten Information. Bei den bekannten Verfahren zur Mehrlagenverdrahtung sind demgegenüber übereinander angeordnete strukturierte Metallschichten durch optisch transparente dielektrische Schichten, beispielsweise SiO₂, voneinander isoliert, wie in Fig. 5 gezeigt.

Durch Einbringen des zusätzlichen Substrats, das, wie vorstehend erläutert, das Bauelementesubstrat selbst oder auch ein Hilfssubstrat sein kann, kann die Komplexität der Verdrahtung erhöht werden, wodurch die üblicherweise eingesetzten Techniken zur Analytik des Schaltungsaufbaus und Techniken zur Manipulation der in den Bauelementen gespeicherten Information verhindert bzw. erschwert werden. Wenn das zusätzliche Substrat zusätzlich optisch nicht transparent ist, werden zum einen Verfahren zur optischen Durchleuchtung oder Analyse mittels Elektronenstrahlmikroskopie verhindert, zum anderen sind Verfahren zur Manipulation oder zum Auslesen der in der Schaltung bzw. der in der Chipkarte enthaltenen Information nicht mehr anwendbar.

Selbstverständlich ist das erfindungsgemäße Verfahren nicht darauf eingeschränkt, daß es nur einen Schritt zum Verbinden der bereits fertig prozessierten Bauelementeschichten mit einem Hilfssubstrat umfaßt. Gemäß der vorliegenden Erfindung können in einer iterativen Abfolge mehrere Hilfssubstrate mit dem im Aufbau befindlichen Halbleiter-Bauelement verbunden werden. Dadurch kann die Komplexität der Schaltung noch weiter erhöht werden.

Darüber hinaus kann das erfindungsgemäße Verfahren verwendet werden, um ein gegenüber Umwelteinflüssen geschütztes Halbleiter-Bauelement herzustellen. Insbesondere dient die erste Substratschicht, die ja nunmehr eine Zwischenschicht innerhalb des Halbleiter-Bauelements darstellt, als eine Schutzschicht gegenüber Umwelteinflüssen. Durch Auswahl eines geeigneten Materials für das erste Substrat kann diese Schutzfunktion erhöht werden.

Ferner können vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen noch weitere Schutzschichten aufgebracht werden, um die Schutzfunktion zu erhöhen. Beispiele für solche Schutzschichten sind Passivierungsschichten, die beispielsweise aus SiO₂ bestehen.

Insbesondere ist es bei einer iterativen Wiederholung der Verfahrensschritte, wenn also mehrere Substratschichten in das Bauelement eingebracht werden, möglich, das Halbleiter-Bauelement oder Teile davon einzukapseln, ggf. mit verschiedenen, geeignet ausgewählten Substrat- und/oder Zusatzschutzschichten.

Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen detaillierter beschrieben werden.

Fig. 1 zeigt ein Bauelementesubstrat mit fertig prozessierten MOS-Schaltungen, einer Metallisierungsebene sowie einem mit einem Metall gefüllten Vialoch vor der Verbindung mit einem Hilfssubstrat.

Fig. 2 zeigt das in Fig. 1 gezeigte Bauelementesubstrat nach Verbinden mit dem Hilfssubstrat und Dünnen des Bauelementesubstrats.

Fig. 3 zeigt den in Fig. 2 gezeigten Scheibenstapel, der nun auf seiner Oberfläche mit einer Verdrahtungsebene versehen worden ist.

Die Fig. 4a und 4b zeigen eine alternative Ausführungsform des erfindungsgemäßen Verfahrens.

Fig. 5 zeigt einen typischen Schichtaufbau eines gemäß Standardverfahren hergestellten Halbleiterbauelementes mit mehreren leitenden Strukturelementen.

In Fig. 1 bezeichnet Bezugszeichen 1 ein Bauelementesubstrat, das beispielsweise eine Siliziumscheibe 2 mit fertig prozessierten MOS-Schaltungen und eine Metallisierungsebene 3 umfaßt. Die Metallisierungsebene 3 ist mit einer Oxidschutzschicht 4 passiviert. Die Metallisierung umfaßt beispielsweise eine Aluminiumlegierung.

Vialöcher, die die Oxidschicht 4 durchdringen und typischerweise einige µm tief in das Siliziumsubstrat 2 eindringen, sind in der Bauelementescheibe geöffnet, auf der Seitenwand mit einer Seitenwandisolation 0b isoliert und enthalten eine metallische Füllung 0a. Die Seitenwandisoiation 0b kann beispielsweise durch eine sogenannte Spacer-Oxid-Prozeßsequenz erfolgen (Oxidabscheidung und nachfolgendes anisotropes Rückätzen). Die metallische Füllung wird typischerweise mit einer Wolfram- oder Kupferabscheidung und Rückätzen realisiert (Metall-Plug-Technik). Die gefüllten Vialöcher sind mittels einer Metallstruktur 0c, beispielsweise einer Aluminiumlegierung, mit der Metallisierungsebene 3 elektrisch leitend verbunden.

Vorzugsweise wird das Bauelementesubstrat mit einer weiteren Oxidschicht 4a passiviert. Auf die Bauelementescheibe wird eine Polyimidschicht 5 als Haftschicht aufgeschleudert, so daß die Oberflächentopographie eingeebnet wird.

Die Einebnung der Oberflächentopographie kann auch bereits vor dem Aufbringen der Haftschicht durch einen Planarisierungsschritt erfolgt sein. Anschließend erfolgt das Verbinden der Bauelementescheibe mit einem Hilfssubstrat 6, beispielsweise einer weiteren Siliziumscheibe. Anschließend wird der nun vorliegende Scheibenstapel mechanisch, naßchemisch und/oder chemomechanisch von der Seite des Bauelementesubstrats her bis an die gefüllten Vialöcher 0a gedünnt, so daß die Siliziumrestdicke des Bauelementesubstrats einige Mikrometer beträgt.

Nach dem Dünnen kann der Scheibenstapel 7, der beispielsweise in Fig. 2 gezeigt ist, wie eine Standardscheibe prozessiert werden.

Beispielsweise wird die Siliziumoberfläche passiviert, z. B. mit einer Oxidschicht 8. Kontaktlöcher 9 werden nach einem entsprechenden Lithographieschritt bis auf die zu kontaktierenden, mit einem leitenden Material gefüllten Vialöcher geätzt, wie in Fig. 3 gezeigt ist.

Schließlich wird durch einen Standardmetallisierungsprozeß, beispielsweise mit einer Aluminiumlegierung 9 und nachfolgende Passivierung 10 die Verdrahtung des Bauelements durchgeführt, wie in Fig. 3 gezeigt ist. Dabei kann die Verdrahtung des Bauelements auch mehrere Metallisierungsebenen umfassen.

Es sind aber auch andere Verfahren zur Herstellung einer Verdrahtung der Schaltungen denkbar.

Gemäß einer weiteren bevorzugten Ausführungsform kann die Verdrahtung des Bauelements auch ohne strukturiertes Ätzen von Kontaktlöchern auf die gefüllten Vialöcher durchgeführt werden, wie im folgenden unter Bezugnahme auf die Fig. 4a und 4b erklärt werden wird.

Nach dem Dünnen des Scheibenstapels 7 bis an die gefüllten Vialöcher Ob wird die metallische Füllung 0a durch einen weiteren selektiven Dünnschritt teilweise freigelegt. Wie aus Fig. 4a ersichtlich ist, steht somit das in die Vialöcher gefüllte metallische Material über die gedünnte Substratschicht 2 über. Anschließend wird die Siliziumoberfläche passiviert und die passivierende Schicht an der Oberfläche der metallischen Füllung freigelegt. Dies kann durch Abscheidung einer Oxidschicht und einen nachfolgenden chemomechanischen Ätzschritt bis zur Öffnung der metallischen Füllung erfolgen, so daß eine planarisierte Oxid-Oberfläche mit offenliegenden Metallflächen vorliegt. Die Verdrahtung des Bauelements wird schließlich wiederum durch einen Standardmetallisierungsprozeß und nachfolgende Passivierung durchgeführt, wie in Fig. 4b gezeigt ist.

Dieses alternative Verfahren zum Kontaktieren der mit einem leitenden Material gefüllten Vialöcher ist vorteilhaft, weil der Lithographieschritt zum strukturierten Ätzen, durch den ein Kontaktloch gezielt auf ein zu kontaktierendes Vialoch geätzt würde, wegfällt. Dadurch wird das erfindungsgemäße Verfahren weiter vereinfacht, und Justierprobleme bei der korrekten Positionierung der zu ätzenden Kontaktlöcher entfallen.

Abschließend wird der Scheibenstapel von der Hilfssubstratseite her vorzugsweise mechanisch auf die notwendige Restdicke, z. B. 180 µm, gedünnt.

Es ist den Fachleuten offensichtlich, daß die vorliegende Erfindung wie vorstehend beschrieben in zahlreichen Ausführungsformen modifiziert werden kann.

Beispielsweise können das Hilfssubstrat 6 und/oder das Bauelementesubstrat 1 nach ggf. Dünnen des Bauelementesubstrats auf verschiedene Weisen prozessiert und/oder strukturiert werden. Insbesondere können virtuelle Leiterbahnen, die keinerlei Anschlüsse zu dem Bauelement aufweisen, in diesen Substraten hergestellt werden, um beim Reverse Engineering bewußt fehlerhafte Informationen zu liefern. Ebenso ist es möglich, die planarisierte Oberfläche des gemäß Fig. 3 prozessierten Bauelements mit einem weiteren Hilfssubstrat zu verbinden, um eine weitere Hilfssubstratschicht in das sich ergebende Bauelement einzubringen.

Auf diese Weise können beispielsweise bei einer Verdrahtung, die mehrere Verdrahtungsebenen umfaßt, diese jeweils durch ein zusätzlich hinzugefügtes Hilfssubstrat voneinander getrennt werden.

Das durch das erfindungsgemäße Verfahren hergestellte Halbleiter-Bauelement läßt sich besonders vorteilhaft in Chipkarten verwenden, da durch seinen speziellen Aufbau die Manipulationsmöglichkeiten von außen stark eingeschränkt sind. Insbesondere wird es Fälschern erschwert, beispielsweise mit Metallstiften durch die einzelnen Bauelementeschichten durchzudringen, um dadurch die in dem Chip gespeicherte Information auszulesen und/oder zu fälschen.

Claims (17)

1. Verfahren zur Herstellung eines Halbleiterbauelementes mit wenigstens einer Bauelementelage (4), in der elektrisch leitende Strukturelemente (3) aufgebracht und strukturiert sind, die schichtförmig auf einem ersten Substrat (2) aufgebracht sind, gekennzeichnet durch die Abfolge folgender Verfahrensschritte:

• - Öffnen wenigstens eines Vialoches durch die auf dem ersten Substrat (2) vorhandenen Schichten derart, dass sich das wenigstens eine Vialoch in das erste Substrat (2) erstreckt,
• - Füllen des wenigstens einen Vialoches mit einem elektrisch leitenden Material (0a),
• - Elektrisches Kontaktieren der elektrisch leitenden Strukturelemente (3) mit dem wenigstens einen Vialoch,
• - Verbinden der die elektrisch kontaktierten, elektrisch leitenden Strukturelemente (3) aufweisenden Vorderseite des ersten Substrats (2) ausschließlich mit einem zweiten Substrat (6),
• - Dünnen des ersten Substrats (2) von seiner Rückseite bis das wenigstens eine mit dem elektrisch leitenden Material (0a) gefüllte Vialoch freigelegt ist,
• - Elektrisches Kontaktieren des wenigstens einen freigelegten Vialoches von der Rückseite des ersten Substrats (2).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass unmittelbar nach dem elektrischen Kontaktieren der elektrisch leitenden Strukturelemente mit dem wenigstens einen Vialoch wenigstens eine Isolationsschicht (4a) auf der die elektrisch kontaktierten elektrisch leitenden Strukturelemente (3) aufweisenden Vorderseite des ersten Substrats (2) aufgebracht wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das erste Substrat (2) im Bereich sichtbaren Lichts nicht transparent ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das erste Substrat (2) ein Si-Substrat ist.

5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das erste Substrat (2) ein SOI-Substrat ist.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Dünnen durch Ätzen, mechanisches oder chemomechanisches Schleifen oder eine Kombination dieser Verfahren erfolgt.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Schritt zum Verbinden der Vorderseite des ersten Substrats (2) mit dem zweiten Substrat (6) den Schritt zum Aufbringen einer haftvermittelnden Schicht (5) umfaßt.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die haftvermittelnde Schicht (5) eine Polyimidschicht ist.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das elektrische Kontaktieren des wenigstens einen freigelegten Vialoches von der Rückseite des ersten Substrats (2) mittels einer Verdrahtung erfolgt.

10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass auf der gedünnten Rückseite des ersten Substrates (2) eine zusätzliche, leitende Schicht (9) aufgebracht wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass auf die zusätzliche leitende Schicht (9) ein weiteres Substrat (10) aufgebracht wird.

12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das leitende Material (0a), das in die Vialöcher gefüllt wird, Wolfram oder Kupfer ist.

13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Seitenwände der Vialöcher vor Einfüllen des leitenden Materials (0a) mit isolierendem Material (Ob) passiviert werden.

14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass das Dünnen dergestalt ausgeführt wird, daß das in die Vialöcher gefüllte Material (0a) über das gedünnte erste Substrat (2) übersteht.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass der Schritt zum elektrischen Kontaktieren die Schritte zum

• - Aufbringen einer passivierenden Schicht (8) auf das erste Substrat, wobei das in die Vialöcher gefüllte leitende Material freiliegt, und
• - Aufbringen einer leitenden Schicht (9), die in elektrischem Kontakt mit dem in die Vialöcher gefüllten leitenden Material steht, auf die passivierende Schicht (8) umfaßt.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die passivierende Schicht (8) eine gegenüber Umwelteinflüssen schützende Schicht ist.

17. Verwendung eines Halbleiterbauelements, das nach dem Verfahren gemäß einem der Ansprüche 1 bis 16 hergestellt ist, in einer Chip-Karte.