DE102009030958B4 - Halbleiteranordnung mit einem Verbindungselement und Verfahren zur Herstellung einer solchen - Google Patents

Halbleiteranordnung mit einem Verbindungselement und Verfahren zur Herstellung einer solchen Download PDF

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Abstract

Halbleiteranordnung, umfassend: einen ersten Chip (122) mit einem ersten Kontakt (126); einen zweiten Chip (124; 160) mit einer ersten Isolationsregion (134) und einem zweiten Kontakt (128), der die erste Isolationsregion (134) mindestens teilweise überlappt; und ein erstes Verbindungselement (132), das den zweiten Kontakt (128) mit dem ersten Kontakt (126) koppelt, wobei das erste Verbindungselement (132) durch eine Durchkontaktierung durch die erste Isolationsregion (134) definiert wird, dadurch gekennzeichnet, dass der zweite Kontakt (128) in einem Back-End-Of-Line- bzw. BEOL-Stapel (130) enthalten ist, welcher in dem zweiten Chip (124; 160) gebildete aktive Komponenten verbindet.

Description

  • Ein System auf einem Chip (SoC) integriert verschiedene Technologien, wie etwa digitale Schaltungen, analoge Schaltungen, Mischsignalschaltungen, Speicherschaltungen usw., zu einem einzigen Halbleiterchip. Ein SoC wird typischerweise in eingebetteten Anwendungen verwendet, um die Platz- und Stromanforderungen des Systems zu verringern und um die Aufbaukosten des Systems im Vergleich zu der Verwendung von mehreren Halbleiterchips zur Erzielung derselben Funktion wie der des SoC zu verringern. SoC sind typischerweise aufgrund der mehreren in einem einzigen Halbleiterchip enthaltenen Technologien (z. B. analog, digital usw.) und aufgrund der typischerweise niedrigeren Ausbeuten, die erzielt werden, wenn mehrere Technologien auf einem einzigen Halbleiterchip kombiniert werden, kostspielig herzustellen.
  • Eine Alternative zu SoC sind zwei oder mehr gestapelte Halbleiterchips, die ähnliche Funktionen wie ein SoC in einer kleinen Kapselung bereitstellen können. Jeder Halbleiterchip in dem Stapel von Halbleiterchips kann eine einzige Technologie enthalten, wodurch die Kosten jedes Halbleiterchips verringert und die Ausbeuten typischerweise vergrößert werden. Um die Halbleiterchips in einem Stapel von Halbleiterchips miteinander zu verbinden, werden jedoch typischerweise spezialisierte Werkzeuge und/oder kostspielige Prozesse verwendet.
  • In den gattungsbildenden Schriften US 5 904 495 A und US 6 498 053 B2 ist ein Verfahren zur Herstellung eines integrierten Schaltkreises beschrieben, bei der zwei Wafer bzw. Halbleiterchips mittels einer Durchkontaktierung an einer Oberfläche eines der Wafer/Chips elektrisch miteinander verbunden werden.
  • Die US 6 566 232 B1 zeigt eine Möglichkeit, vertikale Chips anhand einer vor dem Vereinzeln hergestellten Durchgangsbohrung zu stapeln, auszurichten und zu kontaktieren.
  • Die Schrift US 6 593 645 B2 beschreibt eine dreidimensionale System-on-chip-Struktur, bei der die Chips gestapelt werden und daraufhin aufgebrachte elektrische Kontakte mit den elektrischen Anschlüssen der anderen Chips verbunden werden.
  • In der Schrift US 5 851 894 A ist eine elektrische Verbindung zwischen zwei Halbleiterchips, die sich auf verschiedenen Substraten befinden, beschrieben. Diese Verbindung erfolgt mittels Durchkontakten, Metallisierungsschichten und anschließender elektrischer Kontaktierung.
  • Es ist nun Aufgabe der Erfindung, eine Halbleiteranordnung anzugeben, die eine einfache und kostengünstige Verbindung mehrerer Halbleiterchips ermöglicht.
  • Ein Beispiel zeigt eine Halbleiteranordnung. Die Halbleiteranordnung enthält einen ersten Chip, ein Substrat und ein erstes Verbindungselement. Der erste Chip enthält eine erste Isolationsregion und einen ersten Kontakt, der die erste Isolationsregion mindestens teilweise überlappt. Das Substrat enthält einen zweiten Kontakt. Das erste Verbindungselement koppelt den ersten Kontakt mit dem zweiten Kontakt. Das erste Verbindungselement wird durch eine Durchkontaktierung durch die erste Isolationsregion definiert.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen und Beispielen zu geben und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen und Beispiele und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien dieser Ausführungsformen und Beispiele. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander.
  • Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
  • 1 zeigt eine Draufsicht eines Beispiels einer Halbleiteranordnung.
  • 2A zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiteranordnung.
  • 2B zeigt eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleiteranordnung.
  • 3 zeigt eine Querschnittsansicht einer Ausführungsform eines Substrats mit Isolationsregionen.
  • 4 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiterchips.
  • 5 zeigt eine Draufsicht einer Ausführungsform eines Wafers mit mehreren auf dem Wafer platzierten Halbleiterchips.
  • 6 zeigt eine Querschnittsansicht einer Ausführungsform des Platzierens eines Halbleiterchips auf einen anderen Halbleiterchip.
  • 7 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiterchips, der mit einem anderen Halbleiterchip gebondet ist.
  • 8 zeigt eine Querschnittsansicht einer Ausführungsform eines gedünnten Halbleiterchips, der mit einem anderen Halbleiterchip gebondet ist.
  • 9 zeigt eine Querschnittsansicht einer Ausführungsform einer Maskenmaterialschicht über dem gedünnten Halbleiterchip.
  • 10 zeigt eine Querschnittsansicht einer Ausführungsform der Maskenmaterialschicht nach dem Entfernen von Teilen der Maskenmaterialschicht.
  • 11 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips nach dem Ätzen von freigelegten Teilen der Isolationsregionen.
  • 12 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips nach dem Verbinden des gedünnten Halbleiterchips mit einem anderen Halbleiterchip.
  • 13 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips nach dem Abscheiden von Isolationsmaterial über dem gedünnten Halbleiterchip.
  • 14 zeigt eine Querschnittsansicht einer Ausführungsform von zwei gedünnten Halbleiterchips, die auf einem anderen Halbleiterchip gestapelt sind.
  • 15 zeigt eine Querschnittsansicht einer Ausführungsform einer über einem gedünnten Halbleiterchip gestapelten passiven Komponente.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorderes”, „hinteres”, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern es nicht spezifisch anders erwähnt wird.
  • 1 zeigt eine Draufsicht eines Beispiels für eine Halbleiteranordnung 100. Die Halbleiteranordnung 100 enthält einen ersten Halbleiterchip bzw. ein erstes Substrat 102 und einen zweiten Halbleiterchip bzw. ein zweites Substrat 104. Der zweite Halbleiterchip 104 wird über dem ersten Halbleiterchip 102 gestapelt und elektrisch mit dem ersten Halbleiterchip 102 verbunden. Passive Komponenten wie etwa eine Spule 110 und ein Kondensator 112 werden über dem zweiten Halbleiterchip 104 hergestellt oder gestapelt und elektrisch mit dem zweiten Halbleiterchip 104 und/oder dem ersten Halbleiterchip 102 verbunden.
  • Der zweite Halbleiterchip 104 kann ohne Verwendung von Lot, elektroplattierten Kontakten, Bonddrähten oder thermischen Bondprozessen elektrisch mit dem ersten Halbleiterchip 102 verbunden werden. Der zweite Halbleiterchip 104 wird durch ein oder mehrere Verbindungselemente elektrisch mit dem ersten Halbleiterchip 102 verbunden, wobei jedes Verbindungselement durch eine Durchkontaktierung durch eine Isolationsregion des zweiten Halbleiterchips 104 definiert wird.
  • In einem Beispiel enthält der erste Halbleiterchip 102 mehrere Bondkontaktstellen 106 und der zweite Halbleiterchip 104 enthält mehrere Bondkontaktstellen 108. Bei einer anderen Ausführungsform enthält der erste Halbleiterchip 102 keine Bondkontaktstellen 106 und der zweite Halbleiterchip 104 enthält Bondkontaktstellen 108. Bei einer anderen Ausführungsform enthält der erste Halbleiterchip 102 Bondkontaktstellen 106 und der zweite Halbleiterchip 104 enthält keine Bondkontaktstellen 108. Die Bondkontaktstellen 106 und 108 umfassen Aluminium, Kupfer oder ein anderes geeignetes Material.
  • In einem Beispiel werden der erste Halbleiterchip 102 und der zweite Halbleiterchip 104 unter Verwendung verschiedener Technologien hergestellt. Zum Beispiel enthält bei einer Ausführungsform einer der Halbleiterchips eine digitale Schaltung und der andere der Halbleiterchips enthält eine analoge Schaltung. Bei einer anderen Ausführungsform enthält einer der Halbleiterchips einen Prozessor und der andere der Halbleiterchips enthält einen Speicher. Bei einer anderen Ausführungsform enthält einer der Halbleiterchips Elemente mit einer ersten minimalen Abmessung und der andere der Halbleiterchips enthält Elemente mit einer von der ersten minimalen Abmessung verschiedenen zweiten minimalen Abmessung. Bei anderen Ausführungsformen werden andere geeignete Kombinationen von Halbleiterchips verwendet. Durch separates Herstellen von Halbleiterchips unter Verwendung von verschiedenen Technologien und anschließendes Kombinieren dieser wie in 1 dargestellt, werden die Kosten des Herstellens eines Systems mit einer einem System auf einem Chip (SoC) ähnlichen Funktionalität im Vergleich zu einem vergleichbaren SoC verringert.
  • 2A zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiteranordnung 120a. Die Halbleiteranordnung 120a enthält einen ersten Halbleiterchip (122) mit einem ersten Substrat 138 und einen zweiten Halbleiterchip (124) mit einem zweiten Substrat 136. Der zweite Halbleiterchip 124 wird über dem ersten Halbleiterchip 122 gestapelt und elektrisch mit dem ersten Halbleiterchip 122 verbunden. Der zweite Halbleiterchip 124 wird ohne Verwendung von Lot, elektroplattierten Kontakten, Bonddrähten oder thermischen Bondprozessen elektrisch mit dem ersten Halbleiterchip 122 verbunden.
  • Der erste Halbleiterchip 122 enthält ein Substrat 138, wie etwa ein Siliziumsubstrat oder ein anderes geeignetes Substrat, Kontakte 126 und andere Schaltkreise und/oder Metallisierungsschichten (nicht gezeigt). Der zweite Halbleiterchip 124 enthält ein gedünntes Substrat 136, Isolationsregionen 134, Verbindungselemente 132 und einen BEOL-Stapel (Back-End-Of-Line) 130 mit Kontakten 128. Bei einer Ausführungsform verbindet der BEOL-Stapel 130 (nicht gezeigte) in dem Substrat 136 gebildete aktive Komponenten.
  • Der erste Halbleiterchip 122 wird an der Grenzfläche 140 mit dem zweiten Halbleiterchip 124 gebondet. Bei einer Ausführungsform wird der erste Halbleiterchip 122 adhäsiv an der Grenzfläche 140 mit dem zweiten Halbleiterchip 124 gebondet. Bei einer anderen Ausführungsform wird der erste Halbleiterchip 122 direkt an der Grenzfläche 140 mit dem zweiten Halbleiterchip 124 gebondet. Bei einer anderen Ausführungsform wird der erste Halbleiterchip 122 über Direktmetallbonden mit dem zweiten Halbleiterchip 124 gebondet. Bei anderen Ausführungsformen wird der erste Halbleiterchip 122 unter Verwendung eines anderen geeigneten Bondprozesses mit dem zweiten Halbleiterchip 124 gebondet.
  • Die Kontakte 126 des ersten Halbleiterchips 122 überlappen zumindest teilweise und kontaktieren Kontakte 128 des zweiten Halbleiterchips 124 entlang der Grenzfläche 140. Bei einer Ausführungsform umfassen die Kontakte 126 und 128 Aluminium, Kupfer, Wolfram oder ein anderes geeignetes elektrisch leitfähiges Material und sind nicht elektroplattiert. Ein Verbindungselement 132 koppelt jeden Kontakt 126 elektrisch mit dem Kontakt 128. Das Verbindungselement 132 umfasst Aluminium, Kupfer, Wolfram oder ein anderes geeignetes elektrisch leitfähiges Material. Die Verbindungselemente 132 werden in Durchkontaktierungen vorgesehen, die in den Isolationsregionen 134 gebildet werden.
  • 2B zeigt eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleiteranordnung 120b. Die Halbleiteranordnung 120b ist der zuvor mit Bezug auf 2A beschriebenen und dargestellten Halbleiteranordnung 120a ähnlich, mit der Ausnahme, dass in der Halbleiteranordnung 120b die Kontakte 126 des ersten Halbleiterchips 122 die Kontakte 128 des zweiten Halbleiterchips 124 entlang der Grenzfläche 140 nicht überlappen. Stattdessen trennt bei dieser Ausführungsform eine Lücke 142 jeden Kontakt 126 von dem Kontakt 128. Das Verbindungselement 132 koppelt jeden Kontakt 126 elektrisch mit dem Kontakt 128.
  • Die folgenden 3–15 zeigen Ausführungsformen eines Prozesses zum Herstellen einer Halbleiteranordnung, wie etwa der zuvor mit Bezug auf 1 beschriebenen und dargestellten Halbleiteranordnung 100 oder der zuvor mit Bezug auf 2A beschriebenen und dargestellten Halbleiteranordnung 120a. Während die folgenden 3–15 Ausführungsformen zeigen, bei denen jeder Kontakt 126 einen Kontakt 128 überlappt, gelten die Ausführungsformen des Prozesses auch für die Herstellung der zuvor mit Bezug auf 2B beschriebenen und dargestellten Halbleiteranordnung 120b.
  • 3 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiterchips 124a mit Isolationsregionen 134a. Bei einer Ausführungsform umfasst der Chip 124a ein Siliziumsubstrat 136a. Bei einer Ausführungsform ist das Substrat 136a ein Wafer. Teile des Siliziumsubstrats 136a werden geätzt, um Öffnungen oder Gräben in dem Siliziumsubstrat 136a bereitzustellen. Ein dielektrisches Material, wie etwa SiO2, SiN, oder ein anderes geeignetes dielektrisches Material, wird über dem Siliziumsubstrat 136a und in den Öffnungen abgeschieden, um eine dielektrische Materialschicht bereitzustellen. Die dielektrische Materialschicht wird unter Verwendung von chemischer Aufdampfung (CVD), hochdichter plasmachemischer Aufdampfung (HDP-CVD), Atomschichtabscheidung (ALD), metallorganischer chemischer Aufdampfung (MOCVD), physikalischer Aufdampfung (PVD), Jet-Aufdampfung (JVP), Aufschleudern oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die dielektrische Materialschicht wird dann planarisiert, um das Siliziumsubstrat 136a freizulegen und um die Isolationsregionen 134a bereitzustellen. Die dielektrische Materialschicht wird unter Verwendung von chemischmechanischer Planarisierung (CMP) oder einer anderen geeigneten Planarisierungstechnik planarisiert.
  • 4 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiterchips 124b. Der Halbleiterchip 124b enthält ein Siliziumsubstrat 136a, Isolationsregionen 134a und einen BEOL-Stapel 130a mit Kontakten 128. In dem Siliziumsubstrat 136a werden (nicht gezeigte) aktive Strukturen gebildet. Der BEOL-Stapel 130a wird über dem Siliziumsubstrat 136a und den Isolationsregionen 134a gebildet. Der BEOL-Stapel 130a verbindet die in dem Siliziumsubstrat 136a gebildeten aktiven Strukturen und enthält Kontakte 128. Die Kontakte 128 werden mindestens teilweise über den Isolationsregionen 134a gebildet. Die Kontakte 128 umfassen Aluminium, Kupfer, Wolfram oder ein anderes geeignetes elektrisch leitfähiges Material. Die Kontakte 128 werden elektrisch mit Schaltungen in dem Halbleiterchip 124b gekoppelt. Bei einer Ausführungsform wird der Halbleiterchip 124b dann von anderen auf demselben Wafer wie der Halbleiterchip 124b hergestellten Halbleiterchips getrennt.
  • 5 zeigt eine Draufsicht einer Ausführungsform eines Wafers 150 mit mehreren auf dem Wafer 150 platzierten Halbleiterchips 124b. Bei einer Ausführungsform enthält der Wafer 150 wie zuvor mit Bezug auf 2 beschrieben und dargestellt vor der Trennung mehrere Halbleiterchips 122. Jeder Halbleiterchip 122 wird an einen anderen Halbleiterchip 122 angrenzend hergestellt und enthält wie bei 152 angegeben Grenzen. Jeder Halbleiterchip 124b wird umgedreht und an einen Halbleiterchip 122 auf dem Wafer 150 gebondet.
  • 6 zeigt eine Querschnittsansicht einer Ausführungsform des Platzierens eines Halbleiterchips 124b auf einen Halbleiterchip 122. Jeder Halbleiterchip 124b wird umgedreht und wie durch die Pfeile 154 angegeben auf einem Halbleiterchip 122 platziert. Jeder Halbleiterchip 124b wird so platziert, dass jeder Kontakt 128 einen Kontakt 126 des Halbleiterchips 122 mindestens teilweise überlappt. Es ist keine präzise Platzierung jedes Halbleiterchips 124b auf einem Halbleiterchip 122 notwendig, solange jeder Kontakt 128 mindestens teilweise einen Kontakt 126 des Halbleiterchips 122 überlappt.
  • 7 zeigt eine Querschnittsansicht einer Ausführungsform des mit dem Halbleiterchip 122 gebondeten Halbleiterchips 124b. Der Halbleiterchip 124b wird über adhäsives Bonden, direktes Bonden, wie etwa Direktmetallbonden, oder einen anderen geeigneten Prozess mit dem Halbleiterchip 122 gebondet.
  • 8 zeigt eine Querschnittsansicht einer Ausführungsform eines gedünnten Halbleiterchips 124c, der mit einem Halbleiterchip 122 gebondet ist. Das Siliziumsubstrat 136a des Halbleiterchips 124b wird gedünnt, um die Isolationsregionen 134a freizulegen und um das gedünnte Siliziumsubstrat 136 und den gedünnten Halbleiterchip 124c bereitzustellen. Das Siliziumsubstrat 136a wird durch Schleifen oder durch Verwendung eines anderen geeigneten Prozesses gedünnt. Da der Halbleiterchip 124b gedünnt wird, nachdem der Halbleiterchip 124b mit dem Halbleiterchip 122 gebondet wird, wird die Handhabung des gedünnten Halbleiterchips vermieden.
  • 9 zeigt eine Querschnittsansicht einer Ausführungsform einer Maskenmaterialschicht 156a über dem gedünnten Halbleiterchip 124c. Ein lichtempfindliches Material oder ein anderes geeignetes Maskenmaterial wird über dem gedünnten Chip 124c abgeschieden, um die Maskenmaterialschicht 156a bereitzustellen. Die Maskenmaterialschicht 156a wird unter Verwendung einer Aufschleuder- oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
  • 10 zeigt eine Querschnittsansicht einer Ausführungsform der Maskenmaterialschicht 156b nach dem Entfernen von Teilen der Maskenmaterialschicht 156a. Die Maskenmaterialschicht 156a wird strukturiert, um Öffnungen 158 bereitzustellen, die mindestens einen Teil jeder Isolationsregion 134a freilegen, und um die Maskenmaterialschicht 156b bereitzustellen. Die Maskenmaterialschicht 156a wird unter Verwendung eines Fotolithografieprozesses oder eines anderen geeigneten Prozesses strukturiert.
  • 11 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips 124d nach dem Ätzen von freigelegten Teilen der Isolationsregionen 134a. Die freigelegten Teile der Isolationsregionen 134a und die darunter liegenden Teile des BEOL-Stapels 130a werden geätzt, um mindestens einen Teil jedes Kontakts 126 und 128 freizulegen, und um die Isolationsregionen 134b, den BEOL-Stapel 130 und den gedünnten Halbleiterchip 124d bereitzustellen. Bei einer Ausführungsform verjüngen sich die Seitenwände der Öffnungen 158 in den Isolationsregionen 134b und dem BEOL-Stapel 130. Bei einer anderen Ausführungsform sind die Seitenwände der Öffnungen 158 im Wesentlichen vertikal.
  • 12 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips 124e nach dem Verbinden des gedünnten Halbleiterchips 124d mit dem Halbleiterchip 122. Ein elektrisch leitfähiges Material, wie etwa Aluminium, Kupfer, Wolfram oder ein anderes geeignetes Material, wird in die Öffnungen 158 über den Kontakten 126 und 128 abgeschieden, um die Verbindungselemente 132 bereitzustellen. Jedes Verbindungselement 132 koppelt elektrisch den Kontakt 126 mit dem Kontakt 128, um den Halbleiterchip 122 elektrisch mit dem Halbleiterchip 124e zu verbinden. Das elektrisch leitfähige Material wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP, stromloser Plattierung oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
  • Bei einer Ausführungsform wird das elektrisch leitfähige Material über der Maskenmaterialschicht 156b und in die Öffnungen 158 abgeschieden. Bei dieser Ausführungsform wird das elektrisch leitfähige Material dann vertiefungsgeätzt, um die Verbindungselemente 132 bereitzustellen. Bei einer anderen Ausführungsform wird das elektrisch leitfähige Material planarisiert, um die Maskenmaterialschicht 156b freizulegen und um die Öffnungen 158 füllende Verbindungselemente bereitzustellen. Das elektrisch leitfähige Material wird unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnik planarisiert. Bei anderen Ausführungsformen wird die Maskenmaterialschicht 156b entfernt, bevor das elektrisch leitfähige Material abgeschieden wird, um die Verbindungselemente 132 bereitzustellen.
  • 13 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips 124 nach der Abscheidung von Isolationsmaterial über dem gedünnten Halbleiterchip 124. Ein dielektrisches Material wie etwa SiO2, SiN oder ein anderes geeignetes dielektrisches Material wird über dem Siliziumsubstrat 136, den Isolationsregionen 134b und den Verbindungselementen 132 abgeschieden, um eine dielektrische Materialschicht bereitzustellen. Die dielektrische Materialschicht wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP, Aufschleudern oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die dielektrische Materialschicht wird dann planarisiert, um die Isolationsregionen 134 bereitzustellen. Die dielektrische Materialschicht wird unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnik planarisiert. Bei einer Ausführungsform wird die dielektrische Materialschicht planarisiert, um das Substrat 136 freizulegen. Bei einer anderen Ausführungsform verbleibt nach der Planarisierung eine Schicht aus dielektrischem Material über dem Substrat 136, um den Halbleiterchip 124 für das Stapeln zusätzlicher Halbleiterchips oder passiver Komponenten auf dem Halbleiterchip 124 vorzubereiten.
  • 14 zeigt eine Querschnittsansicht einer Ausführungsform von zwei auf dem Halbleiterchip 122 gestapelten gedünnten Halbleiterchips 160 und 162, wobei der Halbleiterchip 162 in den Ansprüchen als ”weiterer Chip” bezeichnet wird. Jeder Halbleiterchip 160 und 162 ist dem zuvor mit Bezug auf 13 beschriebenen und dargestellten Halbleiterchip 124 ähnlich, mit der Ausnahme, dass die Verbindungselemente 132 mit Verbindungselementen 164 ersetzt sind. Zusätzlich sind die Verbindungselemente 164 elektrisch mit Kontakten 166 in dem Halbleiterchip 160 und 162 gekoppelt.
  • Der Halbleiterchip 160 wird unter Verwendung eines dem zuvor mit Bezug auf 3–12 beschriebenen und dargestellten Prozess ähnlichen Prozesses hergestellt, gebondet und elektrisch mit dem Chip 122 verbunden. Die Kontakte 166 werden auf dem Chip 160 gebildet und elektrisch mit den Verbindungselementen 164 gekoppelt. Das Isolationsmaterial 168 umgibt die Kontakte 166 lateral. Ein dem zuvor mit Bezug auf 3–12 beschriebenen und dargestellten Prozess ähnlicher Prozess wird dann wiederholt, um den Halbleiterchip 162 herzustellen, zu bonden und elektrisch mit dem Halbleiterchip 160 zu verbinden. Es kann jede beliebige geeignete Anzahl von Halbleiterchips auf dem Chip 122 gestapelt werden. Jeder Halbleiterchip in dem Stapel wird elektrisch mit einem oder mehreren der unteren Halbleiterchips in dem Stapel verbunden.
  • 15 zeigt eine Querschnittsansicht einer Ausführungsform einer über einem gedünnten Halbleiterchip 170 gestapelten passiven Komponente 174. Der gedünnte Halbleiterchip 170 ist dem zuvor mit Bezug auf 14 beschriebenen und dargestellten gedünnten Halbleiterchip 160 ähnlich, mit der Ausnahme, dass ein Kontakt 166 mit einem Kontakt 172 ersetzt ist. Der Kontakt 172 wird über dem Substrat 136 hergestellt und elektrisch mit einem Verbindungselement 164 gekoppelt. Der Kontakt 172 wird lateral durch Isolationsmaterial 168 umgeben. Bei einer Ausführungsform wird die passive Komponente 174 über dem Isolationsmaterial 168 und mindestens einem Teil des Kontakts 172 unter Verwendung von Halbleiterprozessen hergestellt. Bei einer anderen Ausführungsform wird eine passive Komponente 174 mit dem Isolationsmaterial 168 und mindestens einem Teil des Kontakts 172 gebondet. Der Kontakt 172 koppelt das Verbindungselement 164 und damit den Halbleiterchip 170 und den Halbleiterchip 122 elektrisch mit der passiven Komponente 174. Die passive Komponente 174 umfasst eine Spule, einen Kondensator oder eine andere geeignete Komponente.
  • Ausführungsformen stellen Halbleiteranordnungen mit gedünnten Halbleiterchips oder -substraten bereit, die über einem oder mehreren anderen Halbleiterchips oder -substraten gestapelt und elektrisch mit diesen verbunden werden. Andere Ausführungsformen stellen passive Komponenten bereit, die über einem oder mehreren gedünnten Halbleiterchips oder -substraten gestapelt und elektrisch mit diesen verbunden werden. Die elektrischen Verbindungselemente zwischen den gestapelten Elementen werden durch in Isolationsregionen gebildete Durchkontaktierungen definiert. Die elektrischen Verbindungselemente zwischen den gestapelten Elementen werden ohne Verwendung von Lot, elektroplattierten Kontakten, Bonddrähten oder thermischen Bondprozessen bereitgestellt. Deshalb sind keine spezialisierten Werkzeuge notwendig, um die gestapelten Elemente zu verbinden, wodurch die Herstellungskosten verglichen mit typischen Verfahren verringert werden.

Claims (12)

  1. Halbleiteranordnung, umfassend: einen ersten Chip (122) mit einem ersten Kontakt (126); einen zweiten Chip (124; 160) mit einer ersten Isolationsregion (134) und einem zweiten Kontakt (128), der die erste Isolationsregion (134) mindestens teilweise überlappt; und ein erstes Verbindungselement (132), das den zweiten Kontakt (128) mit dem ersten Kontakt (126) koppelt, wobei das erste Verbindungselement (132) durch eine Durchkontaktierung durch die erste Isolationsregion (134) definiert wird, dadurch gekennzeichnet, dass der zweite Kontakt (128) in einem Back-End-Of-Line- bzw. BEOL-Stapel (130) enthalten ist, welcher in dem zweiten Chip (124; 160) gebildete aktive Komponenten verbindet.
  2. Halbleiteranordnung nach Anspruch 1, wobei der zweite Chip (124; 160) über adhäsives Bonden oder Direktmetallbonden mit dem ersten Chip (122) gebondet wird.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, wobei der zweite Chip (160) einen dritten Kontakt umfasst und wobei die Halbleiteranordnung ferner Folgendes umfasst: einen weiteren Chip (162) mit einer zweiten Isolationsregion (134) und einem vierten Kontakt, der die zweite Isolationsregion (134) mindestens teilweise überlappt; und ein zweites Verbindungselement (164), das den dritten Kontakt mit dem vierten Kontakt koppelt, wobei das zweite Verbindungselement (164) durch eine Durchkontaktierung durch die zweite Isolationsregion (134) definiert wird.
  4. Halbleiteranordnung nach einem oder mehreren der vorherigen Ansprüche, ferner umfassend: eine passive Komponente (110, 112), die an dem zweiten Chip (124; 160) angebracht und elektrisch mit dem ersten Verbindungselement (132) gekoppelt ist.
  5. Halbleiteranordnung nach einem oder mehreren der vorherigen Ansprüche, wobei der zweite Chip (124; 160) eine digitale Schaltung umfasst und wobei der erste (122) ein Chip einer analogen Schaltung ist.
  6. Halbleiteranordnung nach einem oder mehreren der vorherigen Ansprüche, wobei der zweite Chip (124; 160) einen Speicher umfasst und wobei der erste Chip (122) ein Chip mit einem Prozessor ist.
  7. Verfahren zum Herstellen einer Halbleiteranordnung, umfassend: Bereitstellen eines ersten Chips (122) mit einem ersten Kontakt (126); Bereitstellen eines zweiten Chips (124; 160) mit einem zweiten Kontakt (128) mindestens teilweise über einer ersten Isolationsregion (134); Anbringen des zweiten Chips (124; 160) an dem ersten Chip (122); Entfernen eines Teils der ersten Isolationsregion (134), um einen Teil des ersten Kontakts (126) und einen Teil des zweiten Kontakts (128) freizulegen; und Abscheiden eines Materials über den freigelegten Teilen des ersten Kontakts (126) und des zweiten Kontakts (128), um den zweiten Chip (124; 160) mit dem ersten Chip (122) zu verbinden.
  8. Verfahren nach Anspruch 7, ferner umfassend: Dünnen einer Rückseite des zweiten Chips (124; 160) nach dem Anbringen des zweiten Chips (124; 160) an dem ersten Chip (122).
  9. Verfahren nach Anspruch 8, wobei das Dünnen der Rückseite umfasst, die Rückseite zu dünnen, um die erste Isolationsregion (134) freizulegen.
  10. Verfahren nach einem oder mehreren der Ansprüche 7 bis 9, wobei das Anbringen des zweiten Chips (124; 160) an dem ersten Chip (122) Direktmetallbonden oder adhäsives Bonden des zweiten Chips (124; 160) mit dem ersten Chip (122) umfasst.
  11. Verfahren nach einem oder mehreren der Ansprüche 7 bis 10, ferner umfassend: Herstellen eines dritten Kontakts auf dem zweiten Chip (124; 160); Herstellen einer passiven Komponente (110, 112) auf dem zweiten Chip (124; 160); und elektrisches Koppeln der passiven Komponente (110, 112) mit dem dritten Kontakt.
  12. Verfahren nach einem oder mehreren der Ansprüche 7 bis 11, ferner umfassend: Herstellen eines dritten Kontakts auf dem zweiten Chip (124; 160); Bereitstellen eines weiteren Chips (162) mit einem vierten Kontakt mindestens teilweise über einer zweiten Isolationsregion (134); Anbringen des weiteren Chips (162) an dem zweiten Chip (160); Entfernen eines Teils der zweiten Isolationsregion (134), um einen Teil des dritten Kontakts und einen Teil des vierten Kontakts freizulegen; und Abscheiden eines Materials über den freigelegten Teilen des dritten Kontakts und des vierten Kontakts, um den weiteren Chip (162) mit dem zweiten Chip (160) zu verbinden.
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