DE19946715C1

DE19946715C1 - Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme

Info

Publication number: DE19946715C1
Application number: DE19946715A
Authority: DE
Inventors: Andreas Kux; Herbert Palm
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-09-29
Filing date: 1999-09-29
Publication date: 2001-05-03
Anticipated expiration: 2019-09-30
Also published as: WO2001024256A1

Abstract

Ein Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme umfasst folgende Verfahrensschritte: DOLLAR A - Bereitstellen eines ersten Substrates, das im Bereich einer ersten Hauptfläche zumindest eine Metallisierung aufweist, DOLLAR A - Bereitstellen eines zweiten Substrates, das im Bereich einer zweiten Hauptfläche erste Enden von Via-Löchern und eine Struktur von Gräben in einer dielektrischen Schicht und in einer dritten Hauptfläche zweite Enden der Via-Löcher aufweist, DOLLAR A - Verbinden des ersten Substrates mit dem zweiten Substrat, wobei die Schritte der ersten Hauptfläche des ersten Substrates mit der Seite der dritten Hauptfläche des zweiten Substrates zusammengefügt werden, wobei die Via-Löcher an der Metallisierung an der ersten Hauptfläche enden, DOLLAR A - Ausfüllen der Via-Löcher und der Gräben mit einer leitfähigen Schicht und DOLLAR A - Abtragen der leitfähigen Schicht, bis nur noch in den Via-Löchern und den Gräben leitfähiges Material vorhanden ist, wobei in den Gräben vorhandene Leiter mit der Metallisierung auf der ersten Hauptfläche des ersten Substrates elektrisch leitend verbunden werden.

Description

Die Erfindung betrifft ein Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme, bei denen beispiels weise Halbleitersubstrate in Form von Scheiben oder Chips miteinander verbunden und danach vorgefertigte Via-Löcher, die den elektrischen Kontakt zwischen den Metallisierungsebe nen der Scheiben oder Chips herstellen sollen, mit Metall ge füllt werden. In der Regel muß danach eine Metallisierungsla ge aufgebracht und phototechnisch strukturiert werden, um das gewünschte mikroelektronische System zu erhalten.

Ein derartiges Verfahren ist aus der DE 44 33 846 A1 bekannt, bei der einzelne Bauelementelagen in unterschiedlichen Sub straten unabhängig voneinander prozessiert und nachfolgend zusammengefügt werden. Dabei wird zunächst ein erstes, fertig prozessiertes Substrat mit einer oder mehreren Metallisie rungsebenen vorderseitig mit Via-Löchern versehen. Die Via- Löcher werden an der Stelle geöffnet, an der später ein ver tikaler Kontakt zu den darunterliegenden Bauelementelagen ei nes zweiten Substrates erzeugt werden soll. Nach Prozessieren der Via-Löcher wird auf der Vorderseite des ersten Substrates über eine Haftschicht ein Hilfssubstrat aufgebracht. An schließend wird das erste Substrat von der Rückseite her ge dünnt, bis die Via-Löcher erreicht sind, so daß diese danach nach beiden Seiten des Substrates hin geöffnet sind. An schließend wird ein zweites, ebenfalls fertig prozessiertes Substrat mit dem ersten Substrat durch eine Haftschicht ver bunden, wobei die Vorderseite des zweiten Substrats mit einer transparenten Haftschicht versehen wird. Nach dem Zusammenfü gen der beiden Substrate wird das Handlingsubstrat entfernt, und die vorhandenen Via-Löcher werden nun von der Vorderseite des ersten Substrates her bis zu der Metallisierungsebene des zweiten Substrates verlängert, und über diese Via-Löcher wird schließlich der elektrische Kontakt zwischen der Metallisie rung einer Metallisierungsebene des ersten Substrates und der Metallisierung einer Metallisierungsebene des zweiten Sub strates hergestellt. Anschließend wird auf der Oberseite des ersten Substrates und in die Via- und Kontaktlöcher metalli sches Material abgeschieden. Dieses Material muß dann struk turiert werden, worauf die vertikale Integration der Bauele mentelagen von erstem und zweitem Substrat abgeschlossen ist.

Aus der JP 63-213943 A2 ist ein Verfahren zur vertikalen In tegration mikroelektronischer Systeme bekannt, bei dem die Prozessierung zweier Bauelementeebenen in unterschiedlichen Substraten (Top- und Bottomsubstrat) erfolgt. Bei dem Verfah ren wird das Topsubstrat zunächst mit Via-Löchern versehen, die sämtliche Lagen mit Schaltungsstrukturen dieses Substra tes durchdringen. Das Topsubstrat wird dann vorderseitig mit einem Hilfssubstrat verbunden, rückseitig gedünnt und auf die Vorderseite des Bottomsubstrates aufgebracht. Das Hilfssub strat wird entfernt und die vorhandenen Via-Löcher werden bis zur Metallisierung des Bottomsubstrates geöffnet. Die Via- Löcher werden aufgefüllt und die Verbindung zur Metallisie rungsebene des Topsubstrates wird über Kontaktlöcher herge stellt. Das Dünnen des Topsubstrates vor dem Zusammenfügen mit dem Bottomsubstrat erfordert jedoch eine spezielle Hand lingtechnik für das Topsubstrat. Die Handlingtechnik besteht im Aufbringen und späteren Entfernen eines Hilfssubstrates (Handlingsubstrat). Diese zusätzlichen Fertigungsschritte er höhen die Herstellungskosten. Das Wiederentfernen des Hilfs substrates nach erfolgtem Dünnen des Topsubstrates verringert zudem die Ausbeute der Bauteile, da hierbei Bauelemente schichten beschädigt werden können.

Bei den bekannten Verfahren ist es erforderlich, daß nach dem Zusammenfügen der Substrate zu einem Bauelementestapel die Verbindungsmetallisierung strukturiert wird, die durch Ab scheidung metallischen Materials auf der Oberfläche der obe ren Bauelementebene erzeugt wurde. Die hierzu notwendigen Li thographieschritte bringen die folgenden Nachteile mit sich: hohe Anforderungen an die Lack- und Belichtungstechnik wegen des nicht dem Standard entsprechenden Substratmaterials (Sta pel gedünnter und geklebter Substrate) sowie Ausbeuteminde rung bei der Lithographie für die Metallstrukturierung wegen der vorliegenden starken Topographie nach ausgeführter Via- Technik in Folge von Lackdickeninhomogenitäten und Lackbenet zungsproblemen bis hin zu Lackabrissen.

Die Nachteile der genannten Verfahren bestehen also insbeson dere in hohen Durchlaufzeiten der Substrate bei der Ferti gung, hohen Fertigungskosten, Ausbeuteminderung oder in der notwendigen Anwendung von Sonderprozessen, die inkompatibel zur Standard-Halbleiterfertigung sind.

Mit anderen Worten haben die phototechnischen Strukturierun gen in den oben beschriebenen Systemen den Nachteil, daß die se Strukturierungen auf dem Untergrund extremer Topologie durchgeführt werden müssen. Die Unebenheiten können so groß sein, daß die Tiefenschärfe einer phototechnischen Struktu rierung überfordert wird. Gründe hierfür sind darin zu sehen, daß Scheiben aufeinandergesetzt werden, die gedünnt wurden, und dieser Dünnungsprozeß mit dicken Schwankungen von einigen µm behaftet ist. Ferner werden Chips montiert, die aus ver schiedenen Regionen einer Scheibe stammen können, und die deshalb verschiedene Dicke aufweisen können, was zu Stufen in der Chipoberfläche führt. Schließlich müssen im Falle der Chipmontage Gräben zwischen den Chips planarisiert werden, und diese Planarisierung ist ebenfalls problematisch und fällt oft nicht hinreichend gut aus.

Ein weiteres Verfahren zur vertikalen Integration mikroelek tronischer Systeme ist aus der DE 195 16 487 C1 bekannt. Dort werden die einzelnen Bauelementelagen in unterschiedlichen Substraten unabhängig voneinander prozessiert und nachfolgend zusammengefügt. Zunächst werden auf der Vorderseite eines fertig prozessierten Topsubstrates Vialöcher geöffnet, die alle vorhandenen Bauelementelagen durchdringen. Anschließend wird ein fertig prozessiertes Bottomsubstrat mit dem Topsub strat Vorderseite zu Vorderseite verbunden. Danach wird beim nun vorliegenden Substratstapel das Topsubstrat von der Rück seite her bis an die Vialöcher gedünnt. Anschließend werden die geöffneten Vialöcher durch die verbleibenden Schichten bis auf eine Metallisierungsebene des Bottomsubstrates ver längert und der elektrische Kontakt zwischen Top- und Bottom substrat hergestellt.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur dreidimensionalen Integration mikroelektroni scher Systeme bereitzustellen, bei dem eine phototechnische Strukturierung der Leiterbahnen nach der Verbindung der bei den Substrate bzw. der Scheiben-/Chip-Verbindung vermieden wird.

Zur Lösung dieser Aufgabe umfaßt das Verfahren zur dreidimen sionalen Integration mikroelektronischer System gemäß der Er findung die folgenden Verfahrensschritte:

- Bereitstellung eines ersten Substrates, das im Bereich ei ner ersten Hauptfläche zumindest eine Metallisierung auf weist,
- Bereitstellung eines zweiten Substrates, das im Bereich einer zweiten Hauptfläche erste Enden von Via-Löchern und eine Struktur von Gräben und in einer dritten Hauptfläche zweite Enden der Via-Löcher aufweist,
- Verbinden des ersten Substrates mit dem zweiten Substrat, wobei die Seite der ersten Hauptfläche des ersten Substra tes mit der Seite der dritten Hauptfläche des zweiten Sub strates zusammengefügt werden, wobei die Via-Löcher an der Metallisierung der ersten Hauptfläche des ersten Substra tes enden,
- Ausfüllen der Via-Löcher und der Gräben mit einer leitfä higen Schicht und
- Abtragen der leitfähigen Schicht, bis nur noch in den Via- Löchern und den Gräben leitfähiges Material vorhanden ist, wobei in den Gräben verlaufende Leiter mit der Metallisie rung auf der ersten Hauptfläche des ersten Substrates elektrisch leitend verbunden werden.

Dreidimensionale Integrierungsverfahren, insbesondere Chip- zu-Scheiben(Wafer)-Verfahren konnten bisher nicht nennenswert zum Einsatz kommen wegen der obengenannten Probleme. Da die bisher verwendeten Verfahren nicht in hoher Volumenfertigung ausgeführt werden, können durch die hohe Wertschöpfung des einzelnen Bausteins die hohen Ausbeuteprobleme ausgeglichen werden. Durch das erfindungsgemäße Verfahren wird es nun mög lich, eine hohe Volumenfertigung zu fahren, da die eingangs genannten Probleme durch das erfindungsgemäße Verfahren ge löst werden.

Die Vorteile des erfindungsgemäßen Verfahrens ergeben sich hauptsächlich daraus, daß die Strukturen, die später mit Me tall oder einem leitfähigen Material ausgefüllt werden, be reits vor der Chip-/Scheiben-Montage erzeugt werden und daher an einem konventionellen Scheibenmaterial hergestellt werden, wie es bisher schon bei zweidimensionaler Integration üblich war. Damit erfolgt die Photolithographietechnik auf einem Un tergrund, der hinreichend eben und damit unproblematisch ist. Nach der Scheiben-/Chip-Montage, die einen unebenen Unter grund schafft, muß keine photolithographische Strukturierung mehr vorgenommen werden, und es erfolgt nur noch die ganzflä chige Metallabscheidung mit nachfolgender Rückätzung, die weitgehend unabhängig von der Planarizität der Chipoberfläche ist.

Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfah rens ist dadurch gekennzeichnet, daß die Via-Löcher und/oder die Gräben durch Photolithographie und Ätzen erzeugt werden, wobei es sich um unproblematische und im Stand der Technik erprobte Verfahren zur Herstellung dieser Struktur handelt. Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß die Substrate durch eine Klebeschicht miteinander verbunden werden, so daß einerseits eine sichere Verbindung der beiden Substrate und andererseits eine Nachjustierung der beiden Substrate möglich wird.

Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß die Klebeschicht vor dem Ausfüllen der Via-Löcher und der Gräben mit leitfähi gem Material an den Via-Löchern entfernt wird, und prinzipi ell ist es möglich, daß bei dem Ausfüllen der Via-Löcher die Klebeschicht durch thermische Einwirkung entfernt wird. Um eine sichere Entfernung der Klebeschicht an den Via-Löchern zu gewährleisten, wird jedoch bevorzugt, daß die Klebeschicht an den Via-Löchern entfernt wird.

Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß zum Ausfüllen der Via-Löcher und Gräben mit einer leitfähigen Schicht eine Me tallschicht auf der zweiten Hauptfläche des zweiten Substrats abgeschieden wird, was sowohl im Hinblick auf die elektrische Leitfähigkeit der dadurch erzeugten Leiterbahnen als auch hinsichtlich der Herstellungstechnologie eine vorteilhafte Vorgehensweise ist.

Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß die Metallabschei dung in einem PVD (physikalisches Aufdampfverfahren)-, CVD (chemische Abscheidung aus der Dampfphase)- oder ein Plattie rungsverfahren durchgeführt wird. Mit diesen Verfahren können in vorteilhafterweise die unterschiedlichsten Abscheidungsbe dingungen je nach den verwendeten Abscheidungsmaterialien eingesetzt werden.

Schließlich ist eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahren dadurch gekennzeichnet, daß die leitfähige Schicht bzw. die Metallschicht durch Zurückätzen oder ein CMP (chemisch mechanisches Polieren)-Verfahren abge tragen wird. Beide Verfahren eignen sich insofern für das Ab tragen der leitfähigen Schicht als es auf eine extreme Genau igkeit bei der Abtragungshöhe nicht ankommt, weil nur sicher gestellt werden muß, daß von der Metallisierung nur die Lei terteile in den Via-Löchern (sogenannte Plaques) und die Lei terbahnen übrigbleiben müssen.

Ausführungsbeispiele der Erfindung werden nun anhand der bei liegenden Zeichnungen beschrieben. Es zeigen:

Fig. 1 eine schematische Darstellung eines standardmäßig prozessierten ersten Substrates, im folgenden Bot tom Wafer;

Fig. 2 eine schematische Darstellung eines standardmäßig prozessierten zweiten Substrates, im folgenden Top Wafer mit Via-Löchern;

Fig. 3 eine schematische Darstellung des Top Wafers mit einem Graben (trench) für eine spätere Leiterbahn;

Fig. 4 eine schematische Darstellung einer mikroelektroni schen Struktur, bestehend aus einem Top Wafer und einem Bottom Wafer, die gebondet sind;

Fig. 5 eine schematische Darstellung eines mikroelektroni schen Systems, wobei eine Metallschicht auf das Top Wafer aufgebracht worden ist; und

Fig. 6 eine schematische Darstellung einer mikroelektroni schen Struktur, wobei Teile der Metallisierung des Top Wafers abgetragen sind.

Fig. 1 zeigt eine schematische Darstellung eines Bottom Wa fers 2 mit zwei Metallisierungen 4, 6, sogenannten Landing Pads, auf einer ersten Hauptfläche 10 des Bottom Wafers 2.

Fig. 2 zeigt eine schematische Darstellung eines Top Wafers 12 mit zwei Via-Löchern 14, 16, die von einer zweiten Hauptfläche 18 des Top Wafers 12 bis zu einer dritten Hauptfläche 20 des Top Wafers 12 reichen.

Fig. 3 zeigt die schematische Darstellung des Top Wafers 12, nachdem zwischen den beiden Via-Löchern 14, 16 ein Graben 22 ausgebildet wurde, der nach der weiteren Verarbeitung zu ei ner Leiterbahn werden soll. Die Via-Löcher 14, 16 und der Graben 22 können durch ein photolithographisches Verfahren und Ätzen in dem zweiten Substrat 12, welches aus einem die lektrischen Material besteht, erzeugt werden.

Gemäß Fig. 4 werden die beiden Substrate 2, 12 mit Hilfe ei ner Klebeschicht 24 gebondet oder miteinander verbunden. Die Klebeschicht 24 wird bei dieser Verfahrensstufe, das heisst vor dem Ausfüllen der Via-Löcher 14, 16 und des Grabens 22 mit leitfähigem Material an den Via-Löchern entfernt.

Fig. 5 zeigt eine schematische Darstellung des mikroelektro nischen Systems, wobei die Via-Löcher 14, 16 und der Graben 20 sowie die zweite Hauptfläche 18 des Top Wafers 12 durch eine Metallisierungsschicht 26 ausgefüllt bzw. abgedeckt sind. Die Metallisierungsschicht 26 macht an den Via-Löchern 14, 16 Kontakt mit den Metallisierungen 4, 6 des Bottom Wa fers 2.

Schließlich zeigt Fig. 6 eine schematische Darstellung des mikroelektronischen Systems, wobei die Metallschicht 6 soweit abgetragen ist, daß nur noch die Metallisierung in den Via- Löchern 14, 16 als Plaques und in dem Graben 22 als Leiter bahn übrigbleibt. Damit ist die Herstellung des mikroelektro nischen Systems abgeschlossen, welches nun als Einheit wei terverarbeitet werden kann.

Bezugszeichenliste

2

Bottom Wafer

4

Metallisierung

6

Metallisierung

10

erste Hauptfläche

12

Top Wafer

14

Via-Loch

16

Via-Loch

18

zweite Hauptfläche

20

dritte Hauptfläche

22

Graben

24

Klebeschicht

26

Metallisierungsschicht

Claims

1. Verfahren zur dreidimensionalen Integration mikroelektro nischer Systeme mit folgenden Verfahrensschritten:

- Bereitstellen eines ersten Substrates (2), das im Bereich einer ersten Hauptfläche (10) zumindest eine Metallisie rung (4, 6) aufweist,
- Bereitstellen eines zweiten Substrates (12), das im Be reich einer zweiten Hauptfläche (18) erste Enden von Via- Löchern (14, 16) und eine Struktur von Gräben (22) in ei ner dielektrischen Schicht und in einer dritten Hauptflä che (20) zweite Enden der Via-Löcher (14, 16) aufweist,
- Verbinden des ersten Substrates (2) mit dem zweiten Sub strat (12), wobei die Seite der ersten Hauptfläche (10) des ersten Substrates (2) mit der Seite der dritten Hauptfläche (20) des zweiten Substrates (12) zusammenge fügt werden, wobei die Via-Löcher (14, 16) an der Metalli sierung (4, 6) an der ersten Hauptfläche (10) enden;
- Ausfüllen der Via-Löcher (14, 16) und der Gräben (22) mit einer leitfähigen Schicht (26), und
- Abtragen der leitfähigen Schicht (26), bis nur noch in den Via-Löchern (14, 16) und den Gräben (22) leitfähiges Mate rial vorhanden ist, wobei in den Gräben (22) vorhandene Leiter mit der Metallisierung (4, 6) auf der ersten Hauptfläche (10) des ersten Substrates (2) elektrisch lei tend verbunden werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Via-Löcher (14, 16) und/oder die Gräbern (22) durch ein photolithographisches Verfahren und Atzen erzeugt werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Substrate (2, 12) durch eine Klebeschicht (24) mit einander verbunden werden.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Klebeschicht (24) vor dem Ausfüllen der Via-Löcher (14, 16) und der Gräben (22) mit leitfähigem Material im Kontaktbereich zwischen Metallisierung (4, 6) der ersten Hauptfläche (10) und den Via-Löchern (14, 16) entfernt wird.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zum Ausfüllen der Via-Löcher (14, 16) und Gräben (22) mit einer leitfähigen Schicht (26) eine Metallschicht auf der zweiten Hauptfläche des zweiten Substrates abgeschieden wird.