DE102005022017B3 - Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel - Google Patents

Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel Download PDF

Info

Publication number
DE102005022017B3
DE102005022017B3 DE200510022017 DE102005022017A DE102005022017B3 DE 102005022017 B3 DE102005022017 B3 DE 102005022017B3 DE 200510022017 DE200510022017 DE 200510022017 DE 102005022017 A DE102005022017 A DE 102005022017A DE 102005022017 B3 DE102005022017 B3 DE 102005022017B3
Authority
DE
Germany
Prior art keywords
layer
chip
semiconductor chips
semiconductor
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE200510022017
Other languages
English (en)
Inventor
Hans-Joachim Dr. Barth
Harald Seidl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE200510022017 priority Critical patent/DE102005022017B3/de
Priority to US11/416,712 priority patent/US8525347B2/en
Application granted granted Critical
Publication of DE102005022017B3 publication Critical patent/DE102005022017B3/de
Priority to US14/014,443 priority patent/US9123829B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/12—Surface bonding means and/or assembly means with cutting, punching, piercing, severing or tearing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

Die Erfindung betrifft Chip-Stapel sowie ein Verfahren zur Herstellung derartiger ultradünner Chip-Stapel, wobei Zwischenräume zwischen vereinzelten zweiten Halbleiterchips (CH2) zumindest bis zu einer vorbestimmten Höhe mit einer Stabilisierungsschicht (4) aufgefüllt werden, anschließend die zweiten Halbleiterchips (CH2) und der Wafer (1) auf eine vorbestimmte Zieldicke gedünnt werden und abschließend der gedünnte Wafer (1) zur Herstellung von vereinzelten Chip-Stapeln (1, 2, 3) gesägt wird. Auf diese Weise können ultradünne Chip-Stapel kostengünstig und mit hervorragenden elektrischen Eigenschaften ausgebildet werden.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel gemäß dem Oberbegriff der Patentansprüche 1 und 13.
  • Ein derartiges Verfahren zur Herstellung von Chip-Stapeln sowie ein zugehöriger Chip-Stapel ist beispielsweise aus der Druckschrift EP 1 094 511 A2 bekannt.
  • Hierbei werden zur Herstellung einer Chipkarte bereits vereinzelte Chips mittels flip-chip-bonden auf einem Wafer befestigt, wobei vor einem Dünnen eine schützende Füllschicht (Harz) zur Stabilisierung aufgebracht wird.
  • Aus der Druckschrift US 2003/0080410 A1 ist es ferner bekannt, einzelne Chips auf einen Wafer flip-chip zu bonden und mit einem Polyimid zu versiegeln. Anschließend wird nach einem Aushärten ein Polieren von sowohl den Chips als auch dem Wafer auf eine gewünschte Zieldicke durchgeführt.
  • Ferner offenbart die Druckschrift DE 102 46 728 B3 ein Verfahren zur Herstellung gedünnter Chipstapel, wobei Chips mittels eines face-to-face Verfahrens auf einem Wafer montiert und zum Dünnen in einem Spin-on-Glas oder fotoempfindlichen Fotoimid eingebettet werden.
  • Die Druckschrift WO 01/29881 A2 zeigt ein Verfahren zur Herstellung eines optoelektronischen Bauteils, wobei eine Vielzahl von Ätzstoppschichten verwendet werden.
  • Aus der Druckschrift DE 102 34 208 A1 ist ferner eine Waferlevel-Stapelchippackung sowie ein zugehöriges Herstellungsverfahren bekannt, wobei auf einem Halbleitersubstrat ein Umverteilungssubstrat und darauf Halbleiterchips montiert sind. Zwischen den Chips liegen Metallwandungen, die mit einem Gießharz vergossen sind, um ein Abschleifen der Chips zu erleichtern.
  • Gemäß der Druckschrift US 5 691 248 wird ein Verfahren zur exakten Definition von Chipkanten in integrierten Halbleiterschaltungen vorgeschlagen, wobei ein Wafer von seiner Rückseite bis zum Freilegen von Füllschichten, die in vorderseitig eingebrachten Gräben abgeschieden wurden, gedünnt wird.
  • In ähnlicher Weise offenbart auch die Druckschrift US 5 185 292 ein Verfahren zur Realisierung von sehr dünnen kantenkontaktierbaren Halbleiterschaltungen, welche ebenfalls derartige aufgefüllte Gräben verwenden. Hierbei kann bei Verwendung eines SOI-Substrats auch die Isolierschicht des Substrats als Ätz- bzw. Polierstopp verwendet werden.
  • Schließlich ist noch aus der Druckschrift DE 195 16 487 C1 ein Verfahren zur vertikalen Integration von mikroelektronischen Systemen bekannt, wobei in unterschiedlichen Substraten unabhängig voneinander Bauelemente prozessiert und zusammengefügt werden. Wiederum kann ein Dünnen mechanisch, nass oder chemomechanisch bis zum Freilegen der Isolierschicht in einem SOI-Substrat durchgeführt werden.
  • Zur Reduzierung von Kosten oder zur Realisierung von hochkomplexen Halbleiterschaltungen werden somit zunehmend sogenannte Chip-Stapel verwendet, wobei zwei mit Halbleiterschaltungen versehene Halbleiterbausteine bzw. sogenannte Chips über z.B. das sogenannte Face-to-Face- (F2F) oder SOLID-Verfahren miteinander verbunden werden. Genauer gesagt kann hierbei in einem Halbleiterbaustein bzw. Halbleiterchip eine erste Teil-Halbleiterschaltung und in einem zweiten Halbleiterbaustein bzw. Halbleiterchip eine zweite Teil-Halbleiterschaltung realisiert werden, die bei gemeinsamer Verschaltung eine Gesamt-Funktionalität ermöglichen.
  • Hierbei können entweder Analog- oder Hochfrequenz-Schaltungen oder Speichermodule von digitalen Halbleiterschaltungen örtlich getrennt werden oder insbesondere Halbleiterteilschaltungen, welche eine kostenintensive Prozessierung erfordern, von Halbleiterschaltungen, welche eine kostengünstige Realisierung ermöglichen, nachträglich kombiniert werden, wodurch sich die Herstellungskosten außerordentlich verringern lassen.
  • Beim Face-to-Face- bzw. SOLID-Verfahren, wie sie beispielsweise aus den Druckschriften WO2004/086497 A2 und WO2004/068573 A1 bekannt sind, werden zur sogenannten 3D-Montage bzw. vertikalen Verarbeitung von Halbleiterbausteinen bzw. Halbleiterchips auf einem prozessierten Wafer mit noch unvereinzelten Halbleiterchips vereinzelte Halbleiterchips „face-down", d.h. mit ihrer prozessierten Oberfläche auf einen prozessierten Wafer gelötet. Hierzu werden ca. 15 × 15 μm große F2F-Pads (Face-to-Face) und F2F-Metallbahnen genutzt, die auf dem unteren Wafer beispielsweise aus dicken Cu-Schichten und auf den zu montierenden Halbleiterchips als dicke Cu-Schicht mit darüber liegender Sn-Schicht ausgeführt sind. Derartige Metallbahnen bzw. Pads werden nachfolgend als Chip-Anschlussflächen bezeichnet.
  • Nach Justierung des zu montierenden Halbleiterchips über den zugehörigen Chip-Anschlussflächen (F2F-Pads und F2F-Metallbahnen) der im Wafer ausgebildeten weiteren Halbleiterchips werden die Strukturen z.B. unter Schutzgasatmosphäre und bei Temperaturen von ca. 300 Grad Celsius verlötet. Dabei bildet sich eine intermetallische Cu3Sn-Phase als elektrisch leitende Verbindungsschicht, die nach ihrer Ausformung bis zu 600 Grad Celsius stabil ist. Ein Verfahren zur Herstellung einer derartigen Lötverbindung bzw. elektrisch leitenden Verbindungsschicht ist beispielsweise aus der Druckschrift WO02/20211 A1 bekannt.
  • Herkömmliche Halbleiterwafer weisen eine Dicke von ca. 700 μm auf, weshalb sich für einen resultierenden Chip-Stapel Dicken größer 1400 μm ergeben. Für eine Vielzahl von gegenwärtigen und zukünftigen Anwendungen in elektronischen Bauelementen und insbesondere von integrierten Schaltungen ist jedoch eine Gesamtdicke kleiner 500 μm gefordert. Derart dünne Halbleiterschaltungen bzw. Chip-Stapel haben eine sehr geringe Masse und eine sehr geringe Bauhöhe, weshalb sie für eine Vielzahl von Anwendungsfeldern, beispielsweise in der zukünftigen Wegwerfelektronik sowie für Chipkarten und Smartcards von Bedeutung sind.
  • Insbesondere für Chipcard-Anwendungen sollte eine Gesamtdicke der ultradünnen Chip-Stapel kleiner 300 μm sein.
  • Sobald jedoch derart gedünnte Halbleiterchips mit einer Dicke kleiner 200 μm mit einem F2F-Verfahren (Face-to-Face) montiert werden, zeigen sich Alignment- und Haftungsprobleme insbesondere beim Verlöten. Die Ursache dieser Probleme liegt in der Verbiegung der gedünnten Halbleiterchips, welche auf Grund des intrinsischen mechanischen Stresses bzw. der Spannung im Halbleiterchip auftritt.
  • Andererseits ist jedoch auch ein einfaches Dünnschleifen der bereits auf den Halbleiterwafer gelöteten vereinzelten Halbleiterchips nicht möglich, da die beim Dünnschleifen auftretenden Scherkräfte die Lötverbindungen bzw. die elektrisch leitende Verbindungsschicht mechanisch zu stark belastet und unzulässig degradiert. Dadurch ergeben sich Zuverlässigkeits- und Ausbeuteprobleme. Andererseits sind nasschemische Ätzverfahren ebenfalls nicht möglich, da sowohl die vereinzelten Halbleiterchips als auch die im Wafer befindlichen aber noch unvereinzelten Halbleiterchips bereits fertig prozessiert sind und dementsprechend geschädigt würden.
    •
  • Der Erfindung liegt daher die Aufgabe zu Grunde ein Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel zu schaffen, welche eine sehr geringe Gesamtdicke aufweisen, verbesserte elektrische Eigenschaften besitzen und kostengünstig herzustellen sind.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 1 und hinsichtlich des Chip-Stapels durch die Merkmale des Patentanspruchs 13 gelöst.
  • Insbesondere durch die Verwendung einer Vielzahl von Teilschichten, die eine CMP- oder Ätzstoppschicht aufweisen, kann eine verbesserte Auffüllung der Zwischenräume zwischen den vereinzelten Halbleiterchips ermöglicht und ferner eine Schichtdicke der auf dem Wafer montierten Halbleiterchips hochgenau eingestellt werden. Dadurch lassen sich Schichtdicken bis zu 50 μm realisieren.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wird nachstehend anhand eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1A bis 1G vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung von ultradünnen Chip-Stapeln gemäß dem Stand der Technik;
  • 2A bis 2C vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der erfindungsgemäßen Herstellung von ultradünnen Chip-Stapeln;
  • 3A bis 3C vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung von ultradünnen Chip-Stapeln gemäß einem nicht beanspruchten Beispiel; und
  • 4 eine vereinfachte Schnittansicht zur Veranschaulichung eines durch die Stabilisierungsschicht geschützten Waferrandbereichs.
  • 1A bis 1G zeigen vereinfachte Schnittansichten zur Veranschaulichung von Verfahrensschritten bei der Herstellung von herkömmlichen ultradünnen Chip-Stapeln, wie sie in ähnlicher Weise aus der Druckschrift DE 102 46 728 B3 bekannt sind.
  • Gemäß 1A werden, wie beim eingangs erwähnten herkömmlichen F2F-Verfahren (Face-to-Face) bzw. SOLID-Verfahren, auf einem Wafer 1 mit darin ausgebildeten aber noch nicht vereinzelten Halbleiterchips CH1 bereits vereinzelte Halbleiterchips CH2 aufgebracht, justiert und miteinander verlötet. Sowohl der Wafer 1, welcher vorzugsweise einen Halbleiterwafer und insbesondere einen Silizium-Halbleiterwafer darstellt, als auch die aufgelöteten zweiten Si-Halbleiterchips CH2 weisen zunächst eine Standard-Dicke von ca. 700 μm auf, wie sie bei „normal-dicken" Halbleiterwafern vorliegt.
  • Gemäß 1A sind mit 1B die bereits prozessierten Halbleiterbereiche des Halbleiterwafers 1 sowie die darüber liegenden Metallisierungs-, Isolations- und Passivierungsschichten bezeichnet. Demgegenüber bezeichnet das Bezugszeichen 1A den unprozessierten Bereich des Wafers 1. In gleicher Weise bezeichnet das Bezugszeichen 3B die bereits prozessierten Schichtbereiche mit zugehörigen Verdrahtungsebenen, Zwischendielektrika und Kontaktflächen der bereits vereinzelten zweiten Halbleiterchips CH2, während 3A die unprozessierten Bereiche des zugehörigen Halbleitermaterials 3 bezeichnet, welches vorzugsweise ebenfalls ein Silizium-Halbleitermaterial darstellt.
  • Die Verbindungsschicht 2 besteht beispielsweise aus der eingangs genannten Lötverbindung, welche eine intermetallische Cu3Sn-Phase aufweist und nach ihrer Ausformung bis zu 600 Grad Celsius stabil ist. Grundsätzlich sind als Verbindungsschicht 2 jedoch auch andere Lötverbindungen bzw. Materialien denkbar.
  • Gemäß 1B werden nunmehr die Zwischenräume zwischen den vereinzelten zweiten Halbleiterchips CH2 zumindest bis zu einer vorbestimmten Höhe mit einer Stabilisierungsschicht 4 aufgefüllt. Gemäß 1B wird mittels eines Spin-on-Verfahrens ein Spin-on-Glas (SOG), Epoxy-Harz, Polyimid oder fotoaktives Fotoimid ganzflächig aufgeschleudert, wodurch die Zwischenräume vollständig gefüllt und die zweiten Halbleiterchips CH2 auch an ihrer Oberfläche vollständig bedeckt werden. Zur Verfestigung bzw. Aushärtung der Stabilisierungsschicht 4 kann anschließend ein Temperaturschritt durchgeführt werden. Die vorstehend genannten Materialien lassen sich bereits bei Temperaturen kleiner 400 Grad Celsius verfestigen bzw. aushärten, wodurch die im Halbleiterkristall ausgebildeten Halbleiterbauelemente nur eine geringe thermi sche Belastung erfahren und somit die elektrischen Eigenschaften nahezu unverändert bleiben.
  • Bei Bedarf können auch zur Realisierung der Stabilisierungsschicht 4 mehrere Teilschichten in nacheinander folgenden Spin-on- und Ausheil- bzw. Temperatur-Sequenzen aufgebracht werden, um eine verbesserte Auffüllung der Zwischenräume zwischen den zweiten Halbleiterchips CH2 zu ermöglichen und eine erhöhte mechanische Stabilisierung der Halbleiterchips CH2 sowie der Verbindungsschicht 2 zu gewährleisten. Selbstverständlich können auch Kombinationen aus unterschiedlichen Teilschichten aufgebracht werden.
  • Obwohl vorzugsweise ein Spin-on-Verfahren zum Aufschleudern der Stabilisierungsschicht 4 durchgeführt wird, sind grundsätzlich auch andere Abscheideverfahren wie z.B. CVD-(Chemical Vapor Deposition), PECVD (Physical Enhanced Chemical Vapor Deposition) usw. möglich.
  • Nachdem die zweiten Halbleiterchips CH2 durch die Stabilisierungsschicht 4 mechanisch auf dem Wafer 1 stabilisiert wurden, erfolgt nunmehr ein Dünnen der auf den Wafer 1 aufgebrachten zweiten Halbleiterchips CH2. Grundsätzlich können hierbei die zweiten Halbleiterchips CH2 auf eine gewünschte Zieldicke von ca. 50 bis 200 μm mechanisch zurückgeschliffen oder unselektiv, d.h. gleiche Ätzrate für das Si-Halbleitermaterial 3A und die Stabilisierungsschicht 4, zurückgeätzt werden. Selbstverständlich sind auch Kombinationen hiervon möglich.
  • Die Stabilisierungsschicht 4 sorgt bei diesem Dünnen dafür, dass die gelöteten F2F-Verbindungen bzw. Verbindungsschichten 2, welche üblicherweise eine Dicke kleiner 10 μm aufweisen, weder mechanisch noch chemisch geschädigt werden. Optional kann die Stabilisierungsschicht 4 auch vor dem mechanischen Dünnschleifen zumindest teilweise zurückgeätzt werden.
  • 1C zeigt eine vereinfachte Schnittansicht nach einem derartigen Herstellungsschritt, wobei die zweiten Halbleiterchips CH2 bereits auf ihre Zieldicke von ca. 50 bis 200 μm gedünnt und (optional) die Stabilisierungsschicht 4 nach diesem Dünnen weiter zurückgeätzt wurden. Vorzugsweise reicht die Stabilisierungsschicht 4 weiterhin bis über die bereits prozessierten Teilbereiche 3B der zweiten Halbleiterchips CH2.
  • Gemäß 1D werden nach dem Dünnen der zweiten Halbleiterchips CH2 Öffnungen O zum Freilegen von Bond-Anschlussflächen 5 an der Kontaktoberfläche des Wafers 1 bzw. des noch nicht vereinzelten ersten Halbleiterchips CH1 ausgebildet.
  • Die 1E zeigt eine vergrößerte Teil-Schnittansicht des in 1D festgelegten Ausschnitts, wobei die Öffnung O zum Freilegen der Bond-Anschlussflächen 5 eine Breite von ca. 50 μm – 200 μm aufweisen kann. Die Bond-Anschlussflächen 5 dienen hierbei z.B. einem späteren Draht-Bonden (Wire-Bond) oder Flip-Chip-Bonden. Gemäß 1D und 1E sind die Abmessungen (Kontaktoberfläche) der im Wafer 1 ausgebildeten und noch nicht vereinzelten ersten Halbleiterchips CH1 vorzugsweise größer als die Abmessungen der darauf montierten zweiten Halbleiterchips CH2, wodurch man an der Kontaktoberfläche, d.h. der für die Kontaktierung bzw. den Lötvorgang verwendeten Oberfläche oder alternativ der darunterliegenden obersten Metallisierungsebene der ersten Halbleiterchips CH1 eine ausreichende Fläche zur Realisierung derartiger Bond-Anschlussflächen 5 erhält.
  • Bei diesem Ausbilden der Öffnungen O muss sowohl die Stabilisierungsschicht 4 als auch eine eventuell vorhandene aber nicht dargestellte Passivierungsschicht über den Bond-Anschlussflächen bzw. -Pads 5 geöffnet werden. Hierzu kann beispielsweise ein Fotoresist aufgeschleudert, belichtet und entwickelt werden. Insbesondere bei Verwendung einer fotoaktiven Stabilisierungsschicht wie beispielsweise Fotoimid kann diese Stabilisierungsschicht 4 direkt belichtet und entwickelt werden und anschließend die Öffnung O mit Hilfe von beispielsweise einer Trocken-/Plasmaätzung oder einer Nassätzung durchgeführt werden. Die notwendige Justierung der Pad-Öffnungs-Fototechnik kann bei durchsichtigen Stabilisierungsschichten wie beispielsweise SOG, Polyimid und Fotoimid auf Justiermarken in der metallischen Anschluss- bzw. Pad-Ebene erfolgen. Bei nicht-durchsichtigen Stabilisierungsschichten 4 wie beispielsweise Epoxy-Harz kann eine derartige Justierung mittels der freigelegten zweiten Halbleiterchips CH2 durchgeführt werden.
  • Gemäß 1F wird nunmehr der Wafer 1 mit seinen noch nicht vereinzelten ersten Halbleiterchips CH1 auf eine gewünschte Zieldicke gedünnt, welche wiederum in einem Bereich von 50 bis 200 μm liegt. Wiederum können hierbei die eingangs genannten mechanischen, chemischen oder chemisch-mechanischen Verfahren (CMP, Chemical Mechanical Polishing) oder Ätzverfahren (Nass- oder Trockenätzung) durchgeführt werden.
  • Gemäß 1G wird der so gedünnte Wafer 1 mit der Stabilisierungsschicht 4 und den gedünnten zweiten Halbleiterchips CH2 zur Herstellung von vereinzelten ultradünnen Chip-Stapeln mit den Schichten 1, 2 und 3 gesägt (Dicing). Genauer gesagt werden der gedünnte Wafer 1 mit den gedünnten zweiten Halbleiterchips CH2 auf einen Sägerahmen 7 geklebt und entlang der in 1F dargestellten Sägestraßen 6 gesägt. Abschließend erfolgt die Montage der ultradünnen Chip-Stapel beispielsweise in Chipcard- bzw. Smartcard- oder anderen geeigneten Gehäusen.
  • 2A bis 2C zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Herstellungsschritte bei der Herstellung von ultradünnen Chip-Stapeln gemäß der vorliegenden Erfindung, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten bezeichnen wie in den 1A bis 1G und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 2A wird wiederum wie beim Stand der Technik bzw. der 1 ein Face-to-Face-Bonden von noch ungedünnten Halbleiterchips auf einem noch ungedünnten Wafer 1 durchgeführt.
  • Gemäß 2B wird anschließend wiederum beispielsweise mittels eines Spin-on-Verfahrens eine Stabilisierungs-Teilschicht 4A zur mechanischen Stabilisierung bis zu einer vorbestimmten Höhe in den Zwischenräumen der zweiten Halbleiterchips CH2 ausgebildet und ausgehärtet. Als Materialien werden vorzugsweise die Materialien gemäß 1 verwendet. Die Dicke dieser Teil-Stabilisierungsschicht 4A sollte vorzugsweise eine Zieldicke der zu dünnenden zweiten Halbleiterchips CH2 festlegen und oberhalb eines bereits prozessierten Teilbereichs 3B der zweiten Halbleiterchips CH2 liegen. Alternativ können die Zwischenräume wie in 1B auch vollständig aufgefüllt werden und anschließend ein Rückätzen der Stabilisierungs-Teilschicht 4A durchgeführt werden.
  • Anschließend erfolgt das Ausbilden einer CMP- oder Ätz-Stoppschicht 4B, wobei vorzugsweise mittels eines PECVD-Verfahrens eine ca. 500 nm dicke SiN-Schicht ganzflächig abgeschieden wird. Anschließend wird gemäß 2B eine zweite Stabilisierungs-Teilschicht 4C aufgeschleudert und ausgehärtet, wobei insbesondere eine SOG- oder Epoxy-Harz-Schicht verwendet wird.
  • Gemäß 2C wird nachfolgend in einem zwei- oder mehrstufigen Schleif-, Ätz- und/oder CMP-Prozess zuerst die zweite Stabilisierungs-Teilschicht 4C, die CMP- oder Ätz-Stoppschicht 4B sowie das Si-Halbleitermaterial 3A bis nahe, d.h. ca. 10 bis 50 μm oberhalb, der Zieldicke der zweiten Halbleiterchips CH2 unselektiv zurückgeschliffen bzw. zurückgeätzt. Anschließend erfolgt ein selektiver Schleif- oder CMP-Prozess, bei dem das Halbleitermaterial 3a der zweiten Halbleiterchips CH2 sowie die zweite Stabilisierungs-Teilschicht 4C selektiv zur CMP- oder Ätz-Stoppschicht 4B entfernt wird. Hierbei erhält man einen automatischen Stopp auf den planaren Teilbereichen der CMP- oder Ätz-Stoppschicht 4B, wodurch eine Zieldicke der Halbleiterchips CH2 hochgenau eingestellt werden kann.
  • Optional kann nunmehr mittels einer Trocken- oder Nass-Ätzung auch die SiN-CMP- oder Ätz-Stoppschicht 4B entfernt werden. Gemäß 2C kann bei Bedarf diese CMP-Stoppschicht aber auch als zusätzliche Passivierungsschicht beibehalten werden.
  • Anschließend werden wie beim Stand der Technik gemäß 1D bis 1G die Bond-Anschlussflächen 5 geöffnet, der Wafer 1 auf seine Zieldicke gedünnt und der ultradünne Chip-Stapel zum Vereinzeln gesägt und in ein Gehäuse montiert.
  • Alternativ kann erfindungsgemäß auch auf die erste Teil-Stabilisierungsschicht 4A verzichtet werden und als unterste Schicht nur eine CMP- oder Ätz-Stoppschicht 4B bis zu einer vorbestimmten Höhe in den Zwischenräumen der zweiten Halbleiterchips CH2 ausgebildet werden.
  • Auf Grund der mechanischen Stabilisierung der zweiten Halbleiterchips CH2 können dadurch ultradünne Chip-Stapel mit hervorragenden elektrischen Eigenschaften und bei stark redu zierten Herstellungskosten realisiert werden. Da im Gegensatz zu herkömmlichen Verfahren, bei denen eine Bond-Anschlussöffnung vor dem Löten ausgebildet wird, erfindungsgemäß die Öffnung der Bond-Anschlussflächen für Wire-Bond- und Flip-Chip-Pads bevorzugt nach dem Löten und insbesondere nach dem Dünnen der zweiten Halbleiterchips CH2 durchgeführt wird, bleiben die Anschlussflächen lange geschützt, wodurch sich wiederum eine Kontaktierung verbessert, wobei ferner eine zusätzliche Fototechnik zum Befreien der Anschlussflächen der Stabilisierungsschicht eingespart wird.
  • 3A bis 3C zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung von ultradünnen Chip-Stapeln gemäß einem nicht beanspruchten Beispiel, wobei gleiche Bezugszeichen gleiche Schichten oder Elemente bezeichnen wie in den 1 und 2, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Wiederum werden wie beim Stand der Technik bzw. wie bei der Erfindung zunächst gemäß 3A bereits vereinzelte Halbleiterchips CH2 auf einen Wafer 1 mit noch unvereinzelten Halbleiterchips CH1 gelötet bzw. mit einer intermetallischen Verbindungsschicht 2 verbunden.
  • Im Gegensatz zu den vorstehend beschriebenen Ausführungsbeispielen wird jedoch nunmehr insbesondere für die zweiten Halbleiterchips CH2 ein Halbleitersubstrat mit einer vergrabenen Ätz-Stoppschicht 8 verwendet. Eine derartige Ätz-Stoppschicht 8 kann beispielsweise eine SiO2-Schicht sein, die bei SOI-Substraten (Silicon On Insulator) in einer Tiefe von ca. 5 bis 50 μm vorliegt. Grundsätzlich könnte auch der Wafer ein derartiges SOI-Substrat bzw. eine derartige Ätz-Stoppschicht 8 aufweisen.
  • Gemäß 3B wird anschließend wiederum der Zwischenraum zwischen den vereinzelten zweiten Halbleiterchips CH2 bis zu einer vorbestimmten Höhe ausgebildet, die vorzugsweise oberhalb der Ätz-Stoppschicht 8 liegt, wobei wiederum die eingangs genannten Materialien sowie Aufschleuderverfahren und Temperaturschritte durchgeführt werden können. Die Schichtdicke der Stabilisierungsschicht 4 innerhalb der Zwischenräume sollte demzufolge größer sein als die Summe bestehend aus der Dicke der Verbindungsschicht 2 nach dem Lötvorgang bzw. der F2F-Montage und der Tiefe der Ätz-Stoppschicht 8 des prozessierten Halbleiterchips.
  • Gemäß 3C wird anschließend die Stabilisierungsschicht 4 an der rückseitigen Oberfläche der zweiten Halbleiterchips CH2 und an ihren Seitenwänden mit einer isotropen Ätzung entfernt, wobei vorzugsweise verdünnte Flusssäure (HF) bei Verwendung von SOG als Stabilisierungsschicht oder O2-Plasmaätzen bei Verwendung von Polyimid oder Fotoimid durchgeführt wird. Da die Stabilisierungsschicht 4 an der Oberfläche und den Seitenwänden dünner ist als in den Zwischenräumen der zweiten Halbleiterchips wird zumindest der obere Teil des Halbleitermaterials 3A der zweiten Halbleiterchips CH2 freigelegt, wobei die Restdicke der Stabilisierungsschicht 4 innerhalb des Zwischenraums immer noch über die vergrabene Ätz-Stoppschicht 8 hinausragen sollte.
  • Anschließend wird das Halbleitermaterial bzw. das Bulk-Si der zweiten Halbleiterchips CH2 mittels nass-chemischer Ätzung selektiv zur Ätz-Stoppschicht 8 bzw. dem SiO2 zurückgeätzt. Die Ätzung stoppt hierbei automatisch auf der vergrabenen SiO2-Schicht. Vorzugsweise wird diese nass-chemische Ätzung in einer Einzelscheibenanlage durchgeführt, in der nur die Kontaktoberfläche (Vorderseite) des Wafers 1 und die freiliegenden Rückseiten der zweiten Halbleiterchips CH2 der Ätzchemie ausgesetzt sind.
  • Gemäß 4 wird das Spin-on-Verfahren so eingestellt, dass die abgeschiedene Stabilisierungsschicht 4 die Waferkante bzw. den Umfangsbereich R des Wafers 1 vollständig umschließt, so dass bei der nass-chemischen insbesondere Si-Ätzung ein möglicher Angriff der Ätzchemie am Si-Substrat des Wafers 1 vermieden wird.
  • Anschließend werden wie bei der Erfindung oder den 1D bis 1G wiederum die Bond-Anschlussflächen 5 geöffnet, der Wafer 1 gedünnt und anschließend zersägt, um schließlich die ultradünnen Chip-Stapel im Gehäuse zu montieren.
  • Auf Grund der verwendeten Nassätzung wie beim nicht beanspruchten Beispiel gemäß 3 ist eine mechanische Belastung insbesondere der Verbindungsschicht 2 äußerst gering, wodurch sich eine minimale Kontakt-Degradierung zwischen ersten und zweiten Halbleiterchips ergibt. Ferner können Chip-Stapel mit sehr geringen Gesamtdicken realisiert werden, da die vergrabene Ätz-Stoppschicht 8 in SOI-Substraten üblicherweise eine sehr geringe Tiefe aufweist.
  • Obwohl gemäß dem vorstehend Beispiel vorzugsweise eine Ätz-Stoppschicht 8 im Wafer 1 und/oder dem Halbleitermaterial der zweiten Halbleiterchips CH2 vorliegt, können derartige Ätz-Stoppschichten 8 auch fehlen, wobei eine nass-chemische Ätzung auf Zeit bis zu einer gewünschten Zieldicke durchgeführt wird. Eine gewünschte Zieldicke kann hierbei jedoch weniger genau eingestellt werden.
  • Alternativ kann auch eine selektive Trockenätzung zur Rückätzung des nicht prozessierten Halbleitermaterials 3A bzw. Si-Bulk des zweiten Halbleiterchips CH2 durchgeführt werden.
  • Die vorliegende Erfindung wurde anhand von Silizium-Halbleiterwafern und Silizium-Halbleiterbausteinen beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise beliebige andere Halbleitermaterialien.
  • Darüber hinaus wurde die Erfindung anhand bevorzugter Materialien für die Stabilisierungsschicht beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch andere Materialien für die Stabilisierungsschicht sowie für die Stoppschichten.
    • 1, 1A, 1B
    Wafer
    CH1
    erste Halbleiterchips
    2
    Verbindungsschicht
    3, 3A, 3B, CH2
    zweite Halbleiterchips
    4, 4A, 4C
    Stabilisierungsschicht
    4B
    CMP- oder Ätz-Stoppschicht
    5
    Bond-Anschlussfläche
    6
    Sägestraße
    7
    Sägerahmen
    8
    Ätz-Stoppschicht
    O
    Anschlussöffnung

Claims (18)

  1. Verfahren zur Herstellung von Chip-Stapeln, wobei in einem Wafer (1) ein Vielzahl von unvereinzelten ersten Halbleiterchips (CH1) mit ersten Chip-Anschlussflächen ausgebildet werden, und vereinzelte zweite Halbleiterchips (CH2) mit zweiten Chip-Anschlussflächen über eine elektrisch leitende Verbindungsschicht (2) mit den ersten Halbleiterchips (CH1) derart aufgebracht werden, dass die einander zugeordneten ersten und zweiten Chip-Anschlussflächen dauerhaft elektrisch leitend verbunden werden, wobei ein Zwischenraum zwischen den vereinzelten zweiten Halbleiterchips (CH2) zumindest bis zu einer vorbestimmten Höhe mit einer Stabilisierungsschicht (4) aufgefüllt wird; die Vielzahl von aufgebrachten zweiten Halbleiterchips (CH2) gedünnt werden; der Wafer (1) mit der Vielzahl von ersten Halbleiterchips (CH1) gedünnt wird; und der gedünnte Wafer (1) mit der Stabilisierungsschicht (4) und den gedünnten zweiten Halbleiterchips (CH2) zur Herstellung von vereinzelten Chip-Stapeln (1, 2, 3) gesägt wird, dadurch gekennzeichnet, dass die Stabilisierungsschicht (4) eine Vielzahl von Teilschichten (4A, 4B, 4C) mit zumindest einer CMP- oder Ätz-Stoppschicht (4B) aufweist, und beim Dünnen der zweiten Halbleiterchips (CH2) bei der Stoppschicht (48) angehalten wird.
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass als Teil-Stabilisierungsschicht (4A, 4C) eine Isolierschicht, insbe sondere ein Spin-on-Glas, Epoxy-Harz, Polyimid, oder Fotoimid, aufgebracht wird.
  3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass die Teil-Stabilisierungsschicht (4A, 4C) in einem Temperaturschritt, insbesondere kleiner 400 Grad Celsius, ausgehärtet wird.
  4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass die Stoppschicht (4B) ein ca. 500 nm dickes SiN und das Dünnen der zweiten Halbleiterchips (CH2) ein CMP-Verfahren aufweist.
  5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass nach dem Dünnen der zweiten Halbleiterchips (CH2) die Stoppschicht (4B) entfernt wird.
  6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass der Wafer (1) und/oder das Halbleitermaterial (3) der zweiten Halbleiterchips (CH2) eine Ätz-Stoppschicht (8) aufweist, und beim Dünnen des Wafers (1) und/oder der zweiten Halbleiterchips (CH2) bei der Ätz-Stoppschicht (8) angehalten wird.
  7. Verfahren nach Patentanspruch 6, dadurch gekennzeichnet, dass die Ätz-Stoppschicht (8) eine vergrabene SiO2-Schicht und das Dünnen des Wafers (1) und/oder der zweiten Halbleiterchips (CH2) ein nass-chemisches Ätzverfahren aufweist.
  8. Verfahren nach einem der Patentansprüche 6 oder 7, dadurch gekennzeichnet, dass die Stabilisierungsschicht (4) den Umfangsbereich (R) des Wafers (1) vollständig umschließt.
  9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass die Verbindungsschicht (2) mit einer Dicke kleiner 10 μm ausgebildet wird.
  10. Verfahren nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass die zweiten Halbleiterchips (CH2) auf eine Dicke zwischen 50 bis 200 μm gedünnt werden.
  11. Verfahren nach einem der Patentansprüche 1 bis 10, dadurch gekennzeichnet, dass der Wafer (1) auf eine Dicke zwischen 50 bis 200 μm gedünnt wird.
  12. Verfahren nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass nach dem Dünnen der zweiten Halbleiterchips (CH2) Öffnungen (O) zum Freilegen von Bond-Anschlussflächen (5) an der Kontaktoberfläche des Wafers (1) ausgebildet werden.
  13. Chip-Stapel mit einem ersten Halbleiterchip (CH1) mit ersten Chip-Anschlussflächen, und einem zweiten Halbleiterchip (CH2) mit zweiten Chip-Anschlussflächen, wobei die Halbleiterchips (CH1, CH2) über eine Verbindungsschicht (2) derart verbunden sind, dass die einander zugeordneten Chip-Anschlussflächen dauerhaft elektrisch leitend kontaktiert sind, und an den Seitenflächen der zweiten Halbleiterchips (CH2) und der Verbindungsschicht (2) sowie an der Kontaktoberfläche der ersten Halbleiterchips (CH1) eine Stabilisierungsschicht (4) zur mechanischen Stabilisierung des Schichtstapels (1, 2, 3) ausgebildet ist, dadurch gekennzeichnet, dass die Stabilisierungsschicht (4) eine Vielzahl von Teilschichten (4A, 4B) aufweist, wobei eine oberste Teilschicht (4B) eine CMP- oder Ätz-Stoppschicht darstellt.
  14. Chip-Stapel nach Patentanspruch 13, dadurch gekennzeichnet, dass die Stabilisierungsschicht (4) eine Isolierschicht, insbesondere ein Spin-on Glas, Epoxy-Harz, Polyimid oder Fotoimid, aufweist.
  15. Chip-Stapel nach einem der Patentansprüche 13 oder 14, dadurch gekennzeichnet, dass die oberste Teilschicht (4B) ein ca. 500 nm dickes SiN aufweist.
  16. Chip-Stapel nach einem der Patentansprüche 13 bis 15, dadurch gekennzeichnet, dass der zweite Halbleiterchip (CH2) als oberste Schicht eine SiO2-Schicht aufweist.
  17. Chip-Stapel nach einem der Patentansprüche 13 bis 16, dadurch gekennzeichnet, dass der erste Halbleiterchip (CH1) eine Dicke von 50 bis 200 μm, die Verbindungsschicht (2) eine Dicke kleiner 10 μm, und der zweite Halbleiterchip (CH2) eine Dicke von 50 bis 200 μm aufweist.
  18. Chip-Stapel nach einem der Patentansprüche 13 bis 17, dadurch gekennzeichnet, dass die Stabilisierungsschicht (4) Öffnungen (O) aufweist, die zum Freilegen von Bond-Anschlussflächen (5) an der Kontaktoberfläche des ersten Halbleiterchips (CH1) ausgebildet sind.
DE200510022017 2005-05-12 2005-05-12 Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel Expired - Fee Related DE102005022017B3 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE200510022017 DE102005022017B3 (de) 2005-05-12 2005-05-12 Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel
US11/416,712 US8525347B2 (en) 2005-05-12 2006-05-03 Method for producing chip stacks, and associated chip stacks
US14/014,443 US9123829B2 (en) 2005-05-12 2013-08-30 Method for producing chip stacks

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE200510022017 DE102005022017B3 (de) 2005-05-12 2005-05-12 Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel

Publications (1)

Publication Number Publication Date
DE102005022017B3 true DE102005022017B3 (de) 2006-10-26

Family

ID=37068172

Family Applications (1)

Application Number Title Priority Date Filing Date
DE200510022017 Expired - Fee Related DE102005022017B3 (de) 2005-05-12 2005-05-12 Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel

Country Status (2)

Country Link
US (2) US8525347B2 (de)
DE (1) DE102005022017B3 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009030957B4 (de) 2008-07-07 2019-01-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiteranordnung mittels Ätzung eines Halbleiterchips und Halbleiteranordnung
CN116072533A (zh) * 2023-03-28 2023-05-05 成都功成半导体有限公司 一种晶圆及其晶圆减薄制程加工工艺

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006025671B4 (de) * 2006-06-01 2011-12-15 Infineon Technologies Ag Verfahren zur Herstellung von dünnen integrierten Halbleitereinrichtungen
US9916992B2 (en) * 2012-02-20 2018-03-13 Dynamics Inc. Systems and methods for flexible components for powered cards and devices
US8748317B2 (en) * 2012-08-03 2014-06-10 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device including a dielectric structure
US9275916B2 (en) 2013-05-03 2016-03-01 Infineon Technologies Ag Removable indicator structure in electronic chips of a common substrate for process adjustment
US9627287B2 (en) * 2013-10-18 2017-04-18 Infineon Technologies Ag Thinning in package using separation structure as stop
KR102258743B1 (ko) 2014-04-30 2021-06-02 삼성전자주식회사 반도체 패키지의 제조 방법, 이에 의해 형성된 반도체 패키지 및 이를 포함하는 반도체 장치
US9368436B2 (en) 2014-08-04 2016-06-14 Infineon Technologies Ag Source down semiconductor devices and methods of formation thereof
DE102015219183B4 (de) * 2015-10-05 2019-06-06 Infineon Technologies Ag Leistungshalbleiterbauelement, Halbleitermodul, Verfahren zum Verarbeiten eines Leistungshalbleiterbauelements

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
DE19516487C1 (de) * 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
EP1094511A2 (de) * 1999-10-22 2001-04-25 Lucent Technologies Inc. Verpackung für integrierte Schaltung mit niedrigem Profil
WO2001029881A2 (en) * 1999-10-22 2001-04-26 Teraconnect, Inc. Method of making an optoelectronic device using multiple etch stop layers
DE10234208A1 (de) * 2001-07-19 2003-02-13 Samsung Electronics Co Ltd Waferlevel-Stapelchippackung und Herstellungsverfahren hierfür
DE10246728B3 (de) * 2002-10-07 2004-05-06 Infineon Technologies Ag Verfahren zur Herstellung gedünnter Chipstapel z.B. für den Einsatz in einer Chipkarte

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5246576A (en) * 1990-12-10 1993-09-21 Ppg Industries, Inc. Cathode in a layered circuit and electrochemical cell for a measurement of oxygen in fluids
WO2002020211A1 (de) 2000-09-07 2002-03-14 Infineon Techonologies Ag Lötmittel zur verwendung bei diffusionslötprozessen sowie verfahren zur herstellung von lötverbindungen unter verwendung des lötmittels
US6867501B2 (en) 2001-11-01 2005-03-15 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
DE10303588B3 (de) 2003-01-29 2004-08-26 Infineon Technologies Ag Verfahren zur vertikalen Montage von Halbleiterbauelementen
US6936929B1 (en) * 2003-03-17 2005-08-30 National Semiconductor Corporation Multichip packages with exposed dice
DE10313047B3 (de) 2003-03-24 2004-08-12 Infineon Technologies Ag Verfahren zur Herstellung von Chipstapeln
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
DE10317018A1 (de) * 2003-04-11 2004-11-18 Infineon Technologies Ag Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren Komponenten
US7326629B2 (en) * 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
EP2302705B1 (de) * 2008-06-02 2018-03-14 LG Innotek Co., Ltd. Haltesubstrat zur herstellung eines halbleiter-leuchtbauelements und halbleiter-leuchtbauelement damit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
DE19516487C1 (de) * 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
EP1094511A2 (de) * 1999-10-22 2001-04-25 Lucent Technologies Inc. Verpackung für integrierte Schaltung mit niedrigem Profil
WO2001029881A2 (en) * 1999-10-22 2001-04-26 Teraconnect, Inc. Method of making an optoelectronic device using multiple etch stop layers
DE10234208A1 (de) * 2001-07-19 2003-02-13 Samsung Electronics Co Ltd Waferlevel-Stapelchippackung und Herstellungsverfahren hierfür
DE10246728B3 (de) * 2002-10-07 2004-05-06 Infineon Technologies Ag Verfahren zur Herstellung gedünnter Chipstapel z.B. für den Einsatz in einer Chipkarte

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009030957B4 (de) 2008-07-07 2019-01-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiteranordnung mittels Ätzung eines Halbleiterchips und Halbleiteranordnung
CN116072533A (zh) * 2023-03-28 2023-05-05 成都功成半导体有限公司 一种晶圆及其晶圆减薄制程加工工艺
CN116072533B (zh) * 2023-03-28 2023-06-13 成都功成半导体有限公司 一种晶圆及其晶圆减薄制程加工工艺

Also Published As

Publication number Publication date
US8525347B2 (en) 2013-09-03
US20090014889A1 (en) 2009-01-15
US20140004657A1 (en) 2014-01-02
US9123829B2 (en) 2015-09-01

Similar Documents

Publication Publication Date Title
DE102005022017B3 (de) Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel
DE102009035437B4 (de) Halbleiterbauelement mit einem Verspannungspuffermaterial, das über einem Metallisierungssystem mit kleinem ε gebildet ist
DE102014019445B4 (de) Mikroelektromechanische Systeme und Verfahren zu ihrer Herstellung
DE102013101327B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements und Halbleiter-Bauelement
EP1419534A2 (de) Verfahren zum kontaktieren und gehäusen von integrierten schaltungen
DE102018116743A1 (de) Halbleiter-Bauelement und Verfahren
DE102019118624B4 (de) Platzierung von dummy-dies ohne rückseitenaussplitterung
EP0860876A2 (de) Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
DE102009042191A1 (de) Wafer-Level-gekapselte integrierte MEMS-Schaltung
DE102011087279A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102010037941A1 (de) Verfahren und Vorrichtung zur Halbleiterbauelementfabrikation unter Verwendung eines rekonstituierten Wafer
DE102005004160A1 (de) Halbleiterbaustein und Verfahren zum Herstellen desselben
DE102011123040B3 (de) Verfahren zum Ausbilden eines dünnen Halbleiterbauelements
DE102008044984A1 (de) Halbleiterbauelement mit Verspannungsrelaxationsspalte zur Verbesserung der Chipgehäusewechselwirkungsstabilität
DE102013103140A1 (de) Integrierte 3-D-Schaltungen und Verfahren zu deren Bildung
WO2003067646A2 (de) Halbleitersubstrat mit einem elektrisch isolierten bereich, insbesondere zur vertikalintegration
DE10356885B4 (de) Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
DE102010040065A1 (de) Verspannungsreduktion in einem Chipgehäuse unter Anwendung eines Chip-Gehäuse-Verbindungsschemas bei geringer Temperatur
DE102010029521B4 (de) Chipgehäuse mit mehreren Abschnitten zum Verringern der Chip-Gehäuse-Wechselwirkung
DE102013110541A1 (de) Integrierte schaltung, chipgehäuse und verfahren zur herstellung einer integrierten schaltung
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE10141571B4 (de) Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
DE102010030759B4 (de) Halbleiterbauelement mit Metallisierungsstapel mit sehr kleinem ε (ULK) mit reduzierter Wechselwirkung zwischen Chip und Gehäuse
DE102020108481A1 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102008039939B4 (de) Integriertes Schaltungsbauelement mit einer aus der Gasphase abgeschiedenen Isolationsschicht und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
8100 Publication of the examined application without publication of unexamined application
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee