DE10124774B4 - Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung - Google Patents

Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung Download PDF

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Abstract

Halbleiterbauelement mit zumindest einem Halbleiterchip (20) auf einem als Substrat dienenden Basischip (10), bei dem – der zumindest eine Halbleiterchip (20) und der Basischip (10) Kontaktflächen (11, 21) aus Metall aufweisen, die über jeweilige Durchkontaktierungen (15, 25) Kontaktpads (14, 24) in einer jeweiligen obersten Metallage des Halbleiterchips (20) und des Basischips (10) kontaktieren, – der zumindest eine Halbleiterchip (20) und der Basischip (10) jeweils zumindest eine weitere Metallfläche (13, 23) aufweisen, die einander gegenüberliegend angeordnet sind, und die keinen elektrisch leitenden Kontakt zu den Kontaktpads (14, 24) aufweisen, – der zumindest eine Halbleiterchip so zu dem Basischip hin ausgerichtet ist, dass einander zugeordnete Kontaktflächen und einander gegenüberliegende weitere Metallflächen (13, 23) des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen und die einander zugewandten weiteren Metallflächen (13, 23) elektrisch leitend miteinander verbunden sind, – der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind und – der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind, bei dem – der Abstand zwischen einer jeweiligen Kontaktfläche (21) des zumindest einen Halbleiterchips (20) und der damit verbundenen Kontaktfläche (11) des Basischips (10) weniger als 10 μm beträgt und – die einander zugewandten Kontaktflächen und weiteren Metallflächen über zumindest eine Metallschicht elektrisch leitend miteinander verbunden sind.

Description

  • Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip und Verfahren zu dessen Herstellung.
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung eines derartigen Halbleiterbauelementes.
  • Viele Halbleiterbauelemente beinhalten Schaltungsteile, die mit unterschiedlichen Technologien gefertigt werden müssen. Beispielsweise werden Logik-Schaltungen mit Speicher-Schaltungen kombiniert. Logik-Schaltungen erfordern andere Herstellungsverfahren als die einfach aufgebauten Speicherbausteine. Ähnliches gilt bei einer Kombination eines Leistungsschalters mit seiner Ansteuerung. Derartige Halbleiterbauelemente werden beispielsweise aus zwei gehäusten integrierten Schaltungen nebeneinander auf einem Substrat montiert. Einer der Bausteine beinhaltet dann beispielsweise den Speicher, während die andere integrierte Schaltung sämtliche Komponenten für die Ansteuerung beinhaltet. Die elektrische Verbindung der integrierten Schaltungen erfolgt über das Substrat. Halbleiterbauelemente, die nach diesem Prinzip gefertigt sind, sind jedoch relativ groß und benötigen zu ihrer Herstellung eine große Anzahl an Arbeitsschritten.
  • Alternativ ist es bekannt, sämtliche Schaltungskomponenten in einem einzigen Halbleitersubstrat auszubilden. Ein Halbleiterbauelement, das sämtliche Schaltungsteile in einem Halbleitersubstrat vereint, benötigt zwar wenig Platz, ist jedoch bei der Prozessierung aufwendig und teuer herzustellen.
  • US 5 977 640 A zeigt ein Halbleiterbauelement, bei dem ein erster Halbleiterchip auf einem zweiten Halbleiterchip montiert ist. Einander zugewandte Kontaktflächen des ersten Halbleiterchips und des zweiten Halbleiterchips sind elektrisch leitend miteinander verbunden.
  • DE 199 07 276 A1 zeigt das vollflächige Auflöten eines Halbleiterchips auf ein Trägersubstrat. Dabei wird eine reine Zinnschicht verwendet, deren Schichtdicke kleiner 10 μm ist. Durch einen Diffusionsprozess bildet sich eine dünne Schicht einer intermetallischen Phase.
  • US 5 897 341 A zeigt das Auflöten eines Halbleiterchips auf ein Trägersubstrat. Einander gegenüberliegende Kontaktflächen werden elektrisch leitend miteinander verbunden. Es wird ein Solid-State Diffusionsprozess verwendet.
  • Die Aufgabe der Erfindung ist es, ein Halbleiterbauelement mit zumindest zwei funktionellen Schaltungen anzugeben, welche in unterschiedlichen Technologien hergestellt sind, wobei insgesamt eine möglichst einfache und kostengünstige Anordnung erzielbar sein soll. Weiterhin soll ein Verfahren zum Herstellen eines derartigen Halbleiterbauelementes angegeben werden, das ebenfalls auf einfache Weise hergestellt werden kann.
  • Diese Aufgaben werden mit den Merkmalen der Patentansprüche 1 und 8 gelöst. Jeweils vorteilhafte Ausgestaltungen ergeben sich aus den abhängigen Patentansprüchen.
  • Die Erfindung schlägt gemäß Anspruch 1 ein Halbleiterbauelement mit zumindest einem Halbleiterchip auf einem als Substrat dienenden Basischip vor. Der zumindest eine Halbleiterchip und der Basischip weisen dabei Kontaktflächen aus Metall auf. Der zumindest eine Halbleiterchip ist dabei so zu dem Basischip hin ausgerichtet, daß einander zugeordnete Kontaktflächen des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktfläche elektrisch leitend miteinander verbunden sind. Ein kostengünstiges und einfach herzustellendes Halbleiterbauelement ist dadurch möglich, daß der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind, während der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind.
  • Die Erfindung schlägt folglich ein Halbleiterbauelement vor, bei dem Halbleiterchips in zwei Ebenen gestapelt sind. Diese Anordnung ist ausreichend, um die gängigsten Anwendungen, welche integrierte Schaltungen in unterschiedlichen Technologien benötigen, abzudecken. Gemäß der Erfindung werden der zumindest eine Halbleiterchip und der Basischip ”Face to face” miteinander kontaktiert. Mit einem einfachen Verfahrensschritt ist somit die Herstellung aller notwendigen Kontakte zwischen diesen beiden integrierten Schaltungen möglich.
  • Sofern notwendig, können auf dem Basischip auch eine Mehrzahl an Halbleiterchips aufgebracht und kontaktiert werden. Die Halbleiterchips sind dann nebeneinanderliegend auf dem Basischip angeordnet.
  • In einer bevorzugten Ausgestaltung weist der Basischip einen größeren Flächeninhalt auf als der Halbleiterchip oder die Mehrzahl von Halbleiterchips. Dabei sind in dem nicht überdeckten Bereich des Basischips Kontaktelemente zur externen Kontaktierung des Halbleiterbauelementes vorgesehen. Die Kontaktelemente können beispielsweise als Bondpads ausgebildet sein. Über diese kann das Halbleiterbauelement über Bonddrähte mit entsprechenden Kontaktelementen eines Substrates, auf welchem das Halbleiterbauelement montiert ist, kontaktiert werden.
  • Erfindungsgemäß weist lediglich der Basischip Kontaktelemente auf. Die auf dem Basischip montierten Halbleiterchips hingegen verfügen nicht über derartige Kontaktelemente. Die elektrische Verbindung nach außen wird über den Basischip und dessen Kontaktelemente hergestellt. Dadurch, daß der zumindest eine auf dem Basischip montierte Halbleiterchip keine Kontaktelemente aufweist, können die Halbleiterchips sehr klein ausgebildet sein. Dies ermöglicht eine beträchtliche Erhöhung der Flächenausbeute auf einem Wafer. Darüber hinaus kann darauf verzichtet werden, bei jedem der integrierten Schaltungen ein separates Gehäuse vorzusehen. Die miteinander kontaktierten integrierten Schaltungen können zusammen in einem einzigen Gehäuse untergebracht werden.
  • Vorzugsweise ist der Flächeninhalt der Kontaktelemente, die zur externen Kontaktierung vorgesehen sind, größer als der Flächeninhalt der Kontaktflächen, über die der Basischip und der zumindest eine Halbleiterchip elektrisch verbunden werden. Hierdurch wird eine optimierte Flächen- und Volumenausbeute des Halbleiterbauelementes sichergestellt, da lediglich verhältnismäßig wenige große Kontaktelemente auf dem Basischip vorgesehen werden müssen. Da die Halbleiterchips und der Basischip ”Face to face” miteinander kontaktiert werden, können hierfür sehr kleine Kontaktflächen vorgesehen werden.
  • Gemäß dem Gedanken der Erfindung beinhaltet der Basischip flächenintensive Strukturen, während der zumindest eine Halbleiterchip komplexe logische Strukturen beinhaltet. Der Basischip beinhaltet Elemente, die in der billigeren Technologie hergestellt werden können, da in diesem Fall eine geringere Ausbeute an Basis-chips pro Wafer nicht so stark ins Gewicht fällt. Der Basis-chip kann beispielsweise Schalter, ESD-Strukturen, Busleitungen, Prüfschaltungen, Sensoren und dergleichen beinhalten. Er stellt somit ein aktives, intelligentes Substrat für die darauf montierten Halbleiterchips dar. Vorzugsweise verfügt der Basischip über möglichst wenige Metallebenen, um eine einfache und kostengünstige Fertigung zu ermöglichen.
  • Die Halbleiterchips hingegen beinhalten komplexe logische Strukturen und verfügen über eine größere Anzahl an Metallebenen. Da die Herstellung derartiger Halbleiterchips aufwendiger und somit teurer ist, ist es wünschenswert, diese Halbleiterchips möglichst klein auszuführen. Diesem Wunsch wird mit dem vorgeschlagenen Halbleiterbauelement Rechnung getragen.
  • In einer weiteren Ausbildung der Erfindung kann der zumindest eine Halbleiterchip dünn geschliffen sein. Hierdurch ergibt sich in der Bauhöhe optimiertes Halbleiterbauelement.
  • In einer anderen Ausgestaltung ist vorgesehen, daß der Halbleiterchip als zwei- oder mehrlagiger Chipstapel ausgebildet ist, wobei der Chipstapel vorzugsweise als dreidimensional integriertes System ausgebildet ist. Hierdurch lassen sich bei verhältnismäßig geringen Volumen hochkomplexe integrierte Schaltungen realisieren. Als dreidimensional integrierte Systeme ausgebildete Chipstapel sind beispielsweise aus der WO 96/01 497 A1 bekannt. In diesem Dokument ist darüber hinaus das Herstellungsverfahren für derartige Chipstapel beschrieben.
  • Der Abstand zwischen einer jeweiligen Kontaktfläche des zumindest einen Halbleiterchips und der damit verbundenen Kontaktfläche des Basischips beträgt weniger als 10 μm. Die elektrische und mechanische Verbindung zwischen den Kontaktflächen der integrierten Schaltungen kann durch das Verfahren der Diffusionslöttechnik (SOLID), das an sich bekannt ist, erreicht werden. Mit dieser Verbindungstechnik können Abstände von weniger als 10 μm erzielt werden. Bei bevorzugten Ausführungsformen ist dieser Abstand nur höchstens halb so groß oder besser nur ein Viertel so groß. Ein typischer Abstand von 2 μm zwischen den Kontaktflächen bei gleichzeitig hoher Kontaktdichte kann somit erzielt werden.
  • Um eine ganzflächige Verbindung mit Ausnahme der Kontaktflächen zu erreichen, wird entweder der zumindest eine Halbleiterchip mit dem Basischip nicht erfindungsgemäß verklebt oder es wird erfindungsgemäß zusätzlich zu den metallischen Kontaktflächen zumindest eine weitere Metallfläche vorgesehen, die mit einer gegenüber liegend angeordneten weiteren Metallfläche in demselben Verfahrensschritt verlötet wird, in dem auch die Kontaktflächen elektrisch leitend miteinander verbunden werden. Das kann durch das angegebene Verfahren des Diffusionslötens geschehen. Es werden somit die elektrisch leitenden Verbindungen zwischen den Kontaktflächen auf dem zumindest einen Halbleiterchip und auf dem Basischip hergestellt und gleichzeitig entsprechende Verbindungen zwischen den weiteren hergestellt, die zunächst für die mechanische Verbindung vorgesehen sind. Denkbar ist auch, daß die weiteren Metallflächen eine zusätzliche elektrische Funktion übernehmen. Die weiteren Metallflächen können dann als zusätzliche elektrische Verdrahtungsebene verwendet werden. Bei einer durchgehenden weiteren Metallfläche kann diese die Funktion einer Abschirmungsschicht zwischen den elektrischen Bauelementen in dem Basischip und dem zumindest einen Halbleiterchip übernehmen. Somit ist auf einfache Weise eine Entkopplung der Bauelemente in den miteinander verbundenen integrierten Schaltungen möglich.
  • Statt einer Diffusionslotschicht kann auch nicht erfindungsgemäß eine Verbindung von jeweiligen Kontaktflächen des zumindest einen Halbleiterchips und des Basischips über Lotkugeln erfolgen, um die elektrische Kontaktierung zu realisieren. Vorzugsweise ist in diesem Fall zwischen dem zumindest einen Halbleiterchip und dem Basischip außerhalb der durch die Kontaktflächen und/oder die weiteren Metallflächen eingenommenen Bereiche eine Füllschicht vorhanden, um die Anordnung zusätzlich mechanisch zu stabilisieren. Diese Füllschicht ist als sogenannter ”Underfill” bekannt.
  • Das erfindungsgemäße Verfahren zur Herstellung des oben beschriebenen Halbleiterbauelementes umfaßt die folgenden Schritte: Auf Waferebene werden jeweils die Kontaktflächen auf den Halbleiterchips und den Basischips erzeugt. Im nächsten Schritt werden die Halbleiterchips, also diejenigen integrierten Schaltungen, welche auf die Basischips aufgesetzt werden, aus dem Waferverbund vereinzelt. Anschließend wird zumindest ein Halbleiterchip auf jedem Basischip derart kontaktiert, daß einander zugeordnete Kontaktflächen des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen elektrisch leitend miteinander verbunden werden. Hernach wird der Verbund aus dem zumindest einen Halbleiterchip und dem Basischip aus dem Wafer vereinzelt. Alle Vorbehandlungsschritte wie das Abscheiden verschiedener Metallisierungsschichten, deren Strukturierung durch Lithographie und so weiter, werden somit kostengünstig als Waferprozeß durchgeführt. Nach dem Durchlauf der oben beschriebenen Verfahrensschritte können die übereinander gelegenen integrierten Schaltungen gehäust oder direkt auf ein Substrat montiert werden.
  • Das Erzeugen der Kontaktflächen umfaßt dabei das Aufbringen einer Folge strukturierter Metallschichten, bestehend aus einer Haftschicht, einer Diffusionsbarriere und einer lötbaren Metallschicht. Die lötbare Metallschicht wird vorzugsweise durch Sputtern oder galvanische Verstärkung aufgebracht. Das Kontaktieren des Halbleiterchips auf dem Basischip erfolgt vorzugsweise unter Ausübung eines Anpreßdrucks während des Lötvorganges. Dabei wird bevorzugt das eingangs erwähnte Diffusionslötverfahren angewendet.
  • Anhand der nachfolgenden Figuren erfolgt eine genauere Beschreibung von Beispielen des erfindungsgemäßen Halbleiterbauelementes. Es zeigen:
  • 1 ein erstes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes,
  • 2a ein zweites erfindungsgemäßes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes vor dem Kontaktieren eines Halbleiterchips auf einem Basischip,
  • 2b eine alternative Ausgestaltung des Basischips aus 2a,
  • 3 das Aufbringen von Kontaktflächen und Metallelementen auf dem Basischip während unterschiedlicher Verfahrensschritte,
  • 4 ein zweites Ausführungsbeispiel für das Aufbringen von Kontaktflächen auf den Basischip während unterschiedlicher Verfahrensschritte,
  • 5 ein drittes Ausführungsbeispiel für das Aufbringen von Kontaktflächen und Metallflächen auf den Basischip und
  • 6 ein viertes Ausführungsbeispiel für das Aufbringen von Kontaktflächen und weiteren Metallflächen auf den Basischip.
  • 1 zeigt im Querschnitt ein erstes Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes. Auf einem Basischip 10 ist ein Halbleiterchip 20 angeordnet. Der Basischip 10 und der Halbleiterchip 20 weisen jeweils Kontaktflächen auf. Der Halbleiterchip 20 ist so zu dem Basischip hin ausgerichtet, daß die einander zugeordneten Kontaktflächen einander zugewandt sind und elektrisch leitend miteinander verbunden sind. Die elektrische Kontaktierung der zugeordneten Kontaktflächen ist im vorliegenden Fall der 1 nicht erfindungsgemäß mittels Lotkugeln 30 realisiert. Diese sind zwischen jeweilige Kontaktflächen gebracht und mit diesen jeweils verlötet worden. Um eine höhere mechanische Stabilität zu erzielen, sind die Zwischenräume mit einer Füllschicht 31 ausgefüllt
  • Der Basischip ist, wie aus 1 gut ersichtlich, wesentlich größer als der Halbleiterchip 20. Der Basischip wird vorzugsweise in der billigeren Technologie hergestellt, da in diesem Fall eine geringere Ausbeute an Basischips pro Wafer nicht so gravierend ist. Beispielsweise kann der Basischip Schalter, ESD-Strukturen, Busse, Prüfschaltungen und Sensoren enthalten. Auf der gleichen Seite wie der Halbleiterchip 20 sind auf dem Basischip 10 Kontaktelemente 12 angeordnet wobei in der Querschnittsdarstellung der 1 nur ein Kontaktelement 12 sichtbar ist. Das Kontaktelement 12 ist gegenüber den Kontaktflächen wesentlich größer ausgebildet und dient zur externen Kontaktierung des Halbleiterbauelementes. Auf das Kontaktelement 12 kann beispielsweise ein Bonddraht gebondet werden.
  • Das erfindungsgemäße Halbleiterbauelement weist den Vorteil auf, daß der in der teureren Technologie gefertigte Halbleiterchip 20 keine großen Kontaktelemente aufzuweisen braucht.
  • Dadurch können besonders kleine Flächen des Halbleiterchips 20 erzielt werden. Hieraus ergibt sich eine Erhöhung der Flächenausbeute im Wafer. Wie aus der 1 darüber hinaus ersichtlich ist, muß der Halbleiterchip 20 vor der elektrischen Kontaktierung mit dem Basischip 10 auch nicht in ein Gehäuse verpackt werden. Die Kontaktierung erfolgt ”Face to face”. Denkbar ist, nach der Herstellung der Kontaktierung zwischen dem Basischip und dem Halbleiterchip 20 den Verbund mit einem Gehäuse zu umgeben. Selbstverständlich kann die Anordnung, wie in 1 dargestellt, auch direkt mit einem Substrat mechanisch verbunden werden.
  • 2a zeigt ein zweites Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelementes im Querschnitt. Dieses ist durch ein besonders elegantes und billiges Verfahren zur elektrischen und mechanischen Verbindung gekennzeichnet. Die elektrische und mechanische Verbindung erfolgt im vorliegenden Beispiel der 2 durch ein Diffusionslötverfahren (SOLID-Prozeß), welches nachfolgend beschrieben wird.
  • Auf der Oberfläche sowohl des Basischips 10 als auch des Halbleiterchips 20 wird eine Folge strukturierter Metallschichten aufgebracht. Die Metallschichten bestehen aus einer Folge von Haftschichten, Diffusionsbarrieren und lötbarer Metalloberfläche. Beispielsweise kann eine 50 bis 100 nm dicke TiW-(Titan-Wolfram)-Schicht und eine 1000 bis 2000 nm dicke Cu-(Kupfer)-Schicht vorgesehen sein. Dabei vereint die TiW-Schicht die Eigenschaften der Diffusionsbarriere und der Haftschicht. Das Aufbringen kann durch Sputtern beziehungsweise galvanische Verstärkung erfolgen. Der Übersichtlichkeit halber ist in 2a nur das Resultat dieser Schichten in Form der Kontaktflächen 11, 21 dargestellt. Die Kontaktflächen 11, 21 kontaktieren über Durchkontaktierungen 15, 25 jeweilige Kontaktpads 14, 24, die Bestandteil der obersten Metallage von Basischip 10 beziehungsweise Halbleiterchip 20 sind. Auf einer dieser Kontaktflächen 11 oder 21 wird zudem eine dünne Lotschicht abgeschieden, die beispielsweise 500 bis 1000 nm dick ist und aus Zinn (Sn) besteht. Diese Lotschicht muß so dünn sein, daß das angrenzende Metall bei der Phasenbildung während des Diffusionslötvorgangs nicht aufgebraucht werden kann.
  • Zur Kontaktierung werden der Halbleiterchip 20 und der Basischip 10 mit ihren Kontaktflächen 11, 21 zueinander justiert, aufeinander gesetzt und anschließend miteinander verlötet. Vorzugsweise findet dies unter Anwendung eines Anpreßdruckes (zum Beispiel 3 bar) statt. Hierdurch wird eine besonders gute Verbindung erzielt.
  • Auf gleiche Weise wie die Kontaktflächen 11, 21 werden weitere Metallflächen 13, 23 auf dem Basischip beziehungsweise dem Halbleiterchip 20 hergestellt. Die weiteren Metallflächen 13, 23 dienen in aller erster Linie dazu, die mechanische Verbindung durch Vergrößerung der zu verlötenden Oberfläche zwischen den beiden integrierten Schaltungen zu verbessern. Denkbar ist jedoch auch, die weiteren Metallflächen 13, 23 als zusätzliche elektrische Verdrahtungsebene zu verwenden.
  • Aus der obigen Beschreibung lassen sich bereits die Vorteile dieses Verbindungsverfahrens erkennen. Der mechanische Kontakt zwischen dem Halbleiterchip 20 und dem Basischip 10 erfolgt nahezu vollflächig. Die weiteren Metallflächen neben den Kontaktflächen 11, 21 werden als zusätzliche Verbindungsflächen verwendet. Neben einer erhöhten mechanischen Festigkeit sorgen sie für eine verbesserte Wärmeleitung. Die weiteren Metallflächen können einerseits dazu verwendet werden, eine zusätzliche elektrische Funktion (Verdrahtungsebene) zu übernehmen, andererseits aber auch dazu die Schaltungsteile in dem Halbleiterchip 20 und dem Basischip 10 durch eine möglichst vollflächige Ausführung zu entkoppeln. Die externe Kontaktierung des Halbleiterbauelementes erfolgt lediglich über den Basischip. Der in der teureren Technologie gefertigte Halbleiterchip 20 benötigt keine Bondpads mehr. Hierdurch wird besonders bei kleinen Chipflächen des Halbleiterchips 20 eine beträchtliche Erhöhung der Flächenausbeute erzielt. Darüber hinaus ist das Vorsehen eines Gehäuses nicht mehr notwendig.
  • Die Halbleiterchips und die Basischips 10 benötigen nur wenig Fläche, da die Kontaktierung der jeweils oberen Metallflächen (Kontaktpads 14 beziehungsweise 24) nicht durch übliche Lotflächen mit einer Größe von 100 × 100 μm2, wie bei herkömmlichen Lotkugeln notwendig, erfolgt, sondern durch kleine Durchkontaktierungen 15, 25. Diese weisen eine Fläche auf, die der Fläche von Frontend-Durchkontaktierungen entspricht. Der Flächenbedarf beträgt hierbei zirka 1 × 1 μm2. Diese Durchkontaktierungen können deshalb so klein sein, da sie schon bei der Waferprozessierung geöffnet werden können. Bei der späteren Prozessierung braucht lediglich eine billige Kontaktlithographie verwendet werden.
  • Durch die ”Face to face”-Kontaktierung von Basischip 10 und Halbleiterchip 20 kann nahezu die gesamte Chipfläche des Halbleiterchips 20 zur mechanischen Fixierung – unabhängig von der Anzahl der Kontaktflächen – verwendet werden. Im Falle einer Kontaktierung mit Lotkugeln könnten lediglich diese zur mechanischen Verbindung benutzt werden. Das Vorsehen weiterer Metallflächen würde bei der Kontaktierung mit Lotbumps zu einer Vergrößerung des Platzbedarfs in der obersten Metallage – also der Metallage, in der die Kontaktpads 14 beziehungsweise 24 gelegen sind – führen.
  • Gegenüber der Verwendung von Lotkugeln können die Kontaktflächen 11, 21 beim Einsatz des Diffusionslötverfahrens mit einer wesentlich höheren Dichte zueinander platziert werden. Der mittlere Abstand zwischen zwei Kontaktflächen braucht lediglich 30 μm groß sein, wodurch sich mehr als 10.000 Kontakte pro cm2 realisieren lassen.
  • Die ”Face to face”-Kontaktierung sorgt zudem für kurze Verbindungswege zwischen dem Basischip 10 und dem Halbleiterchip 20. Hierdurch sind kurze Signallaufzeiten, kleine Dispersionen der Impulse und kleinere Streukapazitäten der Verbindungsleitungen möglich. DAmit verringert sich der Leistungsbedarf eventueller Leistungstreiber. Diese können somit kleiner ausgeführt werden, wodurch eine weitere Reduktion der Chipfläche und der Wärmeentwicklung der Schaltung möglich ist. Dadurch, daß der Basischip und der Halbleiterchip funktionell so eng aneinander gekoppelt sind, ist es auch ausreichend, ESD-Strukturen lediglich im Basischip vorzusehen.
  • Die externe Kontaktierung des Halbleiterbauelementes erfolgt, wie oben bereits erwähnt, über die Kontaktelemente 12. Das Kontaktpad 12a ist in dem in 2a gezeigten Ausführungsbeispiel in der obersten Metallage in einer Ebene mit den Kontaktpads 14 gelegen. Damit das Kontaktelement 12a beim Aufbringen der Kontaktflächen 11 und der Metallflächen 13 nicht bedeckt wird, müssen bei der Vorprozessierung die geöffneten Kontaktelemente 12a abgedeckt werden.
  • Alternativ können die Kontaktelemente 12 auch entsprechend den Kontaktflächen 11 beziehungsweise den weiteren Metallflächen 13 gebildet werden. Somit kann sich das Kontaktelement 12 auch auf der Hauptseite des Basischips 10 befinden. Der Kontakt zur obersten Metallage 12a des Basischips kann dann ebenfalls mittels einer Durchkontaktierung 15 erfolgen. Bei dieser Variante, die in 2b dargestellt ist, wird der Platzbedarf für die Kontaktelemente 12 stark reduziert.
  • 3 zeigt im Querschnitt die Herstellung von Kontaktflächen 11 beziehungsweise Metallflächen 13 des Basischips 10 in zwei unterschiedlichen Verfahrensstadien. Ausgangspunkt ist ein fertig prozessierter Wafer, bei dem die Durchkontaktierungen 15 zur obersten Metallage, also den Kontaktpads 14 bereits geöffnet sind. Als erster Schritt erfolgt eine ganzflächige Abscheidung einer Barriereschicht 17, einer Metallschicht 18 durch Sputtern und/oder Galvanik. Anschließend erfolgt das lithographische Aufbringen eines Lackes 33, an den Stellen der späteren Metallschichten, das heißt Kontaktflächen 11 beziehungsweise Metallflächen 13. Im nächsten Schritt, der in der rechten Figur dargestellt ist, wird die Metallschicht 18 im Bereich der nicht von dem Lack 33 abgedeckten Stellen weggeätzt. Die Ätzung kann naßchemisch erfolgen. Dabei muß eine Unterätzung durch einen entsprechenden Maskenvorhalt kompensiert werden. Dies bedeutet, daß der Lithographieschritt feiner als die endgültigen Strukturen sein muß. Alternativ könnte auch eine Plasmaätzung, gegebenenfalls anisotrop, das heißt ohne Strukturaufweitung, erfolgen.
  • 4 zeigt eine weitere Möglichkeit, wie die Kontaktflächen 11 und die weiteren Metallflächen 13 mittels Galvanik aufgebracht werden können. Eine Barriereschicht, die beispielsweise aus TiW, einer Ti/TiN-Legierung oder einer Ta/TaN-Legierung besteht sowie eine zirka 100 nm dicke Kupfer-Keimschicht 19 werden ganzflächig auf die aktive Seite des Basischips 10 aufgesputtert. Anschließend erfolgt eine negative Lithographie, welche die späteren Isolationsgräben darstellt. Diese sind durch die Lackstege 33 dargestellt. Anschließend wird galvanisch der Bereich zwischen den Lackwänden 33 mit Kupfer gefüllt (vgl. rechte Darstellung in 4). Als nächstes erfolgt die Entfernung der Lackwände 33. In den Bereichen, in denen die Lackstege 33 gelegen waren, werden in einem weiteren Schritt die Keimschicht 19 sowie die Barriereschicht 17 weggeätzt. Dies kann naßchemisch oder mit einem Plasmaätzverfahren erfolgen.
  • Dieses Vorgehen weist den Vorteil auf, daß die Lithographie keinen Vorhalt benötigt. Die Strukturen werden genau reproduziert. Statt einer Kontaktlithographie kann somit auch die sogenannte Proximity-Lithographie eingesetzt werden. Hierdurch können Kosten für die Masken eingespart und die Prozeßsicherheit gesteigert werden. Letzteres ist somit bei geringen Kosten die genauere und damit die bevorzugte Methodik.
  • Zur Kontaktierung des Basischips mit dem Halbleiterchip muß auf die Kontaktflächen des einen oder des anderen noch eine Lotschicht aufgebracht werden. Diese Lotschicht kann vor oder nach dem Entfernen der Lackstege 33 mittels eines Galvanikschrittes aufgebracht werden. Wird die Lotschicht vor dem Entfernen der Lackstege, dem sogenannten Lackstrippen, aufgebracht, so sind Lotlegierungen aus Sn/Pb oder Sn/Al-Legierungen verwendbar.
  • Eine dritte Methodik zum Aufbringen der Kontaktflächen 11 und weiteren Metallflächen 13 zeigt die 5. Die Barriereschicht 17, die Metallschicht 18 werden hintereinander durch eine Schattenmaske 34 gesputtert oder thermisch verdampft. Die Schattenmaske weist hierzu Stege 35 auf, die an den Stellen gelegen sind, an denen die späteren Isolationsgräben vorgesehen sind. Die Barriereschicht 17 sollte der besseren Haftung wegen gesputtert werden. Bei diesem Verfahren ist darauf zu achten, daß ein geringer Abstand zwischen der Schattenmaske 34 und dem Basischip 10 eingehalten wird. Weiterhin ist auf ausreichende Kollimation der zerstäubten Materialien zu achten.
  • Eine vierte Variante zur Herstellung der Kontaktflächen 11 und der weiteren Metallflächen 13 ist in 6 gezeigt. Auf dem Basischip 10 wird eine Lackmaske 33 erzeugt, die die späteren Isolationsgräben abdeckt. Die Lackmaske sollte überhängende Lackkanten oder negativ hinterschnittene Flanken aufweisen. Dies kann durch eine geeignete Belichtungsdosis, durch eine Zweilagenlackttechnik oder durch Härtung der oberen Oberfläche des Lacks erreicht werden. Anschließend werden die Metallschichten 17, 18 durch Sputtern und thermisches Verdampfen abgeschieden. Die Schichtanteile, die dabei auf der Lackmaske aufwachsen, werden beim Ablösen der Lackmaske mit weggespült. Das anhand 6 beschriebene Verfahren wird ”Lift-off” genannt.
  • Sowohl bei dem Sputtern durch eine Schattenmaske hindurch als auch bei dem Lift-off-Verfahren können die Lotlegierungen auch hergestellt werden, indem die Metallschichten 17, 18 in geeigneter Dicke aufeinander aufgebracht werden, sofern sie sich beim späteren Kontaktierungsprozeß von Halbleiterchip und Basis-chip dann gemeinsam an der Phasenbildung beteiligen und dabei durchmischen.
  • Vor dem Aufbringen der Lackmaske 33 könnte auch die Barriereschicht zunächst ganzflächig aufgebracht werden. Die Bereiche der Barriereschicht 17, welche nach dem Entfernen der Lackmaske 33 innerhalb der Isolationsgräben zum Liegen kommen, müssen dann anschließend naßchemisch oder mittels Plasmaätzen entfernt werden.
  • Die Figurenbeschreibung erfolgte anhand mehrerer Beispiele, bei denen genau ein Halbleiterchip 20 auf einen Basischip 10 aufgebracht ist. Es liegt ebenfalls im Rahmen der Erfindung, mehrere Halbleiterchips 20 nebeneinander auf einem Basischip 10 aufzubringen. Die Halbleiterchips 20 können, müssen aber nicht, auf ihrer Rückseite gedünnt sein. Das rückseitige Dünnen kann durch einen Schleifvorgang erfolgen, nachdem die Halbleiterchips 20 auf dem Basischip 10 aufgebracht wurden. Der Halbleiterchip 20 könnte auch als ein zwei- oder mehrlagiger Chipstapel ausgebildet sein, wobei der Chipstapel als dreidimensional integriertes System ausgebildet ist.
  • Bezugszeichenliste
    • 10
    Basischip
    11
    Kontaktfläche
    12
    Kontaktelement
    13
    Metallfläche
    14
    Kontaktpad
    15
    Durchkontaktierung
    16
    Isolationsgraben
    17
    Barriereschicht
    18
    Metallschicht
    19
    Keimschicht
    20
    Halbleiterchip
    21
    Kontaktfläche
    22
    23
    Metallfläche
    24
    Kontaktpad
    25
    Durchkontaktierung
    26
    Isolationsgraben
    30
    Lotkugeln
    31
    Füllschicht
    32
    Lotschicht
    33
    Lack
    34
    Schattenmaske
    35
    Steg

Claims (10)

  1. Halbleiterbauelement mit zumindest einem Halbleiterchip (20) auf einem als Substrat dienenden Basischip (10), bei dem – der zumindest eine Halbleiterchip (20) und der Basischip (10) Kontaktflächen (11, 21) aus Metall aufweisen, die über jeweilige Durchkontaktierungen (15, 25) Kontaktpads (14, 24) in einer jeweiligen obersten Metallage des Halbleiterchips (20) und des Basischips (10) kontaktieren, – der zumindest eine Halbleiterchip (20) und der Basischip (10) jeweils zumindest eine weitere Metallfläche (13, 23) aufweisen, die einander gegenüberliegend angeordnet sind, und die keinen elektrisch leitenden Kontakt zu den Kontaktpads (14, 24) aufweisen, – der zumindest eine Halbleiterchip so zu dem Basischip hin ausgerichtet ist, dass einander zugeordnete Kontaktflächen und einander gegenüberliegende weitere Metallflächen (13, 23) des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen und die einander zugewandten weiteren Metallflächen (13, 23) elektrisch leitend miteinander verbunden sind, – der Basischip Bauelemente enthält, die in einer ersten Technologie gefertigt sind und – der zumindest eine Halbleiterchip Bauelemente enthält, die in einer zweiten Technologie gefertigt sind, bei dem – der Abstand zwischen einer jeweiligen Kontaktfläche (21) des zumindest einen Halbleiterchips (20) und der damit verbundenen Kontaktfläche (11) des Basischips (10) weniger als 10 μm beträgt und – die einander zugewandten Kontaktflächen und weiteren Metallflächen über zumindest eine Metallschicht elektrisch leitend miteinander verbunden sind.
  2. Halbleiterbauelement nach Anspruch 1, bei dem der Basischip (10) einen größeren Flächeninhalt aufweist als der Halbleiterchip (20) oder die Mehrzahl von Halbleiterchips, wobei in dem nicht überdeckten Bereich des Basischips Kontaktelemente (12) zur externen Kontaktierung des Halbleiterbauelementes vorgesehen sind.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem der Flächeninhalt der Kontaktelemente (12) größer als der der Kontaktflächen (11, 12) ist.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, bei dem der Basischip (10) flächenintensive Strukturen beinhaltet.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, bei dem der zumindest eine Halbleiterchip (20) komplexe logische Strukturen beinhaltet.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, bei dem der zumindest eine Halbleiterchip (20) dünn geschliffen ist.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, bei dem der Halbleiterchip (20) ein zwei- oder mehrlagiger Chipstapel ist, wobei der Chipstapel als dreidimensional integriertes System ausgebildet ist.
  8. Verfahren zur Herstellung eines Halbleiterbauelementes nach einem der Ansprüche 1 bis 7, bei dem – jeweils auf Waferebene die Kontaktflächen und weiteren Metallflächen (11, 21; 13, 23) auf den Halbleiterchips (20) und den Basischips (10) erzeugt werden, – die Halbleiterchips (20) aus dem Waferverbund vereinzelt werden, – zumindest ein Halbleiterchip (20) auf jedem Basischip (10) derart kontaktiert wird, dass einander zugeordnete Kontaktflächen und weiteren Metallflächen (11, 21; 13, 23) des zumindest einen Halbleiterchips und des Basischips einander zugewandt sind und die einander zugewandten Kontaktflächen und weiteren Metallflächen elektrisch leitend miteinander verbunden werden, – das Erzeugen der Kontaktflächen und der weiteren Metallflächen (11, 21; 13, 23) das Aufbringen einer Folge strukturierter Metallschichten, bestehend aus einer Haftschicht, einer Diffusionsbarriere und einer lötbaren Metallschicht, umfasst, und – der Verbund aus dem zumindest einen Halbleiterchip (20) und dem Basischip (10) aus dem Wafer vereinzelt wird.
  9. Verfahren nach Anspruch 8, bei dem die lötbare Metallschicht (18) durch Sputtern oder galvanische Verstärkung aufgebracht wird.
  10. Verfahren nach Anspruch 8 oder 9, bei dem das Kontaktieren des Halbleiterchips auf dem Basischip unter Ausübung eines Anpressdrucks während des Lötvorganges durchgeführt wird.
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